(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2019145185
(43)【公開日】20190829
(54)【発明の名称】撮像装置及びその検査方法、並びに撮像システム
(51)【国際特許分類】
   G11C 29/12 20060101AFI20190802BHJP
   G01R 31/28 20060101ALI20190802BHJP
   H01L 21/822 20060101ALI20190802BHJP
   H01L 27/04 20060101ALI20190802BHJP
   H01L 27/146 20060101ALI20190802BHJP
   H04N 5/376 20110101ALI20190802BHJP
【FI】
   !G11C29/12
   !G01R31/28 B
   !H01L27/04 T
   !H01L27/146 Z
   !H04N5/376
【審査請求】未請求
【請求項の数】18
【出願形態】OL
【全頁数】30
(21)【出願番号】2018027900
(22)【出願日】20180220
(71)【出願人】
【識別番号】000001007
【氏名又は名称】キヤノン株式会社
【住所又は居所】東京都大田区下丸子3丁目30番2号
(74)【代理人】
【識別番号】100094112
【弁理士】
【氏名又は名称】岡部 讓
(74)【代理人】
【識別番号】100101498
【弁理士】
【氏名又は名称】越智 隆夫
(74)【代理人】
【識別番号】100106183
【弁理士】
【氏名又は名称】吉澤 弘司
(74)【代理人】
【識別番号】100128668
【弁理士】
【氏名又は名称】齋藤 正巳
(72)【発明者】
【氏名】中野 慎也
【住所又は居所】東京都大田区下丸子3丁目30番2号 キヤノン株式会社内
【テーマコード(参考)】
2G132
4M118
5C024
5F038
5L206
【Fターム(参考)】
2G132AA08
2G132AA15
2G132AB01
2G132AC03
2G132AD06
2G132AG01
2G132AK09
2G132AK13
2G132AK15
2G132AK29
2G132AL00
4M118AA09
4M118AB01
4M118FA06
5C024CY44
5C024EX12
5C024GY35
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5C024HX57
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5C024JX45
5F038AZ07
5F038DF03
5F038DF05
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5F038DT02
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5F038EZ20
5L206AA02
5L206AA30
5L206CC14
5L206DD21
5L206DD50
(57)【要約】
【課題】特徴の異なる複数のメモリを備えた撮像装置において、検査回路の回路面積を削減しうる撮像装置及びその検査方法を提供する。
【解決手段】複数のアドレスを有し、複数のアドレス毎に書き込みを行うように構成された第1のメモリと、複数のアドレスを有し、複数のアドレスに同時に書き込みを行うように構成された第2のメモリと、第1のメモリ及び第2のメモリからの信号の読み出しを制御する制御回路と、を有し、制御回路は、第1のメモリの複数のアドレスを順次指定し、第1のメモリの複数のアドレスからの信号の読み出しを順次行う第1の動作モードと、第2のメモリからの出力値が、第1の動作モードにおける第1のメモリからの出力値として想定される値と同じになるように、第2のメモリの複数のアドレスを順次指定し、第2のメモリの複数のアドレスからの信号の読み出しを順次行う第2の動作モードと、を有する。
【選択図】図3
【特許請求の範囲】
【請求項1】
複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第1のメモリと、
複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第2のメモリと、
前記第1のメモリ及び前記第2のメモリからの信号の読み出しを制御する制御回路と、を有し、
前記制御回路は、
前記第1のメモリの前記複数のアドレスを順次指定し、前記第1のメモリの前記複数のアドレスからの信号の読み出しを順次行う第1の動作モードと、
前記第2のメモリからの出力値が、前記第1の動作モードにおける前記第1のメモリからの出力値として想定される値と同じになるように、前記第2のメモリの前記複数のアドレスを順次指定し、前記第2のメモリの前記複数のアドレスからの信号の読み出しを順次行う第2の動作モードと、を有する
ことを特徴とする撮像装置。
【請求項2】
前記第1の動作モードにおける前記第1のメモリの出力値と期待値との比較の結果に基づく前記第1のメモリの検査と、前記第2の動作モードにおける前記第2のメモリの出力値と期待値との比較の結果に基づく前記第2のメモリの検査と、を行う比較回路を更に有し、
前記比較回路が比較動作を実行するタイミング及び前記期待値が、前記第1の動作モード及び前記第2の動作モードにおいて同じである
ことを特徴とする請求項1記載の撮像装置。
【請求項3】
前記第1のメモリ、前記第2のメモリ及び前記比較回路は、同じ半導体基板の上に配されている
ことを特徴とする請求項2記載の撮像装置。
【請求項4】
前記第1のメモリ及び前記第2のメモリと前記比較回路とが、異なる半導体基板の上に配されている
ことを特徴とする請求項2記載の撮像装置。
【請求項5】
複数の列を構成するように配された複数の画素を更に有し、
前記第2のメモリは、前記複数の列に対応する前記複数のアドレスを有し、前記複数の列の前記画素から出力された画素信号を保持するための列メモリである
ことを特徴とする請求項1乃至4のいずれか1項に記載の撮像装置。
【請求項6】
前記第1のメモリは、前記第2のメモリから読み出された前記画素信号に対して所定の信号処理を行う際に記録領域として利用するメモリである
ことを特徴とする請求項5記載の撮像装置。
【請求項7】
前記第1の動作モードでは、前記複数のアドレスの各々に対して、第1の値の読み出しと、前記第1の値とは異なる第2の値の書き込みと、前記第2の値の読み出しと、を実行する
ことを特徴とする請求項1乃至6のいずれか1項に記載の撮像装置。
【請求項8】
前記第2の動作モードでは、前記第2のメモリからの前記信号の読み出しの前に、前記第2のメモリの偶数アドレスへの第1の値の書き込みと、前記第2のメモリの奇数アドレスへの前記第1の値と異なる第2の値の書き込みと、を実行する
ことを特徴とする請求項1乃至7のいずれか1項に記載の撮像装置。
【請求項9】
前記第1の動作モード及び前記第2の動作モードは、垂直ブランキング期間に実行する
ことを特徴とする請求項1乃至8のいずれか1項に記載の撮像装置。
【請求項10】
前記第1の動作モード及び前記第2の動作モードは、電源投入直後又はリセット直後に実行する
ことを特徴とする請求項1乃至8のいずれか1項に記載の撮像装置。
【請求項11】
前記第1の動作モードにおいて指定するアドレス値の変化する間隔は少なくとも一部の期間において一定であり、
前記第2の動作モードにおいて指定するアドレス値の変化する間隔は第1の間隔と前記第1の間隔より長い第2の間隔とを含む
ことを特徴とする請求項1乃至10のいずれか1項に記載の撮像装置。
【請求項12】
複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第1のメモリと、
複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第2のメモリと、
前記第1のメモリ及び前記第2のメモリからの信号の読み出しを制御する制御回路と、を有し、
前記制御回路は、
前記第1のメモリの前記複数のアドレスを順次指定し、前記第1のメモリの前記複数のアドレスからの信号の読み出しを順次行う第1の動作モードと、
前記第2のメモリの前記複数のアドレスを順次指定し、前記第2のメモリの前記複数のアドレスからの信号の読み出しを順次行う第2の動作モードと、を有し、
前記第1の動作モードにおいて指定するアドレス値の変化する間隔は少なくとも一部の期間において一定であり、
前記第2の動作モードにおいて指定するアドレス値の変化する間隔は第1の間隔と前記第1の間隔より長い第2の間隔とを含む
ことを特徴とする撮像装置。
【請求項13】
複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第1のメモリと、複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第2のメモリと、を有する撮像装置の検査方法であって、
前記第1のメモリの前記複数のアドレスを順次指定する第1の動作モードにより、前記第1のメモリの前記複数のアドレスからの信号の読み出しを順次行い、
前記第2のメモリからの出力値が前記第1の動作モードにおける前記第1のメモリからの出力値として想定される値と同じになるように、前記第2のメモリの前記複数のアドレスを順次指定する第2の動作モードにより、前記第2のメモリの前記複数のアドレスからの信号の読み出しを順次行い、
前記第1のメモリ及び前記第2のメモリの出力値と期待値とを比較することにより、前記第1のメモリ及び前記第2のメモリの検査を行う
ことを特徴とする撮像装置の検査方法。
【請求項14】
前記第1のメモリの検査において前記出力値と前記期待値との比較動作を行うタイミング及び前記期待値と、前記第2のメモリの検査において前記出力値と前記期待値との比較動作を行うタイミング及び前記期待値とが同じである
ことを特徴とする請求項13記載の撮像装置の検査方法。
【請求項15】
複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第1のメモリと、
複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第2のメモリと、
前記第1のメモリ及び前記第2のメモリからの信号の読み出しを制御する制御回路と、を有し、
前記制御回路は、
前記第1のメモリの前記複数のアドレスを順次指定し、前記第1のメモリの前記複数のアドレスからの信号の読み出しを順次行う第1の動作モードと、
前記第2のメモリからの出力値が前記第1の動作モードにおける前記第1のメモリからの出力値として想定される値と同じになるように、前記第2のメモリの前記複数のアドレスを順次指定し、前記第2のメモリの前記複数のアドレスからの信号の読み出しを順次行う第2の動作モードと、を有する
ことを特徴とするメモリの検査装置。
【請求項16】
請求項1乃至12のいずれか1項に記載の撮像装置と、
前記撮像装置から出力される信号を処理する信号処理部と
を有することを特徴とする撮像システム。
【請求項17】
移動体であって、
請求項1乃至12のいずれか1項に記載の撮像装置と、
前記撮像装置からの信号に基づいて前記撮像装置の異常を検知する異常検出部と
を有することを特徴とする移動体。
【請求項18】
前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
前記距離情報に基づいて前記移動体を制御する制御手段と、を更に有する
ことを特徴とする請求項17記載の移動体。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、撮像装置及びその検査方法、並びに撮像システムに関する。
【背景技術】
【0002】
メモリを有する装置においてそのメモリの検査を行うことを可能にするために、いわゆるBIST(Built-In Self-Test)回路を搭載することがある。特許文献1には、複数の大規模記憶回路を有する半導体装置において、これら複数の大規模記憶回路の検査を1つのBIST回路を用いて行うことにより、BIST回路の占有面積を小さく抑えるとともに検査の煩雑化を防止できることが記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平06−194421号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリの検査内容はメモリの特徴に応じて異なるため、特徴の異なる複数種類のメモリを備えた装置においては、それぞれのメモリの特徴に応じた複数のBIST回路を搭載するのが通常である。しかしながら、特許文献1においては、特徴の異なる複数種類のメモリの検査を行うことは考慮されていなかった。
【0005】
例えば、撮像装置のなかには、アナログデジタル変換時に利用する列メモリと画像補正の信号処理時に利用するSRAMとの2種類のメモリを搭載したものがある。列メモリは複数のアドレスに対して同時に書き込むことができるという特徴を有しているのに対し、SRAMは1度に1つのアドレスにしか書き込めないという特徴を有している。複数のアドレスに同時に書き込みが可能なメモリと1度に1つのアドレスにしか書き込めないメモリとでは、これら特徴の相違に応じて検査内容も異なるため、共通の検査回路を用い検査を行うことができず、検査回路の回路面積を削減することはできなかった。
【0006】
本発明の目的は、特徴の異なる複数のメモリを備えた撮像装置において、検査回路の回路面積を削減しうる撮像装置及びその検査方法を提供することにある。
【課題を解決するための手段】
【0007】
本発明の一観点によれば、複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第1のメモリと、複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第2のメモリと、前記第1のメモリ及び前記第2のメモリからの信号の読み出しを制御する制御回路と、を有し、前記制御回路は、前記第1のメモリの前記複数のアドレスを順次指定し、前記第1のメモリの前記複数のアドレスからの信号の読み出しを順次行う第1の動作モードと、前記第2のメモリからの出力値が、前記第1の動作モードにおける前記第1のメモリからの出力値として想定される値と同じになるように、前記第2のメモリの前記複数のアドレスを順次指定し、前記第2のメモリの前記複数のアドレスからの信号の読み出しを順次行う第2の動作モードと、を有する撮像装置が提供される。
【0008】
また、本発明の他の一観点によれば、複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第1のメモリと、複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第2のメモリと、前記第1のメモリ及び前記第2のメモリからの信号の読み出しを制御する制御回路と、を有し、前記制御回路は、前記第1のメモリの前記複数のアドレスを順次指定し、前記第1のメモリの前記複数のアドレスからの信号の読み出しを順次行う第1の動作モードと、前記第2のメモリの前記複数のアドレスを順次指定し、前記第2のメモリの前記複数のアドレスからの信号の読み出しを順次行う第2の動作モードと、を有し、前記第1の動作モードにおいて指定するアドレス値の変化する間隔は少なくとも一部の期間において一定であり、前記第2の動作モードにおいて指定するアドレス値の変化する間隔は第1の間隔と前記第1の間隔よりも長い第2の間隔とを含む撮像装置が提供される。
【0009】
また、本発明の更に他の一観点によれば、複数のアドレスを有し、前記複数のアドレス毎に書き込みを行うように構成された第1のメモリと、複数のアドレスを有し、前記複数のアドレスに同時に書き込みを行うように構成された第2のメモリと、を有する撮像装置の検査方法であって、前記第1のメモリの前記複数のアドレスを順次指定する第1の動作モードにより、前記第1のメモリの前記複数のアドレスからの信号の読み出しを順次行い、前記第2のメモリからの出力値が前記第1の動作モードにおける前記第1のメモリからの出力値として想定される値と同じになるように、前記第2のメモリの前記複数のアドレスを順次指定する第2の動作モードにより、前記第2のメモリの前記複数のアドレスからの信号の読み出しを順次行い、前記第1のメモリ及び前記第2のメモリの出力値と期待値とを比較することにより、前記第1のメモリ及び前記第2のメモリの検査を行う撮像装置の検査方法が提供される。
【発明の効果】
【0010】
本発明によれば、特徴の異なる複数のメモリを備えた撮像装置において、検査回路の回路面積を削減することができる。
【図面の簡単な説明】
【0011】
【図1】本発明の第1実施形態による撮像装置の概略構成を示すブロック図である。
【図2】本発明の第1実施形態による撮像装置において列メモリ及びSRAMを検査する際の信号経路を説明する概略図である。
【図3】本発明の第1実施形態による撮像装置において列メモリ及びSRAMを検査する際に用いられる回路及び接続関係を説明する概略図である。
【図4】本発明の第1実施形態による撮像装置におけるSRAM検査モードによる検査方法を示すタイミング図である。
【図5】本発明の第1実施形態による撮像装置において列メモリの書き込み及び読み出しに用いられる回路及び接続関係を説明する概略図である。
【図6】本発明の第1実施形態による撮像装置における列メモリ検査モードによる検査方法を示すタイミング図である。
【図7】本発明の第2実施形態による撮像装置の概略構成を示すブロック図である。
【図8】本発明の第3実施形態による撮像システムの構成例を示すブロック図である。
【図9】本発明の第4実施形態による撮像システム及び移動体の構成例を示す概略図である。
【図10】本発明の第4実施形態による撮像システムの動作を示すフロー図である。
【発明を実施するための形態】
【0012】
[第1実施形態]
本発明の第1実施形態による撮像装置及びその検査方法について、図1乃至図6を用いて説明する。図1は、本実施形態による撮像装置の概略構成を示すブロック図である。図2は、本実施形態による撮像装置において列メモリ及びSRAMを検査する際の信号経路を説明する概略図である。図3は、本実施形態による撮像装置において列メモリ及びSRAMを検査する際に用いられる回路及び接続関係を説明する概略図である。図4は、本実施形態による撮像装置におけるSRAM検査モードによる検査方法を示すタイミング図である。図5は、本実施形態による撮像装置において列メモリの書き込み及び読み出しに用いられる回路及び接続関係を説明する概略図である。図6は、本実施形態による撮像装置における列メモリ検査モードによる検査方法を示すタイミング図である。
【0013】
本実施形態による撮像装置100は、図1に示すように、画素部14と、水平制御部12と、垂直制御部13と、列読み出し回路15と、水平走査回路16と、信号処理部17と、制御回路18と、を含む。
【0014】
画素部14には、複数行及び複数列に渡って2次元状に配された複数の画素141が設けられている。それぞれの画素141は、入射した光を光電変換によって電気信号に変換する。画素部14の各画素141で生成された電気信号(画素信号)を読み出すことで、2次元の画像を取得することができる。
【0015】
画素部14の各行には、第1の方向(図1において横方向)に延在して、垂直選択信号線n141が配されている。垂直選択信号線n141は、第1の方向に並ぶ画素141にそれぞれ接続され、これら画素141に共通の信号線をなしている。垂直選択信号線n141の延在する第1の方向は、行方向或いは水平方向と表記することがある。各行の垂直選択信号線n141は、垂直制御部13に接続されている。
【0016】
画素部14の各列には、第1の方向と交差する第2の方向(図1において縦方向)に延在して、垂直出力線n142が配されている。垂直出力線n142は、第2の方向に並ぶ画素141にそれぞれ接続され、これら画素141に共通の信号線をなしている。垂直出力線n142の延在する第2の方向は、列方向或いは垂直方向と表記することがある。各列の垂直出力線n142は、列読み出し回路15に接続されている。
【0017】
垂直制御部13は、画素141から画素信号を読み出す際に画素141内の読み出し回路を駆動するための制御信号を、垂直選択信号線n141を介して画素141に供給する回路部である。垂直制御部13は、行単位で読み出し対象の画素141を選択し、選択した画素141からの画素信号の読み出しを行う。各列の画素141から読み出された画素信号は、各列の垂直出力線n142を介して列読み出し回路15へと出力される。
【0018】
列読み出し回路15は、画素部14の各列に対応して設けられた複数の列回路153と、列メモリ書き込み値選択回路152と、列メモリ151と、を含む。各列の垂直出力線n142は、対応する列に配された列回路153に接続されている。各列の列回路153は、列メモリ書き込み値選択回路152に接続されている。列メモリ書き込み値選択回路152は、列メモリ151に接続されている。列回路153、列メモリ書き込み値選択回路152及び列メモリ151は、水平制御部12に接続されている。列メモリ151は、水平走査回路16に接続されている。
【0019】
列回路153は、差動増幅回路、サンプルホールド回路、AD変換回路等を含み得る。列回路153は、水平制御部12からの制御信号に応じて、各列の画素141から垂直出力線n142を介して出力される画素信号に対して、AD(アナログデジタル)変換等の所定の処理を施す。AD変換された画素信号は、列メモリ書き込み値選択回路152に入力される。列メモリ書き込み値選択回路152は、水平制御部12からの制御信号に応じて、列回路153から出力される画素信号及び水平制御部12から出力される列メモリ検査値のうちの一方を選択し、選択した値を列メモリ151に出力する。列メモリ151は、水平制御部12によって指定されたタイミングで、列メモリ書き込み値選択回路152から供給された値を列毎に保持する。列メモリ151に保持されている値は、水平走査回路16からの制御信号に応じて列単位で読み出され、列メモリ読み出し値として信号処理部17に入力される。
【0020】
信号処理部17は、SRAM171と、BIST(Built-In Self-Test)回路172と、不図示の信号処理回路と、を備える。列メモリ151から出力される列メモリ読み出し値は、SRAM171、BIST回路172、信号処理回路のうちのいずれかの回路で利用される。例えば、撮像装置は、撮像動作を行う通常動作モードと、列メモリ151の検査を行う列メモリ検査モードと、SRAM171の検査を行うSRAM検査モードと、を備え得る。この場合、列メモリ読み出し値は、列メモリ検査モードにおいてはBIST回路172に入力され、それ以外のモードにおいては信号処理回路に入力される。BIST回路172は、列メモリ151及びSRAM171の検査の際に利用される。
【0021】
制御回路18は、垂直制御部13、水平制御部12、水平走査回路16、及び信号処理部17の動作やそのタイミングを制御する制御信号を供給するための回路部である。垂直制御部13、水平制御部12、水平走査回路16、及び信号処理部17の動作やそのタイミングを制御する制御信号の少なくとも一部は、撮像装置100の外部から供給してもよい。
【0022】
図2は、列メモリ151及びSRAM171を検査する際の信号経路を説明する概略図である。
【0023】
信号処理部17は、SRAM入力信号選択回路173と、SRAM出力信号選択回路174と、列メモリ入力信号選択回路175と、を更に備える。
【0024】
SRAM171への信号の書き込みは、SRAM入力信号選択回路173を経由して行われる。SRAM入力信号選択回路173は、通常動作モードにおいては不図示の信号処理回路の出力信号をSRAM171に入力し、SRAM検査モードにおいてはBIST回路172の出力信号をSRAM171に入力するように、信号経路の切り替えを行う。
【0025】
また、SRAM171からの信号の読み出しは、SRAM出力信号選択回路174を経由して行われる。SRAM出力信号選択回路174は、通常動作モードにおいてはSRAM171の出力信号を不図示の信号処理回路に出力し、SRAM検査モードにおいてはSRAM171の出力信号をBIST回路172に出力するように、信号経路の切り替えを行う。
【0026】
水平制御部12は、列メモリ検査値生成部121と、列メモリ動作モード指示回路122と、列メモリ書き込み信号生成回路123と、を備える。
【0027】
列メモリ151への信号の書き込みは、列メモリ動作モード指示回路122の指示に応じて、列メモリ書き込み信号生成回路123及び列メモリ書き込み値選択回路152によって行われる。
【0028】
列メモリ書き込み値選択回路152は、列回路153の出力及び列メモリ検査値生成部121の出力のうち、いずれの値を列メモリ151に書き込むかを選択する。すなわち、通常動作モードにおいて、列メモリ書き込み値選択回路152は、列回路153の出力する列回路出力値が列メモリ151に書き込まれるように、信号経路の切り替えを行う。また、列メモリ検査モードにおいて、列メモリ書き込み値選択回路152は、列メモリ検査値生成部121の出力する列メモリ検査値が列メモリ151に書き込まれるよう、信号経路の切り替えを行う。列メモリ書き込み信号生成回路123は、列メモリ書き込み値選択回路152が選択した値を列メモリ151に書き込むタイミングを制御する。列メモリ動作モード指示回路122は、通常動作モード及び列メモリ検査モードのうち、いずれの動作モードであるのかを列メモリ書き込み値選択回路152に指示する。
【0029】
列メモリ151からの読み出しは、水平走査回路16によって行われる。すなわち、列メモリ151からの読み出しは、信号処理部17から水平走査回路16に出力されるアドレス値に基づいて行われる。
【0030】
列メモリ入力信号選択回路175は、BIST回路172が出力する列メモリ検査アドレス値及び信号処理部17内にある不図示の信号処理回路が出力する水平走査アドレス値のうち、いずれかのアドレス値を選択し、水平走査回路16に入力する。すなわち、通常動作モードにおいて、列メモリ入力信号選択回路175は、不図示の信号処理部が出力するアドレス値が水平走査回路16に入力されるように、信号経路の切り替えを行う。また、列メモリ検査モードにおいて、列メモリ入力信号選択回路175は、BIST回路172が出力するアドレス値が水平走査回路16に入力されるように、信号経路の切り替えを行う。
【0031】
図3は、列メモリ151及びSRAM171を検査する際に用いられる回路及び接続関係を説明する概略図である。
【0032】
SRAM171は、SRAMメモリセルアレイ1711と、SRAM書き込み回路1712と、SRAM読み出し回路1713と、を備える。BIST回路172は、列メモリ検査アドレス生成部1722と、SRAM検査値生成部1723と、SRAM検査書き込み・読み出し制御部1724と、SRAM検査アドレス生成部1725と、を備える。また、BIST回路172は、検査対象選択回路1726と、期待値生成・比較回路1727と、検査状態制御部1728と、を備える。信号処理部17は、SRAM入力信号選択回路1731,1732,1733と、SRAM出力信号選択回路174と、列メモリ入力信号選択回路175と、列メモリ出力信号選択回路176と、を備える。
【0033】
検査状態制御部1728は、信号線n1721を介して、SRAM入力信号選択回路1731,1732,1733と、SRAM出力信号選択回路174と、列メモリ入力信号選択回路175と、列メモリ出力信号選択回路176と、に接続されている。また、検査状態制御部1728は、信号線n1721を介して、列メモリ検査アドレス生成部1722と、SRAM検査値生成部1723と、SRAM検査書き込み・読み出し制御部1724と、SRAM検査アドレス生成部1725と、に接続されている。また、検査状態制御部1728は、信号線n1721を介して、検査対象選択回路1726と、期待値生成・比較回路1727と、に接続されている。
【0034】
SRAM検査値生成部1723は、信号線n1723を介して、SRAM入力信号選択回路1731に接続されている。SRAM入力信号選択回路1731は、信号線n171を介して、SRAM書き込み回路1712に接続されている。SRAM検査書き込み・読み出し制御部1724は、信号線n1724を介して、SRAM入力信号選択回路1732に接続されている。SRAM入力信号選択回路1732は、信号線n172を介して、SRAM書き込み回路1712及びSRAM読み出し回路1713に接続されている。SRAM検査アドレス生成部1725は、信号線n1725を介して、SRAM入力信号選択回路1733に接続されている。SRAM入力信号選択回路1733は、信号線n173を介して、SRAM書き込み回路1712及びSRAM読み出し回路1713に接続されている。
【0035】
検査対象選択回路1726は、信号線n1722を介して、SRAM出力信号選択回路174に接続されている。SRAM出力信号選択回路174は、信号線n174を介して、SRAM読み出し回路1713に接続されている。SRAM書き込み回路1712及びSRAM読み出し回路1713は、SRAMメモリセルアレイ1711に接続されている。
【0036】
列メモリ検査アドレス生成部1722は、信号線n176を介して、列メモリ入力信号選択回路175に接続されている。列メモリ入力信号選択回路175は、信号線n162を介して、水平走査回路16に接続されている。検査対象選択回路1726は、信号線n175を介して、列メモリ出力信号選択回路176に接続されている。列メモリ出力信号選択回路176は、信号線n161を介して、水平走査回路16に接続されている。検査対象選択回路1726は、信号線n1723を介して、期待値生成・比較回路1727に接続されている。
【0037】
なお、BIST回路172が期待値生成・比較回路1727を含む本実施形態の構成では、典型的には、列メモリ151、SRAM171及び期待値生成・比較回路1727は、同じ半導体基板の上に配される。
【0038】
撮像装置100を、通常動作モード、SRAM検査モード及び列メモリ検査モードのうちのいずれのモードで駆動するかは、撮像装置100の外部の中央演算装置(図示せず)が指示をする。具体的には、外部の中央演算装置から直接或いは制御回路18等を介して指示を受けた検査状態制御部1728が、信号線n1721を通じて各部に動作モードに応じた所定の検査状態制御信号を出力する。これにより、検査状態制御部1728が、BIST回路172、SRAM入力信号選択回路1731,1732,1733、SRAM出力信号選択回路174、列メモリ入力信号選択回路175、列メモリ出力信号選択回路176の制御を行う。検査状態制御部1728によりこれら各部を適宜制御することにより、通常動作モード、SRAM検査モード及び列メモリ検査モードを実現することができる。
【0039】
SRAM検査値生成部1723は、SRAM検査モードにおいて、SRAM検査値を生成し、生成したSRAM検査値を、信号線n1723を介してSRAM入力信号選択回路1731に出力する。SRAM入力信号選択回路1731は、信号線n1723から供給されたSRAM検査値が信号線n171に出力されるように、信号経路を制御する。このようにして、SRAM検査値生成部1723から出力されたSRAM検査値は、最終的にSRAM171内のSRAM書き込み回路1712に入力される。
【0040】
SRAM検査書き込み・読み出し制御部1724は、SRAM171にデータを書き込むかSRAM171からデータを読み出すかを制御するSRAM検査書き込み・読み出し制御信号を、信号線n1724を介してSRAM入力信号選択回路1732に出力する。SRAM入力信号選択回路1732は、SRAM検査モードにおいては、信号線n1724から供給されたSRAM検査書き込み・読み出し制御信号が信号線n172に出力されるように、信号経路を制御する。このようにして、SRAM検査書き込み・読み出し制御部1724から出力されたSRAM検査書き込み・読み出し制御信号は、最終的にSRAM171内のSRAM書き込み回路1712及びSRAM読み出し回路1713に入力される。
【0041】
SRAM検査アドレス生成部1725は、SRAM検査アドレス値を生成し、生成したSRAM検査アドレス値を、信号線n1725を介してSRAM入力信号選択回路1733に出力する。SRAM入力信号選択回路1733は、SRAM検査モードにおいては、信号線n1725から供給されたSRAM検査アドレス値が信号線n173に出力されるように、信号経路を制御する。このようにして、SRAM検査アドレス生成部1725から出力されたSRAM検査アドレス値は、最終的にSRAM171内のSRAM書き込み回路1712及びSRAM読み出し回路1713に入力される。
【0042】
SRAM読み出し回路1713は、信号線n173を介して供給されたSRAM検査アドレス値によって指定されたSRAMメモリセルアレイ1711内のアドレスに保持された値を、SRAM読み出し値として信号線n174に出力する。SRAM出力信号選択回路174は、通常動作モードにおいては、信号線n174から供給されたSRAM読み出し値が信号処理部17内にある不図示の信号処理回路に出力されるように、信号経路の切り替えを行う。また、SRAM出力信号選択回路174は、SRAM検査モードにおいては、信号線n174から供給されたSRAM読み出し値が信号線n1722に出力されるように、信号経路の切り替えを行う。
【0043】
検査対象選択回路1726は、SRAM検査モードにおいては、信号線n1722から供給されたSRAM読み出し値を、信号線n1723を介して期待値生成・比較回路1727に出力する。期待値生成・比較回路1727は、信号線n1723を介して供給されたSRAM読み出し値(読み出し値)と、SRAM171から読み出されると期待される値(期待値)との比較を行う。比較の結果、読み出し値と期待値とが異なる場合にはSRAM171が不良であると判定する。
【0044】
列メモリ検査アドレス生成部1722は、列メモリ検査モードにおいて、列メモリ検査アドレス値を生成し、生成した列メモリ検査アドレス値を、信号線n176を介して列メモリ入力信号選択回路175に出力する。列メモリ入力信号選択回路175は、信号線n176を介して供給された列メモリ検査アドレス値を、信号線n162を介して水平走査回路16に出力する。水平走査回路16は、信号線n162を介して供給された列メモリ検査アドレス値によって指定された列メモリ151のアドレスに保持された値を、列メモリ読み出し値として信号線n161に出力する。列メモリ出力信号選択回路176は、通常動作モードにおいては、信号線n161から供給された列メモリ読み出し値が信号処理部17内にある不図示の信号処理回路に出力されるように、信号経路の切り替えを行う。また、列メモリ出力信号選択回路176は、列メモリ検査モードにおいては、信号線n161から供給された列メモリ読み出し値が信号線n175に出力されるように、信号経路の切り替えを行う。
【0045】
検査対象選択回路1726は、列メモリ検査モードにおいては、信号線n175から供給された列メモリ読み出し値を、信号線n1723を介して期待値生成・比較回路1727に出力する。期待値生成・比較回路1727は、信号線n1723を介して供給された列メモリ読み出し値(読み出し値)と、列メモリ151から読み出されると期待される値(期待値)との比較を行う。比較の結果、読み出し値と期待値とが異なる場合には列メモリ151が不良であると判定する。
【0046】
なお、信号選択回路における信号経路の切り替えは、検査状態制御部1728から信号線n1721を介して各部に供給される検査状態制御信号により制御される。
【0047】
このように、SRAM検査モードにおいては、BIST回路172のSRAM検査値生成部1723と、SRAM検査書き込み・読み出し制御部1724と、SRAM検査アドレス生成部1725と、が動作する。また、BIST回路172の検査状態制御部1728と、検査対象選択回路1726と、期待値生成・比較回路1727と、が動作する。また、信号処理部17内のSRAM入力信号選択回路1731,1732,1733と、SRAM出力信号選択回路174と、が動作する。
【0048】
一方、列メモリ検査モードにおいては、水平制御部12の列メモリ検査値生成部121と、列メモリ動作モード指示回路122と、列メモリ書き込み信号生成回路123と、が動作する。また、列読み出し回路15の列メモリ書き込み値選択回路152と、水平走査回路16と、が動作する。また、信号処理部17の列メモリ入力信号選択回路175と、列メモリ出力信号選択回路176と、が動作する。また、BIST回路172の検査対象選択回路1726と、期待値生成・比較回路1727と、検査状態制御部1728と、が動作する。
【0049】
すなわち、本実施形態による撮像装置の検査方法においては、BIST回路172の期待値生成・比較回路1727が、SRAM171の検査及び列メモリ151の検査において、共通に使用される。
【0050】
図4は、本実施形態による撮像装置のSRAM検査モードにおける主要部の信号波形を示すタイミング図である。
【0051】
メモリの検査に使用される検査パターンとして、マーチ13Nと呼ばれるパターンがある。図4には、マーチ13Nパターンを用いて検査を行う場合の信号線n171,n172,n173,n174における信号波形の一例を示している。前述の通り、信号線n171には、SRAM検査値生成部1723が出力するSRAM書き込みデータ値が供給される。信号線n172には、SRAM検査書き込み・読み出し制御部1724が出力するSRAM書き込み・読み出し制御信号が供給される。信号線n173には、SRAM検査アドレス生成部1725が出力するSRAM検査アドレス値が供給される。信号線n174には、SRAM読み出し回路1713が出力するSRAM読み出し値が供給される。ここで、検査対象のSRAM171は、N個のアドレスを有しているものとする。SRAM書き込み・読み出し制御信号は、信号レベルがLowのときにSRAM171からの読み出しを行い、HighのときにSRAM171への書き込みを行う。
【0052】
図4には、期待値生成・比較回路1727が信号線n174に出力される読み出し値と期待値との比較を行う期待値比較動作のタイミングも併せて示している。図4に「期待値比較動作」として示す信号の信号レベルがHighのとき、SRAM171からの読み出し値と期待値との比較動作が行われることを示している。
【0053】
マーチ13Nを用いたメモリテストは、図4(a)乃至図4(e)に示す5つのシーケンスで構成される。図4(a)は、↑R0のSRAM検査シーケンスS1のパターンを示している。図4(b)は、↑R0W1R1のSRAM検査シーケンスS2のパターンを示している。図4(c)は、↑R1W0R0のSRAM検査シーケンスS3のパターンを示している。図4(d)は、↓R0W1R1のSRAM検査シーケンスS4のパターンを示している。図4(e)は、↓R1W0R0のSRAM検査シーケンスS5のパターンを示している。
【0054】
図4(a)に示すSRAM検査シーケンスS1は、SRAM検査のSRAM検査初期値を書き込むシーケンスであり、期待値比較動作は行わない。図4(a)の例では、総てのアドレスに対してSRAM検査初期値0を書き込んでいる。
【0055】
図4(b)に示すSRAM検査シーケンスS2は、SRAM検査シーケンスS1の後に実行されるSRAM検査シーケンスである。SRAM検査シーケンスS2では、アドレスを順次指定し、SRAM検査シーケンスS1で書き込んだSRAM検査初期値が書き込まれていることの確認、SRAM検査値の書き込み、書き込んだSRAM検査値の読み出し、をアドレス毎に順次行う。SRAM検査シーケンスS2において指定するアドレス値を増加する間隔は、等間隔(図4(b)の例では3クロックサイクル)である。換言すると、SRAM検査シーケンスS2において指定するアドレス値を変化(増加)する間隔は、少なくとも一部の期間において一定である。
【0056】
時刻T421では、SRAM検査シーケンスS1の時刻T411において書き込んだSRAM検査初期値の読み出しを行う。SRAM171の読み出しには1クロックの遅延が存在するため、時刻T421で読み出したSRAM読み出し値が信号線n174に出力されるのは時刻T422である。
【0057】
時刻T422では、時刻T411で書き込んだSRAM検査初期値と同一の値が読み出されているか確認するために、期待値比較動作を行う。比較の結果、異なるSRAM読み出し値が読み出された場合には、SRAM171が不良であると判定する。図4(b)の例では、0が読み出されていなければ、SRAM171が不良であると判定される。時刻T422では、時刻T411で書き込んだ値と逆の極性のSRAM検査値の書き込み動作も行う。図4(b)の例では、1を書き込んでいる。
【0058】
時刻T423では、時刻T422で書き込んだSRAM検査値の読み出しを行い、読み出されたSRAM検査値が時刻T422で書き込んだSRAM検査値と同一であるかどうかを確認するために、期待値比較動作を行う。比較の結果、異なるSRAM読み出し値が読み出された場合には、SRAM171が不良であると判定する。図4(b)の例では、1が読み出されていなければ、SRAM171が不良であると判定する。
【0059】
このようにして、SRAM検査シーケンスS1で書き込んだSRAM検査値の読み出し、SRAM検査値の書き込み、SRAM検査値の読み出しを、アドレスを1ずつ増やしながらSRAM171のN個のアドレスの総てに対して実施する。
【0060】
図4(c)に示すSRAM検査シーケンスS3は、SRAM検査シーケンスS2の後に実行されるSRAM検査シーケンスである。SRAM検査シーケンスS3では、SRAM検査シーケンスS2と同様、時刻T431において、SRAM検査シーケンスS2で書き込んだSRAM検査値の読み出しを行う。次いで、時刻T432において、SRAM検査値の書き込みを行う。次いで、時刻T433において、SRAM検査値の読み出しを行う。この一連の動作を、アドレスを1ずつ増やしながらSRAM171のN個のアドレスの総てに対して実施する。SRAM検査シーケンスS3において指定するアドレス値を増加する間隔は、等間隔(図4(c)の例では3クロックサイクル)である。換言すると、SRAM検査シーケンスS2において指定するアドレス値を変化(増加)する間隔は、少なくとも一部の期間において一定である。
【0061】
SRAM検査シーケンスS3がSRAM検査シーケンスS2と異なる点は、SRAMメモリセルアレイ1711の保持する値をSRAM検査シーケンスS2のときとは逆極性にすることである。すなわち、SRAM検査シーケンスS3では、SRAM書き込みデータ値を入力する信号線n171の信号レベルを逆極性にする。それに伴い、SRAM171から読み出されたSRAM読み出し値が出力される信号線n173の信号レベルが逆極性になる。
【0062】
図4(d)に示すSRAM検査シーケンスS4は、SRAM検査シーケンスS3の後に実行されるSRAM検査シーケンスである。SRAM検査シーケンスS4では、SRAM検査シーケンスS2と同様の検査を、SRAM検査アドレス値をNから0まで1ずつ減らしながら実行する。SRAM検査アドレス値は、信号線n173からSRAM171に入力される。SRAM検査シーケンスS4において指定するアドレス値を減少する間隔は、等間隔(図4(d)の例では3クロックサイクル)である。換言すると、SRAM検査シーケンスS2において指定するアドレス値を変化(減少)する間隔は、少なくとも一部の期間において一定である。
【0063】
図4(e)に示すSRAM検査シーケンスS5は、SRAM検査シーケンスS4の後に実行されるSRAM検査シーケンスである。SRAM検査シーケンスS5では、SRAM検査シーケンスS3と同様の検査を、SRAM検査アドレス値をNから0まで1ずつ減らしながら実行する。SRAM検査アドレス値は、信号線n173からSRAM171に入力される。SRAM検査シーケンスS5において指定するアドレス値を減少する間隔は、等間隔(図4(e)の例では3クロックサイクル)である。換言すると、SRAM検査シーケンスS2において指定するアドレス値を変化(減少)する間隔は、少なくとも一部の期間において一定である。
【0064】
上述のSRAM検査シーケンスS1からSRAM検査シーケンスS5までの処理を実行することで、SRAM171の検査を行うことができる。
【0065】
図5は、列メモリ151の書き込み及び読み出しに用いられる回路及び接続関係を説明する概略図である。なお、図5では、図面の簡略化のため、信号処理部17の一部の構成要素の図示を省略している。
【0066】
列メモリ151は、画素部14の各列に対応する複数のメモリを備える。図5には、偶数列に対応して設けられた複数の偶数アドレス列メモリ1511と、奇数列に対応して設けられた複数の奇数アドレス列メモリ1512と、を含む列メモリ151を示している。列メモリ書き込み信号生成回路123は、信号線n123を介して偶数アドレス列メモリ1511の各々に接続されている。また、列メモリ書き込み信号生成回路123は、信号線n124を介して奇数アドレス列メモリ1512の各々に接続されている。
【0067】
列メモリ書き込み値選択回路152は、画素部14の各列に対応する複数の選択回路を備える。図5には、偶数列に対応して設けられた複数の偶数アドレス列メモリ書き込み値選択回路1521と、奇数列に対応して設けられた複数の奇数アドレス列メモリ書き込み値選択回路1522と、を含む列メモリ書き込み値選択回路152を示している。列メモリ検査値生成部121は、信号線n121を介して偶数アドレス列メモリ書き込み値選択回路1521の各々に接続されている。また、列メモリ検査値生成部121は、信号線n122を介して奇数アドレス列メモリ書き込み値選択回路1522の各々に接続されている。また、列メモリ動作モード指示回路122は、信号線n125を介して、偶数アドレス列メモリ書き込み値選択回路1521及び奇数アドレス列メモリ書き込み値選択回路1522の各々に接続されている。
【0068】
列メモリ151には、列メモリ書き込み値選択回路152から出力される列メモリ書き込み値が書き込まれる。列メモリ151に列メモリ書き込み値が書き込まれるタイミングは、列メモリ書き込み信号生成回路123が出力する列メモリ書き込み信号により決定される。
【0069】
列メモリ動作モード指示回路122は、信号線n125を介して列メモリ書き込み値選択回路152に列メモリ動作指示信号を供給する。列メモリ書き込み値選択回路152は、列メモリ動作指示信号による列メモリ動作モード指示回路122からの指示に基づき、通常動作モードで動作するか列メモリ検査モードで動作するかを決定する。
【0070】
列メモリ書き込み値選択回路152は、列メモリ検査モードにおいては、列メモリ検査値生成部121から供給される列メモリ検査値を列メモリ書き込み値として選択する。列メモリ書き込み値選択回路152は、通常動作モードにおいては、列回路153から供給される列回路出力値を列メモリ書き込み値として選択する。
【0071】
本実施形態による撮像装置における列メモリ151の検査では、列メモリ151の奇数アドレスと偶数アドレスとに異なる値を書き込む。列メモリ検査値生成部121は、偶数アドレス列メモリ1511に書き込むための偶数アドレス列メモリ検査値と、奇数アドレス列メモリ1512に書き込むための奇数アドレス列メモリ検査値とを生成する。そして、列メモリ検査値生成部121は、生成した偶数アドレス列メモリ検査値を、信号線n121を介して複数の偶数アドレス列メモリ書き込み値選択回路1521の各々に出力する。また、列メモリ検査値生成部121は、生成した奇数アドレス列メモリ検査値を、信号線n122を介して複数の奇数アドレス列メモリ書き込み値選択回路1522の各々に出力する。
【0072】
列メモリ検査モードにおいて、偶数アドレス列メモリ書き込み値選択回路1521は、信号線n121を介して供給された偶数アドレス列メモリ検査値が、対応する列の偶数アドレス列メモリ1511に出力されるように、信号経路の切り替えを行う。また、奇数アドレス列メモリ書き込み値選択回路1522は、信号線n122を介して供給された奇数アドレス列メモリ検査値が、対応する列の奇数アドレス列メモリ1512に出力されるように、信号経路の切り替えを行う。
【0073】
列メモリ書き込み信号生成回路123は、信号線n123を介して偶数アドレス列メモリ1511に偶数アドレス列メモリ書き込み信号を出力し、信号線n124を介して奇数アドレス列メモリ1512に奇数アドレス列メモリ書き込み信号を出力する。偶数アドレス列メモリ書き込み信号と奇数アドレス列メモリ書き込み信号とを別々の信号線を介して供給するように構成することで、偶数アドレス列メモリ1511と奇数アドレス列メモリ1512とに異なるタイミングで所定の値を書き込むことができる。
【0074】
列メモリ151からの読み出しは、水平走査回路16によって行われる。水平走査回路16は、信号線n162を介して供給される水平走査アドレス値によって指定された列メモリ151のアドレスに保持されている値を読み出し、列メモリ読み出し値として信号線n161に出力する。
【0075】
列メモリ入力信号選択回路175は、水平走査アドレス値を、信号線n162を介して水平走査回路16に出力する。列メモリ入力信号選択回路175は、通常動作モードにおいては、信号処理部17内にある不図示の信号処理回路が出力するアドレス値を、信号線n162に出力する。また、列メモリ入力信号選択回路175は、列メモリ検査モードにおいては、BIST回路172内の列メモリ検査アドレス生成部1722が出力する列メモリ検査アドレス値を、信号線n162に出力する。
【0076】
列メモリ出力信号選択回路176は、通常動作モードにおいては、信号線n161を介して供給された列メモリ読み出し値を、信号処理部17内にある不図示の信号処理回路に出力するように、信号経路の切り替えを行う。また、列メモリ出力信号選択回路176は、列メモリ検査モードにおいては、信号線n161を介して供給された列メモリ読み出し値を、信号線n175を介して検査対象選択回路1726に出力するように、信号経路の切り替えを行う。
【0077】
検査対象選択回路1726は、列メモリ検査モードにおいては、信号線n175から供給された列メモリ読み出し値を、信号線n1723を介して期待値生成・比較回路1727に出力する。期待値生成・比較回路1727は、信号線n1723を介して供給された列メモリ読み出し値(読み出し値)と、列メモリ151から読み出されると期待されている値(期待値)との比較を行う。比較の結果、読み出し値と期待値とが異なる場合には列メモリ151が不良であると判定する。
【0078】
図6は、本実施形態による撮像装置の列メモリ検査モードにおける主要部の信号波形を示すタイミング図である。
【0079】
列メモリ151の検査においては、前述のように、偶数アドレス列メモリ1511と奇数アドレス列メモリ1512とに異なる値を書き込む。また、列メモリ151は複数のアドレスに同時に書き込むメモリであるため、マーチ13Nのようにアドレス毎に読み書きを交互に繰り返すのではなく、最初に書き込みを行い、その後に読み出しを行う必要がある。このような観点から、列メモリ検査モードにおける列メモリ151の検査では、列メモリに書き込みを行う列メモリ検査シーケンスS6,S7と、列メモリからの読み出しを行う列メモリ検査シーケンスS8,S9,S10,S11と、を実行する。
【0080】
図6(a)は、列メモリ検査シーケンスS6のパターンを示している。図6(b)は、列メモリ検査シーケンスS7のパターンを示している。図6(c)は、列メモリ検査シーケンスS8のパターンを示している。図6(d)は、列メモリ検査シーケンスS9のパターンを示している。図6(e)は、列メモリ検査シーケンスS10のパターンを示している。図6(f)は、列メモリ検査シーケンスS10のパターンを示している。図6には、信号線n121,n122,n123,n124,n125,n162,n161における信号波形、偶数アドレス列メモリ1511及び奇数アドレス列メモリ1512への書き込み値、図4と同様の期待値比較動作を示している。なお、図6では、列メモリ151がM個のアドレスを有している場合を想定している。
【0081】
列メモリ検査モードにおいては、例えば、列メモリ検査シーケンスS6,S8,S7,S9,S6,S10,S7,S11の順番で、書き込みを行うシーケンスと読み出しを行うシーケンスとを交互に繰り返すことにより、列メモリ151の検査を行う。すなわち、列メモリ検査シーケンスS6で書き込んだ列メモリ検査値を、列メモリ検査シーケンスS8及び列メモリ検査シーケンスS10において水平走査回路16によって読み出す。また、列メモリ検査シーケンスS7で書き込んだ列メモリ検査値を、列メモリ検査シーケンスS9及び列メモリ検査シーケンスS11において水平走査回路16によって読み出す。水平走査回路16が読み出した列メモリ読み出し値(読み出し値)は、期待値生成・比較回路1727において、読み出されると期待されている値(期待値)と比較される。比較の結果、読み出し値と期待値とが異なる場合には列メモリ151が不良であると判定する。
【0082】
図6(a)に示す列メモリ検査シーケンスS6は、列メモリ検査値を列メモリ151に書き込むシーケンスであり、期待値比較動作は行わない。信号線n125の信号波形は列メモリ動作指示信号であり、信号レベルがHighのときに列メモリ検査モードであることを示している。
【0083】
時刻T611において、偶数アドレス列メモリ書き込み信号(信号線n123)の信号レベルがHighとなり、偶数アドレス列メモリ書き込み値選択回路1521から供給される偶数アドレス列メモリ検査値が偶数アドレス列メモリ1511に書き込まれる。また、時刻T612において、奇数アドレス列メモリ書き込み信号(信号線n124)がHighレベルとなり、奇数アドレス列メモリ書き込み値選択回路1522から供給される奇数アドレス列メモリ検査値が奇数アドレス列メモリ1512に書き込まれる。図6(a)の例では、偶数アドレス列メモリ1511に0を書き込み、奇数アドレス列メモリ1512に1を書き込んでいる。
【0084】
図6(b)に示す列メモリ検査シーケンスS7は、列メモリ検査シーケンスS6とは異なる列メモリ検査値を列メモリ151に書き込むシーケンスであり、期待値比較動作は行わない。信号線n125の信号波形は列メモリ動作指示信号であり、信号レベルがHighのときに列メモリ検査モードであることを示している。
【0085】
時刻T613において、偶数アドレス列メモリ書き込み信号(信号線n123)の信号レベルがHighとなり、偶数アドレス列メモリ書き込み値選択回路1521から供給される偶数アドレス列メモリ検査値が偶数アドレス列メモリ1511に書き込まれる。また、時刻T614において、奇数アドレス列メモリ書き込み信号(信号線n124)がHighレベルとなり、奇数アドレス列メモリ書き込み値選択回路1522から供給される奇数アドレス列メモリ検査値が奇数アドレス列メモリ1512に書き込まれる。図6(b)の例では、偶数アドレス列メモリ1511に1を書き込み、奇数アドレス列メモリ1512に0を書き込んでいる。
【0086】
図6(c)に示す列メモリ検査シーケンスS8は、直前に実行される列メモリ検査シーケンスS6において列メモリ151に書き込まれた値を読み出すシーケンスである。具体的には、信号線n162を介して信号処理部17から供給される水平走査アドレス値によって順次指定される列メモリ151のアドレスに保持された値を、水平走査回路16を経由して信号線n161に列メモリ読み出し値として順次読み出す。列メモリ検査シーケンスS6において、偶数アドレス列メモリ1511に0が書き込まれ、奇数アドレス列メモリ1512に1が書き込まれている。水平走査アドレス値の指定から信号線n161に列メモリ読み出し値が出力されるまでには、1クロック分の遅延が存在する。
【0087】
SRAM171は1度に1つのアドレスにしか書き込めないメモリのため、SRAM検査シーケンスにおいては、指定されたアドレス毎に、SRAM検査値の書き込みと書き込んだSRAM検査値の読み出しとを連続して行う必要がある。また、マーチ13NではSRAM検査値の書き込みの前にSRAM初期値の読み出しを更に行うため、1アドレス毎に、SRAM初期値の読み出しと、SRAM検査値の書き込みと、SRAM検査値の読み出しと、をこの順番で行う。したがって、所定の単位時間(例えば、1クロックサイクル)毎に書き込み動作又は読み出し動作を行う場合、SRAM171の1アドレスの検査は、3単位時間の間に行われることになる。
【0088】
一方、列メモリ151は1度に複数のアドレスへの書き込みが可能なメモリのため、列メモリ検査シーケンスにおいては、複数のアドレスに同時に書き込んだ列メモリ検査値を、指定されたアドレス毎に順次読み出すことができる。したがって、列メモリ151の1アドレスの検査は、1単位時間で行うことができる。
【0089】
そこで、本実施形態では、列メモリ151の検査においてSRAM171の検査と同様のシーケンスで期待値比較動作を行うことを考慮して、SRAM171の1アドレス分の検査期間の間に列メモリ151の2アドレス分の検査を行う。具体的には、SRAM171の1アドレスの検査シーケンスにおけるSRAM初期値の読み出し期間及びSRAM検査値の読み出し期間に相当する単位時間に、それぞれ1アドレス分の列メモリ検査値の読み出しを行う。このようなシーケンスで列メモリ151の検査を行うために、本実施形態では、列メモリ検査シーケンスにおいて指定するアドレス値を、不等間隔で増加し或いは減少する。換言すると、列メモリ検査シーケンスにおいて指定するアドレス値の変化する間隔は、第1の間隔と、第1の間隔よりも長い第2の間隔と、を含む。
【0090】
列メモリ検査シーケンスS8では、信号線n161に出力される列メモリ読み出し値が、SRAM検査シーケンスS2において信号線n174への出力として想定されるSRAM読み出し値(図4(b)参照)と一致するように、水平走査アドレス値を増加する。すなわち、列メモリ検査シーケンスS8では、アドレス値を、2単位時間、1単位時間、2単位時間、1単位時間、…、の繰り返しの間隔で増加している。具体的には、時刻T615,T616,…,T617のタイミングにおいて1クロック前の水平走査アドレス値と同じ水平走査アドレス値を出力することで、水平走査アドレス値を、2種類の時間間隔を交互に開けつつ段階的に増加している。水平走査アドレス値をこのように増加することで、図6(c)に示した列メモリ検査シーケンスS8における期待値比較動作は、図4(b)に示したSRAM検査シーケンスS2における期待値比較動作と同一の動きとなる。
【0091】
期待値生成・比較回路1727は、信号線n161を介して列メモリ151から読み出されると期待される値(期待値)を内部で生成する。期待値生成・比較回路1727は、図6に示した期待値比較動作タイミングにおいて、自身が生成した期待値と、信号線n161を介して列メモリ151から読み出された列メモリ読み出し値とが同一であるかどうかの期待値比較動作を行う。
【0092】
ここで、列メモリ読み出し値がSRAM検査モードにおけるSRAM読み出し値と同一の波形になることが期待されるのであれば、期待値生成・比較回路1727が生成するSRAM検査用の期待値を用いて列メモリ読み出し値を検査することも可能である。また、期待値比較動作を実行するタイミングも、列メモリ151とSRAM171とにおいて同じにすることができる。これにより、期待値生成・比較回路1727は、読み出された列メモリ読み出し値を検査するために用いられる期待値を別途生成する必要はなく、期待値生成・比較回路1727の回路面積を削減することが可能となる。
【0093】
したがって、水平走査アドレス値を上述のように増加することで、期待値生成・比較回路1727を、列メモリ検査モード及びSRAM検査モードにおいて共通化することができ、期待値生成・比較回路1727の回路面積を削減することが可能となる。
【0094】
図6(d)に示す列メモリ検査シーケンスS9は、直前に実行される列メモリ検査シーケンスS7において列メモリ151に書き込まれた値を読み出すシーケンスである。列メモリ検査シーケンスS7において、偶数アドレス列メモリ1511には1が書き込まれ、奇数アドレス列メモリ1512に0が書き込まれている。
【0095】
列メモリ検査シーケンスS9においても、信号線n161に出力される列メモリ読み出し値が、SRAM検査シーケンスS3における出力として想定されるSRAM読み出し値(図4(c)参照)と一致するように、水平走査アドレス値を増加している。すなわち、列メモリ検査シーケンスS9では、アドレス値を、2単位時間、1単位時間、2単位時間、1単位時間、…、の繰り返しの間隔で増加している。具体的には、時刻T618,T619,…,T620のタイミングにおいて1クロック前の水平走査アドレス値と同じ水平走査アドレス値を出力することで、水平走査アドレス値を、2種類の時間間隔を交互に開けつつ段階的に増加している。水平走査アドレス値をこのように増加することで、図6(d)に示した列メモリ検査シーケンスS9における期待値比較動作は、図4(c)に示したSRAM検査シーケンスS3における期待値比較動作と同一の動きとなる。したがって、期待値生成・比較回路1727の回路を、列メモリ検査モード及びSRAM検査モードにおいて共通化することができ、期待値生成・比較回路1727の回路面積を削減することが可能となる。
【0096】
図6(e)に示す列メモリ検査シーケンスS10は、直前に実行される列メモリ検査シーケンスS6において列メモリ151に書き込まれた値を読み出すシーケンスである。列メモリ検査シーケンスS6において、偶数アドレス列メモリ1511に0が書き込まれ、奇数アドレス列メモリ1512に1が書き込まれている。
【0097】
列メモリ検査シーケンスS10においては、信号線n161に出力される列メモリ読み出し値が、SRAM検査シーケンスS4における出力として想定されるSRAM読み出し値(図4(d)参照)と一致するように、水平走査アドレス値を減少している。すなわち、列メモリ検査シーケンスS10では、アドレス値を、2単位時間、1単位時間、2単位時間、1単位時間、…、の繰り返しの間隔で減少している。具体的には、時刻T621,T622,…,T623のタイミングにおいて1クロック前の水平走査アドレス値と同じ水平走査アドレス値を出力することで、水平走査アドレス値を、2種類の時間間隔を交互に開けつつ段階的に減少している。この場合においても、図6(e)の期待値比較動作と図4(d)の期待値比較動作とが同じであるため、期待値生成・比較回路1727の回路を、列メモリ検査モード及びSRAM検査モードにおいて共通化することができる。これにより、期待値生成・比較回路1727の回路面積を削減することが可能となる。
【0098】
図6(f)に示す列メモリ検査シーケンスS11は、直前に実行される列メモリ検査シーケンスS7において列メモリ151に書き込まれた値を読み出すシーケンスである。列メモリ検査シーケンスS7において、偶数アドレス列メモリ1511に1が書き込まれ、奇数アドレス列メモリ1512に0が書き込まれている。
【0099】
列メモリ検査シーケンスS11においても、信号線n161に出力される列メモリ読み出し値が、SRAM検査シーケンスS5における出力として想定されるSRAM読み出し値(図4(e)参照)と一致するように、水平走査アドレス値を減少している。すなわち、列メモリ検査シーケンスS11では、アドレス値を、2単位時間、1単位時間、2単位時間、1単位時間、…、の繰り返しの間隔で減少している。具体的には、時刻T624,T625,…,T626のタイミングにおいて1クロック前の水平走査アドレス値と同じ水平走査アドレス値を出力することで、水平走査アドレス値を、2種類の時間間隔を交互に開けつつ段階的に減少している。この場合においても、図6(f)の期待値比較動作と図4(e)の期待値比較動作とが同じであるため、期待値生成・比較回路1727の回路を、列メモリ検査モード及びSRAM検査モードにおいて共通化することができる。これにより、期待値生成・比較回路1727の回路面積を削減することが可能となる。
【0100】
撮像装置においては、水平画素数(列数)分のアドレスを持つ列メモリ151と、信号処理用に水平画素数分のアドレスを持つSRAM171とは、アドレス数が同一であることが多い。そのため、本実施形態による検査方法は、撮像装置のメモリ検査に好適である。
【0101】
このように、本実施形態によれば、特徴の異なる複数のメモリを備えた撮像装置において、検査回路の回路面積を削減することができる。
【0102】
[第2実施形態]
本発明の第2実施形態による撮像装置及びその検査方法について、図7を用いて説明する。第1実施形態による撮像装置と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。図7は、本実施形態による撮像装置の構成例を示すブロック図である。
【0103】
本実施形態による撮像装置では、列メモリ151及びSRAM171の検査を、撮像装置100の外部に設けられた外部検査装置21により行う。すなわち、本実施形態による撮像装置100は、図7に示すように、不図示の画素部14及び制御回路18に加え、水平制御部12と、列読み出し回路15と、水平走査回路16と、信号処理部17と、を備える。外部検査装置21は、撮像装置100の外部に配されている。
【0104】
外部検査装置21は、第1実施形態による撮像装置の信号処理部17が有するBIST回路172の一部の機能を備える。すなわち、外部検査装置21は、列メモリ検査アドレス生成部1722と、SRAM検査値生成部1723と、SRAM検査書き込み・読み出し制御部1724と、SRAM検査アドレス生成部1725と、を備える。また、外部検査装置21は、期待値生成・比較回路1727と、検査状態制御部1728と、を備える。信号処理部17は、BIST回路172の代わりに、出力選択回路177と、信号処理回路178と、を備える。
【0105】
外部検査装置21の検査状態制御部1728は、信号線n1721を介して、SRAM入力信号選択回路1731,1732,1733と、SRAM出力信号選択回路174と、列メモリ入力信号選択回路175と、出力選択回路177と、に接続されている。期待値生成・比較回路1727は、信号線n217を介して、出力選択回路177に接続されている。列メモリ検査アドレス生成部1722は、信号線n176を介して、列メモリ入力信号選択回路175に接続されている。SRAM検査値生成部1723は、信号線n1723を介して、SRAM入力信号選択回路1731に接続されている。SRAM検査書き込み・読み出し制御部1724は、信号線n1724を介して、SRAM入力信号選択回路1732に接続されている。SRAM検査アドレス生成部1725は、信号線n1725を介して、SRAM入力信号選択回路1733に接続されている。
【0106】
出力選択回路177は、信号線n218を介して信号処理回路178に接続され、信号線n1722を介してSRAM出力信号選択回路174に接続され、信号線n216を介して列メモリ出力信号選択回路176に接続されている。信号処理回路178は、信号線n210を介して列メモリ入力信号選択回路175に接続され、信号線n211を介して列メモリ出力信号選択回路176に接続されている。また、信号処理回路178は、信号線n212を介してSRAM入力信号選択回路1731に接続され、信号線n213を介してSRAM入力信号選択回路1732に接続され、信号線n214を介してSRAM入力信号選択回路1733に接続されている。また、信号処理回路178は、信号線n215を介してSRAM出力信号選択回路174に接続されている。
【0107】
なお、外部検査装置21が期待値生成・比較回路1727を含む本実施形態の構成では、典型的には、列メモリ151及びSRAM171と、期待値生成・比較回路1727とは、異なる半導体基板の上に配される。
【0108】
本実施形態による撮像装置は、第1実施形態と同様、撮像動作を行う通常動作モードと、列メモリ151の検査を行う列メモリ検査モードと、SRAM171の検査を行うSRAM検査モードと、を備え得る。これら動作モードは、第1実施形態では信号処理部17内の検査状態制御部1728からの指示によって切り替えていたのと同様、外部検査装置21内の検査状態制御部1728からの指示によって切り替えられる。
【0109】
通常動作モードにおいては、信号処理回路178が、読み出しを行う列メモリ151の水平走査アドレス値を、信号線n210を介して列メモリ入力信号選択回路175に出力する。列メモリ入力信号選択回路175は、信号処理回路178から供給された水平走査アドレス値が信号線n162を介して水平走査回路16に出力されるように、信号経路の切り替えを行う。
【0110】
水平走査回路16は、信号処理回路178から供給された水平走査アドレス値によって指定された列メモリ151のアドレスに格納された値を列メモリ読み出し値として、信号線n161を介して列メモリ出力信号選択回路176に出力する。列メモリ出力信号選択回路176は、列メモリ151から読み出した列メモリ読み出し値が信号線n211を介して信号処理回路178に出力されるように、信号経路の切り替えを行う。信号処理回路178は、信号線n211を介して供給された列メモリ読み出し値に対して、所定の画像処理を行う。
【0111】
信号処理回路178が記録領域としてSRAM171を利用する際には、信号処理回路178は、記録したいSRAM記録値を、信号線n212を介してSRAM入力信号選択回路1731に出力する。SRAM入力信号選択回路1731は、信号処理回路178から供給されたSRAM記録値が信号線n171を介してSRAM書き込み回路1712に出力されるように、信号経路の切り替えを行う。
【0112】
また、信号処理回路178は、記録に利用するSRAM171のアドレスをSRAM記録アドレス値として、信号線n213を介してSRAM入力信号選択回路1732に出力する。SRAM入力信号選択回路1732は、信号処理回路178から供給されたSRAM記録アドレス値が信号線n172を介してSRAM書き込み回路1712に出力されるように、信号経路の切り替えを行う。
【0113】
また、信号処理回路178は、SRAM記録書き込み・読み出し制御信号を、信号線n214を介してSRAM入力信号選択回路1733に出力する。SRAM入力信号選択回路1732は、信号処理回路178から供給されたSRAM記録書き込み・読み出し制御信号が信号線n173を介してSRAM書き込み回路1712に出力されるように、信号経路の切り替えを行う。
【0114】
信号処理回路178がSRAM171に記録された値を読み出す際には、信号処理回路178は、読み出しを行うSRAM171のアドレスをSRAM読み出しアドレス値として、信号線n213を介してSRAM入力信号選択回路1732に出力する。SRAM入力信号選択回路1732は、信号処理回路178から供給されたSRAM読み出しアドレス値が信号線n172を介してSRAM読み出し回路1713に出力されるように、信号経路の切り替えを行う。
【0115】
また、信号処理回路178は、SRAM記録書き込み・読み出し制御信号を、信号線n214を介してSRAM入力信号選択回路1733に出力する。SRAM入力信号選択回路1732は、信号処理回路178から供給されたSRAM記録書き込み・読み出し制御信号が信号線n173を介してSRAM読み出し回路1713に出力されるように、信号経路の切り替えを行う。
【0116】
SRAM171は、信号処理回路178により指定されたSRAM読み出しアドレス値に保持されている値をSRAM読み出し値として、信号線n174を介してSRAM出力信号選択回路174に出力する。SRAM出力信号選択回路174は、SRAM171から読み出されたSRAM読み出し値が信号線n215を介して信号処理回路178に出力されるように、信号経路の切り替えを行う。
【0117】
信号処理回路178は、画像処理を行った信号処理回路出力値を、信号線n218を介して出力選択回路177に出力する。出力選択回路177は、動作モードに応じて撮像装置100の出力を切り替える。通常動作モードにおいては、出力選択回路177は、信号処理回路178から供給された信号処理回路出力値が撮像装置100の出力となる外部出力信号線n217に出力されるように、信号経路の切り替えを行う。通常動作モードにおいては、外部出力信号線n217を介して出力される信号処理回路出力値は、撮像装置100の外部に存在する不図示の画像表示装置や演算回路などに入力される。
【0118】
SRAM検査モードにおけるSRAM検査シーケンスS1,S2,S3,S4,S5は、外部検査装置21を用いてSRAM171の検査を行う本実施形態の撮像装置においても、第1実施形態の撮像装置の場合と同様である。すなわち、SRAM検査モードにおいて信号線n171,n172,n173,n174,n175を伝搬するSRAM171の入出力信号の信号波形は、図4に示す第1実施形態の場合と同じである。
【0119】
SRAM入力信号選択回路1731,1732,1733は、信号処理回路178が出力する値ではなく、外部検査装置21が出力する値がSRAM171に入力されるように、信号経路の切り替えを行う。したがって、SRAM171の検査の際にSRAM171に入力する値を生成するSRAM検査値生成部1723、SRAM検査書き込み・読み出し制御部1724及びSRAM検査アドレス生成部1725は、第1実施形態と同じである。
【0120】
SRAM出力信号選択回路174は、SRAM171から読み出したSRAM読み出し値が、信号線n215を介して信号処理回路178に出力されるのではなく、信号線n1722を介して出力選択回路177に出力されるように、信号経路の切り替えを行う。SRAM検査モードにおいては、出力選択回路177は、信号線n1722を介して供給されるSRAM読み出し値が外部出力信号線n217から出力されるように、信号経路の切り替えを行う。SRAM検査モードにおいては、外部出力信号線n217を介して出力されるSRAM読み出し値は、外部検査装置21内の期待値生成・比較回路1727に入力される。
【0121】
前述の通り、本実施形態の撮像装置におけるSRAM検査シーケンスS1,S2,S3,S4,S5は第1実施形態と同じであるため、期待値生成・比較回路1727の構成や動作も第1実施形態と同じである。
【0122】
列検査モードにおける列メモリ検査シーケンスS6,S7,S8,S9,S10,S11も、第1実施形態の撮像装置の場合と同様である。
【0123】
列メモリ検査シーケンスS8,S9,S10,S11で読み出された列メモリ読み出し値は、信号線n161を介して列メモリ出力信号選択回路176に出力される。列メモリ出力信号選択回路176は、水平走査回路16から供給された列メモリ読み出し値を、信号線n211を介して信号処理回路178に出力するのではなく、信号線n216を介して出力選択回路177に出力するように、信号経路の切り替えを行う。列メモリ検査モードにおいては、出力選択回路177は、信号線n216を介して供給される列メモリ読み出し値が外部出力信号線n217から出力されるよう、信号経路の切り替えを行う。列メモリ検査モードにおいては、外部出力信号線n217を介して出力される列メモリ読み出し値は、外部検査装置21内の期待値生成・比較回路1727に入力される。
【0124】
前述の通り、本実施形態の撮像装置における列メモリ検査シーケンスS6,S7,S8,S9,S10,S11は第1実施形態と同じであるため、期待値生成・比較回路1727の構成や動作も第1実施形態と同じである。
【0125】
このように、本実施形態によれば、特徴の異なる複数のメモリを備えた撮像装置において、外部検査回路を用いてメモリの検査を行う場合においても、検査回路の回路面積を削減することができる。
【0126】
[第3実施形態]
本発明の第3実施形態による撮像システムについて、図8を用いて説明する。図8は、本実施形態による撮像システムの概略構成を示すブロック図である。
【0127】
本実施形態の撮像システム300は、上記第1又は第2実施形態の構成を適用した撮像装置301を含む。撮像システム300の具体例としては、デジタルスチルカメラ、デジタルカムコーダー、監視カメラ等が挙げられる。図8に、上述の各実施形態のいずれかの撮像装置を適用したデジタルスチルカメラの構成例を示す。
【0128】
図8に例示した撮像システム300は、撮像装置301、被写体の光学像を撮像装置301に結像するレンズ302、レンズ302を通過する光量を可変にするための絞り304、レンズ302の保護のためのバリア306を有する。撮像装置301は、第1又は第2実施形態に記載の撮像装置100に相当する。レンズ302及び絞り304は、撮像装置301に光を集光する光学系である。
【0129】
撮像システム300は、また、撮像装置301から出力される出力信号の処理を行う信号処理部308を有する。信号処理部308は、必要に応じて入力信号に対して各種の補正、圧縮を行って出力する信号処理の動作を行う。例えば、信号処理部308は、入力信号に対して、RGBの画素出力信号をY,Cb,Cr色空間へ変換する変換処理や、ガンマ補正などの所定の画像処理を施す。また、信号処理部308は、第1又は第2実施形態において説明した撮像装置100における信号処理部17や外部検査装置21の一部又は総ての機能を備えていてもよい。
【0130】
撮像システム300は、更に、画像データを一時的に記憶するためのメモリ部310、外部コンピュータ等と通信するための外部インターフェース部(外部I/F部)312を有する。更に撮像システム300は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体314、記録媒体314に記録又は読み出しを行うための記録媒体制御インターフェース部(記録媒体制御I/F部)316を有する。なお、記録媒体314は、撮像システム300に内蔵されていてもよく、着脱可能であってもよい。
【0131】
更に撮像システム300は、各種演算を行うとともにデジタルスチルカメラ全体を制御する全体制御・演算部318、撮像装置301と信号処理部308に各種タイミング信号を出力するタイミング発生部320を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム300は、少なくとも撮像装置301と、撮像装置301から出力された出力信号を処理する信号処理部308とを有すればよい。全体制御・演算部318及びタイミング発生部320は、撮像装置301の制御機能の一部又は総てを実施するように構成してもよい。
【0132】
撮像装置301は、画像用信号を信号処理部308に出力する。信号処理部308は、撮像装置301から出力される画像用信号に対して所定の信号処理を実施し、画像データを出力する。また、信号処理部308は、画像用信号を用いて、画像を生成する。信号処理部308で生成された画像は、例えば記録媒体314に記録される。また、信号処理部308で生成された画像は、液晶ディスプレイなどからなるモニターに動画或いは静止画として映し出される。記録媒体314に記憶された画像は、プリンタなどによってハードコピーすることができる。
【0133】
上述した各実施形態の撮像装置を用いて撮像システムを構成することにより、メモリ検査回路の回路面積を削減でき、ひいては撮像システムを小型化することができる。
【0134】
[第4実施形態]
本発明の第4実施形態による撮像システム及び移動体について、図9及び図10を用いて説明する。
【0135】
図9は、本実施形態による撮像システム及び移動体の構成例を示す概略図である。図10は、本実施形態による撮像システムの動作を示すフロー図である。
【0136】
本実施形態では、車載カメラに関する撮像システムの一例を示す。図9(a)は、車両システムとこれに搭載される撮像システムの一例を示したものである。撮像システム701は、撮像装置702、画像前処理部715、集積回路703、光学系714を含む。光学系714は、撮像装置702に被写体の光学像を結像する。撮像装置702は、光学系714により結像された被写体の光学像を電気信号に変換する。撮像装置702は、上記第1又は第2実施形態に記載の撮像装置100に相当する。画像前処理部715は、撮像装置702から出力された信号に対して所定の信号処理を行う。画像前処理部715の機能は、撮像装置702内に組み込まれていてもよい。また、画像前処理部715は、第1又は第2実施形態において説明した撮像装置100における信号処理部17や外部検査装置21の一部又は総ての機能を備えていてもよい。撮像システム701には、光学系714、撮像装置702及び画像前処理部715が、少なくとも2組設けられており、各組の画像前処理部715からの出力が集積回路703に入力されるようになっている。
【0137】
集積回路703は、撮像システム用途向けの集積回路であり、メモリ705を含む画像処理部704、光学測距部706、視差演算部707、物体認知部708、異常検出部709を含む。画像処理部704は、画像前処理部715の出力信号に対して、現像処理や欠陥補正等の画像処理を行う。メモリ705は、撮像画像の一次記憶、撮像画素の欠陥位置を格納する。光学測距部706は、被写体の合焦や、測距を行う。視差演算部707は、複数の撮像装置702により取得された複数の画像データから視差(視差画像の位相差)の算出を行う。物体認知部708は、車、道、標識、人等の被写体の認知を行う。異常検出部709は、撮像装置702の異常を検知すると、主制御部713に異常を発報する。
【0138】
集積回路703は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよいし、これらの組合せによって実現されてもよい。また、FPGA(Field Programmable Gate Array)やASIC(Application Specific Integrated Circuit)等によって実現されてもよいし、これらの組合せによって実現されてもよい。
【0139】
主制御部713は、撮像システム701、車両センサ710、制御ユニット720等の動作を統括・制御する。なお、主制御部713を持たず、撮像システム701、車両センサ710、制御ユニット720が個別に通信インターフェースを有して、それぞれが通信ネットワークを介して制御信号の送受を行う(例えばCAN規格)方法も取りうる。集積回路703は、主制御部713からの制御信号を受け或いは自身の制御部によって、撮像装置702へ制御信号や設定値を送信する機能を有する。
【0140】
撮像システム701は、車両センサ710に接続されており、車速、ヨーレート、舵角などの自車両走行状態及び自車外環境や他車・障害物の状態を検知することができる。車両センサ710は、視差画像から対象物までの距離情報を取得する距離情報取得手段でもある。また、撮像システム701は、操舵、巡行、衝突防止機能等の種々の運転支援を行う運転支援制御部711に接続されている。特に、衝突判定機能に関しては、撮像システム701や車両センサ710の検知結果を基に他車・障害物との衝突推定・衝突有無を判定する。これにより、衝突が推定される場合の回避制御、衝突時の安全装置起動を行う。
【0141】
また、撮像システム701は、衝突判定部での判定結果に基づいて、ドライバーに警報を発する警報装置712にも接続されている。例えば、衝突判定部の判定結果として衝突可能性が高い場合、主制御部713は、ブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして、衝突を回避、被害を軽減する車両制御を行う。警報装置712は、音等の警報を鳴らす、カーナビゲーションシステムやメーターパネルなどの表示部に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
【0142】
本実施形態では、車両の周囲、例えば前方又は後方を撮像システム701で撮影する。図9(b)、図9(c)及び図9(d)に、車両前方を撮像システム701で撮像する場合の撮像システム701の配置例を示す。図9(b)は車両の正面図であり、図9(c)は車両の上面図であり、図9(d)は車両の後面図である。
【0143】
2つの撮像装置702は、車両700の前方に配置される。具体的には、車両700の進退方位又は外形(例えば車幅)に対する中心線を対称軸に見立て、その対称軸に対して2つの撮像装置702が線対称に配置されると、車両700と被写対象物との間の距離情報の取得や衝突可能性の判定を行う上で好ましい。また、撮像装置702は、運転者が運転席から車両700の外の状況を視認する際に運転者の視野を妨げない配置が好ましい。警報装置712は、運転者の視野に入りやすい配置が好ましい。
【0144】
次に、撮像システム701における撮像装置702の検査方法について、図10を用いて説明する。
【0145】
車載用の撮像装置702には、撮像開始前や撮像動作の合間に、撮像装置702自身の故障の有無を検査することが求められている。撮像装置702の検査は、例えば図10(a)に示すフローチャートに従い、主制御部713による制御のもとで異常検出部709が実行する。
【0146】
図10(a)は、撮像装置702における検査フローの一例を示すフローチャートである。撮像装置702の検査は、図10(a)に示すステップS810〜S840に従って実施される。
【0147】
ステップS810は、撮像装置702を起動した際の初期動作を行うステップである。ステップS810における初期動作は、撮像装置702の初期設定を行うステップ(ステップS812)と、撮像装置702の検査処理を行うステップ(ステップS814)と、を含む。ステップS812では、撮像システム701の外部(例えば主制御部713)又は撮像システム701の内部から撮像装置702の動作のための設定を送信し、撮像装置702の初期設定を行う。ステップS814では、後述する手順により、撮像装置702の検査を行う。撮像装置702の検査処理は、電源投入直後やリセット直後に行うことができる。
【0148】
ステップS820は、撮像装置702による撮像動作を行うステップである。ステップS820における撮像動作は、撮像動作を行うステップ(ステップS822)と、撮像装置702の検査処理を行うステップ(ステップS824)と、を含む。ステップS822では、撮像装置702による撮像を行う。ステップS822では、撮像装置702を通常動作モードで動作し、垂直制御部13、水平制御部12、水平走査回路16により、画素部14に配列された画素141が取得した画素信号の読み出しを行う。ステップS824では、後述する手順により、撮像装置702の検査を行う。ステップS820における検査処理(ステップS824)は、垂直ブランキング期間に行われる。
【0149】
ステップS840は、撮像を終了するか否かの判定を行うステップである。判定の結果、撮像を継続する場合にはステップS820に戻り、撮像を継続する場合には一連の処理を終了する。
【0150】
ステップS814及びステップS824における検査処理では、列メモリ検査モード及びSRAM検査モードのうちの一方又は両方による撮像装置702の検査を実行する。SRAM検査モードでは、上述のSRAM検査シーケンスS1,S2,S3,S4,S5を実行する。列メモリ検査モードでは、上述の列メモリ検査シーケンスS6,S7,S8,S9,S10,S11を実行する。列メモリ検査シーケンスは、第1実施形態で述べたように、列メモリ検査シーケンスS6,S8,S7,S9,S6,S10,S7,S11の順番で実行する。
【0151】
図10(b)は、ステップS814及びステップS824における検査処理の詳細を示すフローチャートである。図10(b)には、一例として、列メモリ151及びSRAM171の両方の検査を行う場合を示している。
【0152】
ステップS830において、撮像装置702を列メモリ検査モードへと移行する。次いで、ステップS832において、列メモリ検査シーケンスを実行し、列メモリ151の検査を行う。
【0153】
次いで、ステップZS834において、撮像装置702をSRAM検査モードへと移行する。次いで、ステップS836において、SRAM検査シーケンスを実行し、SRAM171の検査を行う。
【0154】
ステップS814及びステップS824における検査処理において列メモリ151又はSRAM171の故障が検出された場合には、主制御部713、警報装置712に警報を発報する。警報装置712は、表示部に異常が検知されたことを表示させる。その後、撮像装置702を停止し、撮像システム701の動作を終了する。
【0155】
本実施形態では、他の車両と衝突しない制御を説明したが、他の車両に追従して運転する制御や、車線からはみ出さないように運転する制御などにも適用可能である。さらに、撮像システム701は、自車両等の車両に限らず、例えば、船舶、航空機或いは産業用ロボットなどの移動体(移動装置)に適用することができる。加えて、移動体に限らず、高度道路交通システム(ITS)等、広く物体認識を利用する機器に適用することができる。
【0156】
[変形実施形態]
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
【0157】
また、上記実施形態では、特徴の異なる複数種類のメモリを備えた装置として撮像装置を例示したが、上記実施形態で説明した検査方法は、特徴の異なる複数種類のメモリを備えた種々の装置に広く適用可能である。
【0158】
また、上記実施形態では、特徴の異なるメモリとして、複数のアドレス毎に書き込みを行うように構成されたメモリと、複数のアドレスに同時に書き込みを行うように構成されたメモリと、を例示したが、メモリの組み合わせはこれに限定されるものではない。メモリの組み合わせに応じて、読み出しを行うアドレスの指定方法やメモリの初期値を適宜設定することにより、メモリ検査回路の機能を共用することが可能である。
【0159】
また、第3及び第4実施形態に示した撮像システムは、本発明の撮像装置を適用しうる撮像システムを例示したものであり、本発明の撮像装置を適用可能な撮像システムは図8及び図9に示した構成に限定されるものではない。
【0160】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【符号の説明】
【0161】
12…水平制御部
13…垂直走査部
14…画素部
15…列読み出し回路
151…列メモリ
153…列回路
16…水平走査回路
17…信号処理部
171…SRAM
172…BIST回路
1722…列メモリ検査アドレス生成部
1723…SRAM検査値生成部
1725…SRAM検査アドレス生成部
1727…期待値生成・比較回路
21…外部検査装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】