(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2019145197
(43)【公開日】20190829
(54)【発明の名称】読み出し増幅器回路、メモリ装置、抵抗変化型メモリセルの状態値を求めるための方法、およびメモリ装置を動作させるための方法
(51)【国際特許分類】
   G11C 13/00 20060101AFI20190802BHJP
   G11C 7/06 20060101ALI20190802BHJP
   G11C 11/16 20060101ALI20190802BHJP
【FI】
   !G11C13/00 400G
   !G11C13/00 400B
   !G11C7/06 110
   !G11C11/16 230
【審査請求】有
【請求項の数】23
【出願形態】OL
【外国語出願】
【全頁数】77
(21)【出願番号】2019027126
(22)【出願日】20190219
(31)【優先権主張番号】10 2018 103 694.9
(32)【優先日】20180220
(33)【優先権主張国】DE
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.RRAM
(71)【出願人】
【識別番号】599158797
【氏名又は名称】インフィニオン テクノロジーズ アクチエンゲゼルシャフト
【氏名又は名称原語表記】Infineon Technologies AG
【住所又は居所】ドイツ連邦共和国 85579 ノイビーベルク アム カンピオン 1−15
【住所又は居所原語表記】Am Campeon 1−15, 85579 Neubiberg, Germany
(74)【代理人】
【識別番号】100114890
【弁理士】
【氏名又は名称】アインゼル・フェリックス=ラインハルト
(74)【代理人】
【識別番号】100098501
【弁理士】
【氏名又は名称】森田 拓
(74)【代理人】
【識別番号】100116403
【弁理士】
【氏名又は名称】前川 純一
(74)【代理人】
【識別番号】100135633
【弁理士】
【氏名又は名称】二宮 浩康
(74)【代理人】
【識別番号】100162880
【弁理士】
【氏名又は名称】上島 類
(72)【発明者】
【氏名】ウルリヒ ロイブル
【住所又は居所】ドイツ連邦共和国 ミュンヘン フランケンヴァルトシュトラーセ 6
(57)【要約】
【課題】第1の抵抗変化型メモリセル素子を有している抵抗変化型メモリセルの状態値を、第2の抵抗変化型メモリセル素子を用いて求めるための読み出し増幅器回路が提供される。
【解決手段】読み出し増幅器回路の制御回路は、第1の期間において、第1の抵抗変化型メモリセル素子に印加される電圧が第1のメモリ素子に供給され、第2の抵抗変化型メモリセル素子に印加される電圧が第2のメモリ素子に供給され、かつ第2の期間において、第1の抵抗変化型メモリセル素子に印加される電圧が提供され、第2の抵抗変化型メモリセル素子に印加される電圧が提供されるようにスイッチ構造を制御するように構成されており、読み出し増幅器回路の評価回路は、第1の期間においてメモリ素子に供給された電圧と、第2の期間において提供された電圧と、を使用して、抵抗変化型メモリセルの状態値を求めるように構成されている。
【選択図】図11
【特許請求の範囲】
【請求項1】
第1の抵抗変化型メモリセル素子を有している抵抗変化型メモリセルの状態値を、抵抗変化型メモリセルの一部であるか、またはメモリセル外部の基準メモリセル素子である第2の抵抗変化型メモリセル素子を用いて求めるための読み出し増幅器回路において、
前記読み出し増幅器回路は、
スイッチ構造と、
第1のメモリ素子と、
第2のメモリ素子と、
制御回路と、
評価回路と、
を有しており、
前記制御回路は、第1の期間において、前記第1の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧が前記第1のメモリ素子に供給され、前記第2の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧が前記第2のメモリ素子に供給され、かつ第2の期間において、前記第1の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧が提供され、前記第2の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧が提供されるように前記スイッチ構造を制御するように構成されており、
前記評価回路は、前記第1の期間において前記メモリ素子に供給された電圧、または前記電圧から導出された値と、前記第2の期間において提供された電圧、または前記電圧から導出された値と、を使用して、前記抵抗変化型メモリセルの状態値を求めるように構成されている、
読み出し増幅器回路。
【請求項2】
前記第1の期間において、前記読み出し増幅器回路の第1の部分は、前記第1の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第1のメモリ素子に供給するように構成されており、前記読み出し増幅器回路の、前記第1の部分とは異なる第2の部分は、前記第2の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第2のメモリ素子に供給するように構成されており、
前記第2の期間において、前記第2の部分の所定の区間は、前記第1の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を提供するように構成されており、前記第1の部分の所定の区間は、前記第2の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を提供するように構成されている、
請求項1記載の読み出し増幅器回路。
【請求項3】
前記読み出し増幅器回路の第1の部分は、第1のトランジスタを有しており、前記第1の期間において、前記第1のトランジスタの制御端子は、前記第1のトランジスタの被制御端子に導電的に接続されており、前記第2の期間において、前記第1のトランジスタの前記制御端子は、前記第1のトランジスタの前記被制御端子から切り離されている、
請求項1または2記載の読み出し増幅器回路。
【請求項4】
前記評価回路は、第1のコンパレータと、第2のコンパレータと、を有しており、
前記第1のコンパレータは、前記第2の期間において、前記第2の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第1の期間において前記第1のメモリ素子に供給された電圧と比較するように構成されており、
前記第2のコンパレータは、前記第2の期間において、前記第1の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第1の期間において前記第2のメモリ素子に供給された電圧と比較するように構成されている、
請求項1から3までのいずれか1項記載の読み出し増幅器回路。
【請求項5】
前記評価回路は、前記第2の期間において、前記第1のコンパレータの比較結果を前記第2のコンパレータの比較結果と比較するように構成されている第3のコンパレータをさらに有している、
請求項4記載の読み出し増幅器回路。
【請求項6】
前記評価回路は、前記第1の期間において、前記第1のコンパレータの比較結果が、オフセット電圧を除けば、前記第2のコンパレータの比較結果と等しくなるように構成されている、
請求項4または5記載の読み出し増幅器回路。
【請求項7】
前記評価回路は、第3のメモリ素子を備えた補償回路をさらに有しており、前記補償回路は、前記第1の期間において、前記オフセット電圧を前記第3のメモリ素子に記憶するように構成されている、
請求項6記載の読み出し増幅器回路。
【請求項8】
前記評価回路は、さらに、前記第3のメモリ素子から提供される、記憶されている前記オフセット電圧を使用して、前記第2の期間において、前記オフセット電圧を部分的に補償するように構成されている、
請求項7記載の読み出し増幅器回路。
【請求項9】
請求項1から8までのいずれか1項記載の読み出し増幅器回路を有している、メモリ装置。
【請求項10】
前記読み出し増幅器回路は、前記抵抗変化型メモリセルの状態値を求め、かつ別の第1のメモリセル素子を備えた少なくとも1つの別のメモリセルの状態値を求めるように構成されており、
前記読み出し増幅器回路は、前記制御回路によって、前記スイッチ構造を制御することによって、前記メモリセルおよび前記少なくとも1つの別のメモリセルを含む複数のメモリセルから選択された丁度1つのメモリセルに対して前記第1の期間および前記第2の期間が実現されるように構成されている、
請求項9記載のメモリ装置。
【請求項11】
第1の抵抗変化型メモリセル素子を有している抵抗変化型メモリセルの状態値を求めるための方法において、前記方法は、
前記第1の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、前記抵抗変化型メモリセルの一部であるか、またはメモリセル外部の基準メモリセル素子である第2の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、を第1の期間において求めて、一時的に記憶するステップと、
続けて、前記第1の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、前記第2の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、を第2の期間において求めるステップと、
一時的に記憶された電圧、またはその電圧から導出された値と、その後に提供された電圧、または前記電圧から導出された値と、を使用して、前記抵抗変化型メモリセルの状態値を求めるステップと、
を備えている方法。
【請求項12】
前記抵抗変化型メモリセルは、読み出し増幅器回路に接続されており、
前記方法は、さらに、
前記第1の期間と第2の期間との間に前記読み出し増幅器回路を第1の状態から第2の状態に切り換えるステップを備えており、ただし、
前記第1の期間において、前記読み出し増幅器回路の第1の部分は、前記第1の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第1のメモリ素子に供給するように構成されており、前記読み出し増幅器回路の、前記第1の部分とは異なる第2の部分は、前記第2の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を、前記第2のメモリ素子に供給するように構成されており、
前記第2の期間において、前記第2の部分の所定の区間は、前記第1の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を提供するように構成されており、前記第1の部分の所定の区間は、前記第2の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧を提供するように構成されている、
請求項11記載の方法。
【請求項13】
前記読み出し増幅器回路の第1の部分は、第1のトランジスタを有しており、
前記方法は、さらに、
前記第1の期間において、前記第1のトランジスタの制御端子を、前記第1のトランジスタの被制御端子に導電的に接続するステップと、
前記第2の期間において、前記第1のトランジスタの前記制御端子を、前記第1のトランジスタの前記被制御端子から切り離すステップと、
を備えている、
請求項11または12記載の方法。
【請求項14】
前記方法は、さらに、前記第2の期間において、
前記第2の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、前記第1の期間において前記第1のメモリ素子に供給された電圧と、の1回目の比較を実施するステップと、
前記第1の抵抗変化型メモリセル素子に印加される電圧、または前記電圧に由来する電圧と、前記第1の期間において前記第2のメモリ素子に供給された電圧と、の2回目の比較を実施するステップと、
を備えている、
請求項11から13までのいずれか1項記載の方法。
【請求項15】
前記1回目の比較および前記2回目の比較を同時に実施する、
請求項14記載の方法。
【請求項16】
前記方法は、さらに、前記第2の期間において、
前記1回目の比較の比較結果と、前記2回目の比較の比較結果と、の3回目の比較を実施するステップを備えている、
請求項14または15記載の方法。
【請求項17】
前記読み出し増幅器回路は、第1のコンパレータおよび第2のコンパレータを有しており、前記1回目の比較を、前記第1のコンパレータによって実施し、前記2回目の比較を、前記第2のコンパレータによって実施し、
前記方法は、さらに、前記第1の期間において、
前記第1のコンパレータおよび前記第2のコンパレータおよび前記第3のコンパレータのオフセット電圧を求めて記憶するステップを備えている、
請求項14から16までのいずれか1項記載の方法。
【請求項18】
前記評価回路は、補償回路をさらに有しており、
前記方法は、さらに、
前記第2の期間において、記憶されている前記オフセット電圧を部分的に補償するステップを備えている、
請求項17記載の方法。
【請求項19】
前記読み出し増幅器回路は、第3のコンパレータを有しており、前記第3のコンパレータは、相互に並列に接続されている前記第1のコンパレータおよび前記第2のコンパレータに直列に接続されており、
前記3回目の比較を、前記第3のコンパレータによって実施する、
請求項16、および請求項17または18記載の方法。
【請求項20】
前記読み出し増幅器回路は、前記第3のコンパレータおよび前記並列接続されているコンパレータに直列に接続されている第4のコンパレータをさらに有しており、
前記3回目の比較の結果の増幅を、前記第4のコンパレータによって実施する、
請求項19記載の方法。
【請求項21】
前記方法は、さらに、
前記3回目の比較の結果の増幅前かつ/または増幅中に、前記第3のコンパレータから前記第4のコンパレータに供給される比較結果を、前記第4のコンパレータの回路電圧前後の所定の電圧範囲に制限するステップを備えており、
ただし、アース電圧および給電電圧は、前記所定の電圧範囲の一部ではない、
請求項19または20記載の方法。
【請求項22】
請求項11から21までのいずれか1項記載の抵抗変化型メモリセルの状態値を求めるための方法を有している、
メモリ装置を動作させるための方法。
【請求項23】
前記読み出し増幅器回路は、前記抵抗変化型メモリセルの前記状態値を求め、第1のメモリセル素子を備えた少なくとも1つの別のメモリセルの状態値を求めるように構成されており、
前記方法は、さらに、
前記メモリセルおよび前記少なくとも1つの別のメモリセルを含む複数のメモリセルから選択された丁度1つのメモリセルに対して前記第1の期間および前記第2の期間が実現されるように切り換えを実施するステップを備えている、
請求項22記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
種々の実施形態は、一般的に、読み出し増幅器回路、メモリ装置、抵抗変化型メモリセルの状態値を求めるための方法、およびメモリ装置を動作させるための方法に関する。
【背景技術】
【0002】
電子的なメモリに記憶されている値、例えばビット値を読み出すために、通常の場合、「0」か「1」を表す2つの状態のいずれかにある基準信号が使用されるか、または相補的なビットが使用される。相補的なビットが利用される場合、2つのメモリセルないしメモリセル素子が、相互に相補的な状態を取る。この場合、状態「0」を、例えば「0」、「1」の組合せによって表すことができ、状態「1」を、逆の組合せ「1」、「0」によって表すことができる。またこの場合、読み出しの際には、2つの状態を相互に比較するだけでよく、基準信号を省略することができる。
【0003】
図1Aから図1Dには、それぞれ2つのメモリ状態(ここでは、1または0で表されている)にプログラミングされているメモリセルにおいて見られる種々の状態が各状態値(図1A、図1C、図1Dにおいては電流I、図1Bにおいては抵抗R。一般的に、状態値に対して例えばVt、R、I、tを利用することができる)の度数分布として例示されている。度数分布は、通常の場合、広範な分布を示す。2つの分布が重畳せずに、間隙(読み出しウィンドウと記す)によって相互に離隔されていることによって、状態値に基づいて(読み出しウィンドウ内に配置されている基準値(図1CにおけるIref)を基準として、または2つの相補的な状態値の相互的な比較において)、読み出されたセルにメモリ値を一義的に対応付けることができる。これをより確実にかつより高速に成功させようとするほど、読み出しウィンドウはより大きくなる。
【0004】
読み出しウィンドウを、相対的読み出しウィンドウとも称される係数k=(b−a)/aによって特徴付けることができる。ここで、aは、0に近い方に位置する分布に対して期待されるか、またはそのような分布において見られる最大値を表し、またbは、0から遠い方に位置する分布が期待されるか、またはそのような分布において見られる最小値を表す。
【0005】
従来では、図1Cに図示されているように、6超の係数が一般的であった。
【0006】
近年開発されたメモリ装置(例えば、MRAM)では、読み出しウィンドウ、つまり相補的なビット間の間隙、ないしビットと基準ビットとの間隙が極端に小さい。このことは、例示的なMRAMメモリについての図1Dに図示されており、このMRAMメモリに関して、係数は、k=0.05である。
【0007】
もっともそれと同時に、ビットを読み出すためのアクセス時間も、より一層短縮されなければならない。
【0008】
これまでのところ、そのような小さい読み出しウィンドウにおいて、許容時間(例えば、20ns未満)内で読み出しを行うことができる読み出し増幅器は存在していない。
【0009】
図面において、類似の参照番号は、通常の場合、種々の各図における同一の部分を表している。ただし、図面を見やすくするために、各図の相互に対応するすべての部分に参照番号を付すことは部分的に省略されている。同一または類似の部分には、それらを区別するために、共通の参照番号の後に付加的な数字または文字を設けている場合もある。図面は、必ずしも縮尺通りに描写されてはおらず、むしろ本発明の原理を例示するために強調されている。下記において、本発明の種々の実施形態を、添付の図面を参照しながら説明する。
【図面の簡単な説明】
【0010】
【図1A】メモリセルの状態を状態値の度数分布として示す。
【図1B】メモリセルの状態を状態値の度数分布として示す。
【図1C】メモリセルの状態を状態値の度数分布として示す。
【図1D】メモリセルの状態を状態値の度数分布として示す。
【図2A】従来技術による、メモリセルの状態値を読み出すための読み出し回路を示す。
【図2B】種々の実施例による、メモリセルの状態値を読み出すための読み出し回路を示す。
【図3A】種々の実施例による、メモリセルの状態値を読み出すための読み出し回路を示す。
【図3B】種々の実施例によるメモリ装置を示す。
【図4】図2Bに示した読み出し回路を使用した読み出し過程に関するモンテカルロシミュレーションと、図3Aに示した読み出し回路を使用した読み出し過程に関するモンテカルロシミュレーションと、の比較を示す。
【図5】種々の実施例による、メモリセルの状態値を読み出すための読み出し回路を示す。
【図6】種々の実施例による、メモリセルの状態値を評価するための評価回路を示す。
【図7A】種々の実施例による、第1の期間における、メモリセルの状態値を評価するための評価回路を示す。
【図7B】種々の実施例による、第2の期間における、メモリセルの状態値を評価するための評価回路を示す。
【図8】種々の実施例による、メモリセルの状態値を評価するための評価回路を示す。
【図9】種々の実施例による、メモリセルの状態値を評価するための評価回路を示す。
【図10】種々の実施例による、メモリセルの状態値を評価するための評価回路を示す。
【図11】種々の実施例による、メモリセルの状態値を求めるための読み出し増幅器回路を示す。
【図12】種々の実施例による、メモリセルの状態値を求めるための読み出し増幅器回路のブロック図を示す。
【図13】種々の実施例による、メモリセルの状態値を求めるための方法のフローチャートを示す。
【発明を実施するための形態】
【0011】
以下の詳細な説明は、一例として、例示によって特定された、本発明を実際に使用することができる実施形態および詳細が示された添付の図面を参照する。
【0012】
「例示的」という語句は、本明細書において、「一例として、模範として、または例示として利用される」の意味において使用されている。本明細書において「例示的に」説明するすべての実施形態または構造は、必ずしも、他の実施形態または他の構造に比べて好適または有利なものではない。
【0013】
公知のあらゆる実現手段と比較してより速い速度およびより高い精度をもたらす、メモリセルの状態値に関する新たな測定コンセプトないし検出コンセプトが提供される。
【0014】
メモリを読み出すために高速かつ正確に動作する読み出し増幅器は、例えばMRAM、RRAM、PCRAMまたはCBRAMのようなより新規のメモリ装置には不可欠である。
【0015】
種々の実施例において、読み出しウィンドウおよびアクセス時間に関する要求を満たす、読み出し増幅器回路が提供される。
【0016】
その上、時間基準に対する要求がそれ程高くないのであれば、読み出し増幅器の精度をさらに高めることができる。これまでのところ、小さい読み出しウィンドウにおいて前述の種類のメモリ装置を速い速度で正確に読み出すための、より適切な解決手段はまだ存在していない。
【0017】
提案される読み出し増幅器においては、単一の回路において8個(まで)の態様が組み合わされることによって、速度および精度に関する公知の制限が克服される。それらの態様は下記の通りである。
1)不等な測定経路の回避
2)信号対雑音比の改善
3)動作点の最適化
4)使用される装置の数の最小化
5)オフセット補償
6)クロストーク最小化
7)電圧供給の影響の低減
8)ノイズ低減
【0018】
ここで、絶対値は重要ではなく、比率だけが重要であることを前提とする。
【0019】
種々の実施例において、8個すべての態様が実現されるのではなく、技術的に独立して実現できる限りでは、例えばそれらの態様のうちの1つだけ、または一部が実現されるように、抵抗変化型メモリセルの状態値を求めるための読み出し増幅器回路を構成することができるか、または所属の方法を実施することができる。もっとも、追加することができる別の各態様は、さらに少なくとも、抵抗型メモリセルの状態値を求める際の精度を改善する。最適な結果は、8個すべての態様が実現された際に達成することができる。
【0020】
8個の態様/原理、およびそれらの実施時に提案される措置を、以下の表に箇条書きで纏めた。
【表1】
【0021】
以下では、複数の図面を参照しながら個々の態様を詳細に説明する。各図において、図3Bには、種々の実施例によるメモリ装置334が図示されており、図11および図12には、メモリ装置334の一部であってよい、種々の実施例による読み出し増幅器回路202が図示されており、図2B、図3Aおよび図5には、読み出し増幅器回路202の一部であってよい読み出し回路202aないし202bが図示されており、また図7A、図7B、図8、図9および図10の各図には、読み出し増幅器回路202の一部であってよい評価回路202cが図示されている。
【0022】
1)不等な測定経路の回避
図2Aには、評価回路の入力信号としての出力信号Uoutを提供するために、従来技術に従い現在利用されているメモリセル201の状態値(ここでは、例示的に抵抗Rcell)を読み出すための最も簡単な読み出し回路200が示されている。
【0023】
読み出し回路200は、2つの独立したトランジスタ208、210およびスイッチ206を有している。バイアス電流が、トランジスタ210における制御電圧Uによって規定され、また測定電圧が、トランジスタ208の制御端子におけるUとして提供される。出力信号Uoutは、セル抵抗Rcellの関数であり、この場合、トランジスタ208は増幅器として機能し、この増幅器は、例えばUで表されている点において降下する、同様にセル抵抗Rcellに依存する電圧Uの変化を増幅し、それによってUoutはUよりも高い感度を有している。
【0024】
この読み出し回路200(または類似の回路)を使用するのであれば、従来技術では、基準セルまたは相補的なメモリセルを読み出すためには、固有の回路が使用されることになると考えられる。これによって、2つの回路の特性が異なることから、(特に異なるトランジスタを通過する際に)測定信号に測定エラーがもたらされる可能性がある。
【0025】
種々の実施例において、読み出し増幅器回路202(8個すべての態様が考慮される実施例のための読み出し増幅器回路、図10、図11または図12を参照されたい)には、図2Bに例示的に図示されているように、読み出し回路202aを設けることができる。
【0026】
ここで、メモリセル素子204(以下では、第1の抵抗変化型メモリセル素子204と記す)の状態値と、相補的なメモリセル素子または外部の基準メモリセル素子212(以下では、第2の抵抗変化型メモリセル素子212と記す)と、の差を求めるための測定装置、すなわち読み出し回路202aは常に同一である。第1のメモリセル素子204に関する測定値Uを提供する場合、第2のメモリセル素子212に関する測定値Uを提供する場合と同一の、読み出し回路202aの区間228を利用することができる。2つの測定過程に共通の区間228は、第1のトランジスタ216を有することができる。各メモリセル素子204、212と、対応付けられた出力信号(UないしU)が提供される所属の出力端と、の間には、共通の区間228内には存在しないトランジスタが配置されないように、読み出し回路202aを構成することができる。
【0027】
共通の区間228の利用を実現するために、2つの測定過程を順次連続して実施することができる。例示を目的として、以下では、1回目の測定過程が実施される第1の期間に対して参照符号Tを使用し、2回目の測定過程が実施される第2の期間に対して参照符号Tを使用する。
【0028】
1つまたは複数のコンパレータを有することができ、したがってコンパレータ回路202cとも称することができる評価回路202cに2つの測定結果UおよびUを同時に提供できるようにするために、T中の1回目の測定結果Uをバッファすることができる。T中に、測定結果Uが求められ、記憶されている測定結果Uが、Uと共に提供される。
【0029】
読み出し回路202a(また同様に下記において説明する読み出し回路202b)は、スイッチ構造214および制御回路332(図3Bを参照されたい)を有することができる。制御回路332は、スイッチ構造214(例えば、図2Bに概略的に図示されている2つのスイッチ)を(位置Tに)制御することによって、第1の期間Tにおいては、第1の抵抗変化型メモリセル素子204に印加される電圧、またはその電圧に由来する(例えば、増幅された)電圧Uが第1のメモリ素子218に供給されるように構成することができる。読み出し回路202aの第1の部分222を形成している相応の経路は、図2Bにおいて、灰色の背景で示唆されている。制御回路332は、さらに、スイッチ構造214(例えば、図2Bに概略的に図示されている2つのスイッチ)を(位置Tに)制御することによって、第2の期間Tにおいては、第2の抵抗変化型メモリセル素子212に印加される電圧、またはその電圧に由来する(例えば、増幅された)電圧Uが提供されるように構成することができる。図面を見やすくするために、相応の経路のうち、第1の部分222および経路に共通する区間228のみが示唆されている。この区間228は、図2Bにおいて、縁取りされて示唆されている。第1のトランジスタ216(この例示的な読み出し回路202aの唯一のトランジスタ)は、区間228の一部であってよい。
【0030】
ここで、U−Uは、抵抗RとRとの差、すなわちR−Rに関する尺度に過ぎない。
【0031】
この結果は、読み出し回路202aを使用した測定に際し、TとTとの和であるアクセス時間Taccess(つまり、Taccess=T+T)中のIbiasおよびUが一定である場合にのみ有効である。
【0032】
アクセス時間Taccess中にIbiasおよびUが絶対的に不変であることは、通常は保証できず、それどころか、例えば装置がスイッチオン後に回路がまだ発振していない場合には、変動が一般的に発生すると考えられる。アクセス時間Taccess中のIbiasおよびUの偶発的な変動は、測定結果UおよびUにおいてノイズとして認識することができる。信号対雑音比の改善には、下記に説明する第2の態様が使用される。
【0033】
2)信号対雑音比の改善
種々の実施例において、信号対雑音比を改善するために、二重の測定が実施される。この場合、各測定過程(これは、測定結果UないしUを求めることを意味している)が2回実施される。つまり、第1の期間に由来するその都度1つの測定結果UないしU(U(T)ないしU(T)と記す)と、第2の期間に由来するその都度1つの測定結果UないしU(U(T)ないしU(T)と記す)と、が存在する。この場合、1回目の測定および2回目の測定は、2つの独立した(または該当する、入れ替えられた)測定経路を用いて実施される。これによって、障害を除去することができ、また感度を2倍にすることができる。
【0034】
この場合、測定結果は以下のように評価され(相互に減算され)、評価は、例えば図6から図12と関連させて詳細に説明する評価回路202cにおいて行うことができる。
[U(T)−U(T)]−[U(T)−U(T)]=2[U−U
【0035】
以下では、U(T)などに対してU0Aなどと省略した記載を使用する。
【0036】
相互に類似する障害をこの測定方法において除去できるということを、以下のように具体的に示すことができる(ここで、Uは、例えばバイアスの変化によって惹起された障害を表す)。
【数1】
【0037】
この式より見て取れるように、2つの時点(TまたはT)のうちの一方のみに該当するが、しかしながらこの時点に実施される2つの測定に該当する障害Uが相互的に相殺される。
【0038】
すなわち、より高い感度を達成するため、またT中にTから変化した、2つの経路に対して同等の作用を有する測定条件の影響を除去するために、測定経路が2倍にされる。読み出し回路202bの1つの例示的な実施形態においては、図3Aに図示されているように、2つの差の組合せのみを検出することができる。
【0039】
図3Aに、二重の測定を実現するための1つの実施例が図示されている。図3Aによる読み出し回路202bにおいては、スイッチ構造214(例えば、図3Aに概略的に図示されている4つのスイッチ)を(位置「T」に)制御することによって、第1の期間Tにおいて、第1の抵抗変化型メモリセル素子204に印加されるか、またはそれに由来する電圧U0Aが第1のメモリ素子218に供給され(読み出し回路202bの第1の部分222を形成している相応の経路は、図3Aにおいて、濃い灰色の背景で示唆されている)、また第2の抵抗変化型メモリセル素子212に印加されるか、またはそれに由来する電圧U1Aが第2のメモリ素子220に供給される(読み出し回路202bの第2の部分224を形成している相応の経路は、図3Aにおいて、薄いグレーの背景で示唆されている)ように、制御回路332(図3Bを参照されたい)を構成することができる。さらに、スイッチ構造214(例えば、図3Aに概略的に図示されている4つのスイッチ)を(位置「T」に)制御することによって、第2の期間Tにおいて、第1の抵抗変化型メモリセル素子204に印加されるか、またはそれに由来する電圧U0Bが提供され、第2の抵抗変化型メモリセル素子212に印加されるか、またそれに由来する電圧U1Bが提供されるように、制御回路332を構成することができる。
【0040】
第2の期間Tにおいては、さらに、第1の期間において第1のメモリ素子218に記憶された電圧U0Aおよび第2のメモリ素子220に記憶された電圧U1Aを提供することができる。
【0041】
第1のメモリ素子218および第2のメモリ素子220は、例えばコンデンサを有することができるか、またはコンデンサであってよい。
【0042】
この場合、読み出し回路202aと関連させて上記において説明したように、第2の抵抗変化型メモリセル素子212に印加されるか、またはそれに由来する電圧を提供するために、第2の期間Tにおいては、所定の経路が利用され、そのうち、図3Aにおいては図面を見やすくするために、第1の部分222およびその経路に共通する区間228のみが示唆されている。第1の部分222のこの区間228は、図3Aにおいて、縁取りされて示唆されている。第1のトランジスタ216は、区間228の一部であってよい。
【0043】
同様に、第1の抵抗変化型メモリセル素子204に印加されるか、またはそれに由来する電圧を提供するために、第2の期間Tにおいては、1つの別の経路が利用され、そのうち、図3Aにおいては図面を見やすくするために、第2の部分224およびその別の経路に共通する区間226のみが示唆されている。この区間226は、図3Aにおいて、縁取りされて示唆されている。区間226は、第2のトランジスタ217を有することができる。
【0044】
図3Bに図示されているように、読み出し回路202aまたは読み出し回路202bは、メモリ装置334、例えばMRAMメモリ装置、RRAMメモリ装置、PCRAMメモリ装置またはCBRAMメモリ装置の一部であってよい。
【0045】
メモリ装置334において、読み出し回路202aないし202bは、読み出し増幅器回路202の一部であってよい。読み出し増幅器回路202は、さらに、評価回路202cならびに制御回路332を有することができる。種々の実施例において、メモリ装置334は、読み出し増幅器回路202の他に、1つまたは複数の別の読み出し増幅器回路203を有することができる。メモリ装置334は、さらに、データメモリ336を有することができ、このデータメモリ336は、少なくとも、第1のメモリセル素子204および第2のメモリセル素子212を備えたメモリセルを有している。さらに、データメモリ336は、少なくとも1つの別のメモリセル素子205を有することができる。メモリ装置334は、さらに、作動制御部330、例えば作動制御回路330を有することができ、この作動制御回路330を、例えばデータメモリ336のアドレッシングおよび相応の読み出し増幅器回路202ないし203の応答による、データメモリ336および読み出し増幅器回路202ないし203一般的な作動制御のために、また必要に応じて、別の通常の作動制御過程のために構成することができる。
【0046】
図4には、図2Bに示した読み出し回路を使用した読み出し過程に関するモンテカルロシミュレーション(400aおよび400b)と、図3Aに示した読み出し回路を使用した読み出し過程に関するモンテカルロシミュレーション(400c)と、の比較が示されている。ここでは、障害信号の発生がシミュレートされた。そのような障害信号は、メモリセル素子毎にその都度1つの電圧値(400aにおけるU1B−U0A、および400bにおけるU0B−U1A)しか使用されない場合に、エラーを含む評価につながる可能性がある。これとは異なり、[U1B−U0A]−[U0B−U1A]に従い、図3Aに図示した読み出し回路202bを使用した際に提供される全部で4つの電圧値を使用することによって、メモリセルの状態値を、エラーを含まずに求めることができる。
【0047】
3)動作点の最適化
提供される電圧Uに関する最大の測定感度は、読み出し回路202aないし202bの自動調整が行われるように構成されている場合に達成することができる。このことは、種々の実施例によるメモリセル204の状態値を読み出すために、自動調整型の読み出し回路202aを示す図5に例示されている。
【0048】
図5に示した読み出し回路202aは、図2Bに示した読み出し回路202aの変形形態として図示されている。同様に、図3Aに示した読み出し回路202bにおける動作点の最適化の態様を実現することも可能である。このことは、例示的に図11に図示されている。相応に、図5に示した出力電圧Uは、図2Bに示した電圧Uおよび図11に示した電圧U0Aに相当し、また図5に示した出力電圧Uは、図2Bに示した電圧Uおよび図11に示した電圧U1Bに相当する。
【0049】
読み出し回路202aないし202b内のトランジスタを、好適には、読み出し回路202aないし202bにおける、それらトランジスタの位置および機能に応じて選択することができ、例えば動作時にトランジスタに印加される電圧の極性を考慮して選択することができる。図2Bにおける実施例(これについては図5も参照されたい)のように、正の給電電圧VDDが第1のトランジスタ216のドレイン出力端216Gに印加される場合には、第1のトランジスタ216は、例えばnチャネル電界効果トランジスタまたはNPN型のトランジスタであってよい。
【0050】
自動調整のために、T中に、第1のメモリセル素子204に印加されるか、またはそれに由来する電圧U(ないし相応の抵抗R)の測定時に、ゲート(一般的には制御端子)216Sおよびドレイン(一般的には被制御端子)216Gを短絡させることができ、その結果、最適なドレインレベルが保証されるように、第1のトランジスタ216の動作点が最適化される。続いて、この構成において、第1のトランジスタ216が、第1のメモリセル素子204に印加されるか、またはそれに由来する電圧U/U/U0Aの提供または記憶している間、飽和領域において動作するように構成されており、これによって第1のトランジスタ216は、メモリセル素子204のための増幅器として、また電圧制限器として機能する。換言すれば、第1の期間Tにおいて、第1のトランジスタ216の制御端子216Sを、第1のトランジスタ216の被制御端子216Gに導電的に接続することができ、また第2の期間Tにおいて、第1のトランジスタ216の制御端子216Sを、第1のトランジスタ216の被制御端子216Gから切り離すことができる。
【0051】
第2のメモリセル素子212の抵抗Rが第1のメモリセル素子204の抵抗Rに近い限り、このことは、冒頭で説明したように、特に非常に小さい相対的な読み出しウィンドウを有している新規の抵抗変化型メモリ装置の場合であるが、第1のトランジスタ216は、T中も、依然として最適な動作点に留まるか、または最適な動作点から極僅かにしか離れないと考えられる。
【0052】
同様に、第2の部分224ないし第2の区間226の一部である第2のトランジスタ217も自動調整型であってよい。例えば、第1の期間Tにおいて、第2のトランジスタ217の制御端子217Sを、第2のトランジスタ217の被制御端子217Gに導電的に接続することができ、また第2の期間Tにおいて、第2のトランジスタ217の制御端子217Sを、第2のトランジスタ217の被制御端子217Gから切り離すことができる。
【0053】
4)使用される装置の数の最小化
態様4から8についての以下の説明は、読み出し回路202bと関連させた、例示的な評価回路202cに関する。もっともそれらの態様を、必要な変更を加えて、評価回路202cおよび読み出し回路202aの組合せに適用することもできる。
【0054】
読み出し増幅器回路202内の、すなわち読み出し回路202b内だけでなく、読み出し回路202aないし202bの測定信号U0A、U1A、U0BおよびU1Bが提供される評価回路202c内のものも含めた各トランジスタは、オフセットの補償に寄与することができる。そのようなオフセットによって、求められた結果(評価回路202cから提供される結果はUoutと記す)が劣化する可能性があり、したがって結果Uoutの精度も低下する可能性がある。
【0055】
相応に、種々の実施例によれば、評価回路202cにおいて使用されるトランジスタの数を最小にすることができる。
【0056】
図6には、種々の実施例によるメモリセル204の状態値を評価するための評価回路202cが(上部ではブロック図として、下部では回路図として)示されている。ブロック図から見て取れるように、評価回路202c内では、4個のコンパレータ660、662、664および666が利用され、それらのコンパレータは、読み出し回路202bから提供される測定値U1B、U0A、U0BおよびU1Aに基づいて出力信号Uoutを生成するために10個のトランジスタしか有していない。以下では、評価回路202c内のコンパレータ660、662、664および666の機能を説明する。個々の回路素子、特にトランジスタの例示的な結線は、図6から図11の回路図より見て取れる。
【0057】
評価回路202c内では、(上部の式および図6に記載されているように)第3のコンパレータ664によって抵抗変化型メモリセル204の状態値が中間結果として既に提供されるように、第1のコンパレータ660、第2のコンパレータ662、第3のコンパレータ664が、提供された測定値U1B、U0A、U0BおよびU1Aの比較に利用される。この中間結果は、増幅器666として利用される第4のコンパレータ666を用いて、利用可能な出力信号Uoutに増幅され、この場合、コンパレータ666は、増幅係数aをもたらし、それによって2[U−U]×a=Uoutとなるように構成することができる。
【0058】
比較のために、図6に示した実施例(および後続の図面、図面を見やすくするために、評価回路202cないし読み出し増幅器202のすべての素子を、すべての図面において示してはいない。しかしながら、図面間での参照番号の対応は容易である)に応じて、第1のコンパレータ660は、第2の期間Tにおいて、第2の抵抗変化型メモリセル素子212に印加されるか、またはそれに由来する電圧U1Bを、第1の期間Tにおいて、第1のメモリ素子218に供給された電圧U0Aと比較するように構成することができる。このために、第2の期間Tにおいては、第1のコンパレータ660の第3のトランジスタ660T1の制御端子660T1S(この参照符号および後続の参照符号は、読み出し回路202a、202bの第1のトランジスタ216と区別するために使用される)には、電圧U1Bが提供され、また第1のコンパレータ660の第4のトランジスタ660T2の制御端子660T2Sには、電圧U0Aが提供され、この場合、第3のトランジスタ660T1および第4のトランジスタ660T2を相互に並列に接続することができる。
【0059】
さらに、図6に示した実施例に応じて、第2のコンパレータ662は、第2の期間Tにおいて、第1の抵抗変化型メモリセル素子204に印加されるか、またはそれに由来する電圧U0Bを、第1の期間Tにおいて、第2のメモリ素子220に供給された電圧U1Aと比較するように構成することができる。このために、第2の期間Tにおいては、第2のコンパレータ662の第5のトランジスタ662T1の制御端子662T1Sには、電圧U1Aが提供され、また第2のコンパレータ662の第6のトランジスタ662T2の制御端子662T2Sには、電圧U0Bが提供され、この場合、第5のトランジスタ662T1および第6のトランジスタ662T2を相互に並列に接続することができる。
【0060】
第3のコンパレータ664は、第2の期間Tにおいて、第1のコンパレータ660の比較結果と、第2のコンパレータ662の比較結果とを比較するように構成することができる。このために、第7のトランジスタ664T1の被制御端子664T1Gおよび制御端子664T1S、ならびに第8のトランジスタ664T2の制御端子664T2Sを、第3のトランジスタ660T1の被制御端子660T1Gおよび第5のトランジスタ662T1の被制御端子662T1Gに接続することができ、また第8のトランジスタ664T2の被制御端子664T2Gを、第4のトランジスタ660T2の被制御端子660T2Gおよび第6のトランジスタ662T2の被制御端子662T2Gに接続することができる。
【0061】
評価回路202c内のトランジスタを、好適には、評価回路202cおける、それらのトランジスタの位置および機能に応じて選択することができ、例えば動作時にトランジスタに印加される電圧の極性を考慮して選択することができる。図6から図11における実施例では、第1のコンパレータ660のトランジスタ660T1、660T2および第2のコンパレータ662のトランジスタ662T1、662T2が、例えば、pチャネル電界効果トランジスタであってよく、かつ第3のコンパレータ664のトランジスタ664T1、664T2が、nチャネル電界効果トランジスタであってよく、もしくはそれとは逆に、第1のコンパレータ660のトランジスタ660T1、660T2および第2のコンパレータ662のトランジスタ662T1、662T2が、例えば、nチャネル電界効果トランジスタであってよく、かつ第3のコンパレータ664のトランジスタ664T1、664T2が、pチャネル電界効果トランジスタであってよい。
【0062】
もっとも、上記において説明したように、トランジスタの数が最小にされるにもかかわらず、評価回路の各トランジスタは、僅かに異なる特性を有する可能性があり、したがって結果の精度に影響を及ぼす虞があるオフセット電圧(オフセットとも記す)に寄与する可能性がある。
【0063】
5)オフセット補償
相応に、種々の実施例において、評価回路202cは、オフセット補償を実施するように構成することができる。
【0064】
図7Aおよび図7Bには、種々の実施例によるメモリセル204の状態値を評価するための評価回路202cが示されており、この評価回路202cは、オフセット補償を実施するように構成されている。このことは、図7Aにおける評価回路が、第1の期間Tにおける状態(202c Tと表されている)および第2の期間Tにおける状態(202c Tと表されている)で示されていることによって説明される。
【0065】
種々の実施例において、メモリセルの状態値を求めるために、上記において説明したように差分形成を行うように構成されているコンパレータ660、662、664および666がオフセットを補償することができる。
【0066】
このために、図7Aに図示されているように、T中は、補償値を識別して記憶することができ、それらの補償値を、T中に使用することができる。記憶のために、評価回路202cは、第3のメモリ素子772、例えばコンデンサを有することができる。
【0067】
例えば図3Aから見て取れるように、T中は、第1のコンパレータ660のための比較すべき入力値U1B、U0Aを提供する出力端を短絡させることができる。つまり、スイッチ214が位置Tにある場合、U1BはU0Aに等しい。相応に、T中は、第2のコンパレータ662のための比較すべき入力値U0B、U1Aを提供する出力端を短絡させることができる。つまり、スイッチ214が位置Tにある場合、U0BはU1Aに等しい。換言すれば、第1の期間T中に、第1の抵抗変化型メモリセル素子204に印加されるか、またはそれに由来する電圧U0Aを、第3のトランジスタ660T1の制御端子660T1Sにも、第4のトランジスタ660T2の制御端子660T2Sにも供給することができ、また第2の抵抗変化型メモリセル素子212に印加されるか、またはそれに由来する電圧U1Aを、第5のトランジスタ662T1の制御端子662T1Sにも、第6のトランジスタ662T2の制御端子662T2Sにも供給することができ、第3のトランジスタ660T1および第4のトランジスタ660T2は、第1のコンパレータ660の一部であり、また第5のトランジスタ662T1および第6のトランジスタ662T2は、第2のコンパレータ662の一部である。
【0068】
オフセットが存在しない場合には、電圧UおよびUは、相応に表される位置において等しくなるべきである。何故ならば、Uが印加される線路は、第1のコンパレータ660の被制御端子660T1Gおよび第2のコンパレータ662の被制御端子662T1Gに接続され、またUが印加される線路は、第1のコンパレータ660の被制御端子660T2Gおよび第2のコンパレータ662の被制御端子662T2Gに接続されるからである。
【0069】
しかしながらオフセットが存在する場合には、このオフセットは、UとUとの差として現れる。換言すれば、第1の期間において、第1のコンパレータ660の比較結果は、オフセット電圧を除けば、第2のコンパレータ662の比較結果と等しいと考えられる。
【0070】
中に、オフセット、例えばUとUとの電圧差が記憶され、またT中に、増幅すべき中間結果に、UおよびUを相互に等化させることに適している、オフセットに依存する付加的な電流が寄与し、それによって、第3のメモリ素子772によって提供される、記憶されているオフセット電圧を使用して、抵抗変化型メモリセル204の状態値が求められる第2の期間Tにおいて、オフセット電圧が部分的に補償されるように、制御回路332を構成することができる。
【0071】
換言すれば、オフセット電圧は、第1の期間T中に、第3のトランジスタ660T1の被制御端子660T1Gおよび第5のトランジスタ662T1の被制御端子662T1Gの組合せと、第4のトランジスタ660T2の被制御端子660T2Gおよび第6のトランジスタ662T2の被制御端子662T2Gの組合せ、との電圧差を形成することができる。このために、評価回路202cは、相応に構成された第1のオフセット補償回路770を有することができる。
【0072】
図8には、種々の実施例によるメモリセルの状態値を評価するための評価回路202cがやはり示されており、図8に図示されているように、オフセット補償を、すべての増幅器に対して行うことができる。つまり、第1のコンパレータ660、第2のコンパレータ662および第3のコンパレータ664におけるオフセット補償回路770を用いたオフセットの補償の他に、第4のコンパレータ666についても、例えば別のオフセット補償回路880を用いてオフセット補償を行うことができる。
【0073】
6)クロストーク最小化
入力ノードにおいて、例えば第4のコンパレータ(増幅器)666への入力端において、提供される信号が大きく変動する場合、これは出力値に影響を及ぼす可能性がある。
【0074】
種々の実施例においては、変動制限によって、影響を受けやすい入力ノードへの影響を低減することができる。
【0075】
図9および図10の各図には、それぞれが変動制限回路990を有している、種々の実施例によるメモリセル204の状態値を評価するための評価回路202cが示されている。
【0076】
例示的な変動制限回路990は、第9のトランジスタ994および第10のトランジスタ992を有することができる。変動制限回路990内でのトランジスタの位置に応じて、トランジスタ992、994を選択することができる。例えば、第9のトランジスタ994は、nチャネルトランジスタであってよく、また第10のトランジスタ992は、pチャネルトランジスタであってよい。
【0077】
変動制限回路990は、中間結果(第3のコンパレータ664から第4のコンパレータ666に供給される比較結果)を、第4のコンパレータ666の回路電圧前後の所定の電圧範囲に制限するように構成することができる。ただし、アース電圧および給電電圧(例えば、VDD)は所定の電圧範囲の一部ではない。
【0078】
例えば、Uが第4のコンパレータ666の回路電圧を下回ると、第9のトランジスタ(例えば、nチャネルトランジスタ)がアクティブになり、それに応じてUがさらに降下することが阻止されるように、変動制限回路990を構成することができる。
【0079】
同一のことが、逆方向において、第10のトランジスタについても該当する。つまり、Uが第4のコンパレータ666の回路電圧を上回ると、第10のトランジスタ(例えば、pチャネルトランジスタ)がアクティブになり、それに応じてUがさらに上昇することが阻止されるように、変動制限回路990をさらに構成することができる。
【0080】
図10には、変動制限回路990が補完された、図8の評価回路が示されている。
【0081】
7)電圧供給の影響の低減
外部の電圧供給部は変動に晒される可能性がある。したがって、読み出し回路202bも評価回路202cも有している、種々の実施例によるメモリセルの状態値を求めるための読み出し増幅器回路202を示す図11に図示されているように、読み出し増幅器回路202を、すべての内部レベルがアース電圧GNDを基準にし、バイアス電流/バイアス電圧のみが(外部の)電圧供給部から提供されるように構成することができる。
【0082】
8)障害の影響の抑制
図11から同様に見て取れるように、読み出し増幅器回路202はさらに外部の基準に依存していない。この外部の基準に依存する場合、そのような外部の基準は、不正確性および干渉/相互作用によってノイズに寄与する虞がある。
【0083】
バイアス電流I1bias、I2biasの補償調整は、種々の実施例において必要ない。
【0084】
図12には、種々の実施例によるメモリセルの状態値を求めるための読み出し増幅器回路がブロック図で示されており、この読み出し増幅器回路においては、上記において説明した8個の態様が一緒に実現される。
【0085】
図13には、種々の実施例によるメモリセルの状態値を求めるための方法のフローチャート1300が示されている。
【0086】
この方法は、以下のステップを有することができる。(ステップ1310において)第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、抵抗変化型メモリセルの一部であるか、またはメモリセル外部の基準メモリセル素子である第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、を第1の期間において求めて、一時的に記憶し、(ステップ1320において)続けて、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、を第2の期間において求め、また(ステップ1330において)、一時的に記憶された電圧、またはその電圧から導出された値と、その後に提供された電圧、またはその電圧から導出された値と、を使用して、抵抗変化型メモリセルの状態値を求める。
【0087】
以下では、複数の実施例を説明する。
【0088】
実施例1は、第1の抵抗変化型メモリセル素子を有している抵抗変化型メモリセルの状態値を、抵抗変化型メモリセルの一部であるか、またはメモリセル外部の基準メモリセル素子である第2の抵抗変化型メモリセル素子を用いて求めるための読み出し増幅器回路を提供する。読み出し増幅器回路は、スイッチ構造と、第1のメモリ素子と、第2のメモリ素子と、制御回路と、評価回路と、を有することができ、制御回路は、第1の期間において、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が第1のメモリ素子に供給され、第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が第2のメモリ素子に供給され、かつ第2の期間において、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が提供され、第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が提供されるようにスイッチ構造を制御するように構成されており、また評価回路は、第1の期間においてメモリ素子に供給された電圧、またはその電圧から導出された値と、第2の期間において提供された電圧、またはその電圧から導出された値と、を使用して、抵抗変化型メモリセルの状態値を求めるように構成されている。
【0089】
実施例2は、実施例1による読み出し増幅器回路であり、第1のメモリセル素子および第2のメモリセル素子が、相互に相補的な状態値を有している。
【0090】
実施例3は、実施例1または2による読み出し増幅器回路であり、第1の期間において、読み出し増幅器回路の第1の部分が、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第1のメモリ素子に供給するように構成されており、かつ読み出し増幅器回路の、第1の部分とは異なる第2の部分が、第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第2のメモリ素子に供給するように構成されており、第2の期間において、第2の部分の所定の区間が、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を提供するように構成されており、かつ第1の部分の所定の区間が、第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を提供するように構成されている。
【0091】
実施例4は、実施例1から3までのいずれか1つによる読み出し増幅器回路であり、読み出し増幅器回路の第1の部分が、第1のトランジスタを有しており、第1の期間において、第1のトランジスタの制御端子が、第1のトランジスタの被制御端子に導電的に接続されており、第2の期間において、第1のトランジスタの制御端子が、第1のトランジスタの被制御端子から切り離されている。
【0092】
実施例5は、実施例1から4までのいずれか1つによる読み出し増幅器回路であり、読み出し増幅器回路の第2の部分が、第2のトランジスタを有しており、第1の期間において、第2のトランジスタの制御端子が、第2のトランジスタの被制御端子に導電的に接続されており、第2の期間において、第2のトランジスタの制御端子が、第2のトランジスタの被制御端子から切り離されている。
【0093】
実施例6は、実施例4または5による読み出し増幅器回路であり、第1の期間において、第1のトランジスタおよび/または第2のトランジスタが飽和領域において動作するように、第1のトランジスタおよび/または第2のトランジスタは構成されている。
【0094】
実施例7は、実施例1から6までのいずれか1つによる読み出し増幅器回路であり、評価回路が、第1のコンパレータと、第2のコンパレータと、を有しており、第1のコンパレータは、第2の期間において、第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第1の期間において第1のメモリ素子に供給された電圧と比較するように構成されており、また第2のコンパレータは、第2の期間において、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第1の期間において第2のメモリ素子に供給された電圧と比較するように構成されている。
【0095】
実施例8は、実施例7による読み出し増幅器回路であり、第1のコンパレータおよび第2のコンパレータが、相互に並列に接続されている。
【0096】
実施例9は、実施例7または8による読み出し増幅器回路であり、評価回路が、第2の期間において、第1のコンパレータの比較結果を第2のコンパレータの比較結果と比較するように構成されている第3のコンパレータをさらに有している。
【0097】
実施例10は、実施例1から9までのいずれか1つによる読み出し増幅器回路であり、第1のコンパレータのトランジスタおよび第2のコンパレータのトランジスタが、pチャネル電界効果トランジスタであり、かつ第3のコンパレータのトランジスタが、nチャネル電界効果トランジスタであるか、または第1のコンパレータのトランジスタおよび第2のコンパレータのトランジスタが、nチャネル電界効果トランジスタであり、かつ第3のコンパレータのトランジスタが、pチャネル電界効果トランジスタである。
【0098】
実施例11は、実施例1から10のいずれか1つによる読み出し増幅器回路であり、第1のメモリ素子および/または第2のメモリ素子が、コンデンサを有しているか、またはコンデンサから成る。
【0099】
実施例12は、実施例6から11までのいずれか1つによる読み出し増幅器回路であり、第1の期間において、第1のコンパレータの比較結果が、オフセット電圧を除けば、第2のコンパレータの比較結果と等しくなるように、評価回路は構成されている。
【0100】
実施例13は、実施例12による読み出し増幅器回路であり、評価回路が、第3のメモリ素子を備えた補償回路をさらに有しており、この補償回路は、第1の期間において、オフセット電圧を第3のメモリ素子に記憶するように構成されている。
【0101】
実施例14は、実施例13による読み出し増幅器回路であり、評価回路が、さらに、第3のメモリ素子から提供される、記憶されているオフセット電圧を使用して、第2の期間において、オフセット電圧を部分的に補償するように構成されている。
【0102】
実施例15は、実施例13または14による読み出し増幅器回路であり、第3のメモリ素子が、コンデンサを有しているか、またはコンデンサから成る。
【0103】
実施例16は、実施例6から15までのいずれか1つによる読み出し増幅器回路であり、第1の期間中に、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が、第3のトランジスタの制御端子にも、第4のトランジスタの制御端子にも供給され、かつ第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が、第5のトランジスタの制御端子にも、第6のトランジスタの制御端子にも供給され、第3のトランジスタおよび第4のトランジスタが、第1のコンパレータ一部であり、第5のトランジスタおよび第6のトランジスタが、第2のコンパレータ一部である。
【0104】
実施例17は、実施例16による読み出し増幅器回路であり、第2の期間中に、第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が、第3のトランジスタの制御端子に供給され、第1のメモリセル素子から第1のメモリ素子に供給される電圧が、第4のトランジスタの制御端子に供給され、第2のメモリセル素子から第2のメモリ素子に供給される電圧が、第5のトランジスタの制御端子に供給され、かつ第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧が、第6のトランジスタの制御端子に供給される。
【0105】
実施例18は、実施例15から17までのいずれか1つによる読み出し増幅器回路であり、第1の期間中のオフセット電圧は、第1のコンパレータおよび第2のコンパレータおよび第3のコンパレータから成る一連のコンパレータの終端部における、各構成部材の差異に起因する電圧差を表す。
【0106】
実施例19は、実施例8から18までのいずれか1つによる読み出し増幅器回路であり、第3のコンパレータが、並列接続されているコンパレータに直列に接続されている。
【0107】
実施例20は、実施例19による読み出し増幅器回路であり、評価回路が、第3のコンパレータおよび並列接続されているコンパレータに直列に接続されている第4のコンパレータをさらに有している。
【0108】
実施例21は、実施例20による読み出し増幅器回路であり、評価回路が、第3のコンパレータから第4のコンパレータに供給された比較結果を、第4のコンパレータの回路電圧前後の所定の電圧範囲に制限するように構成されている電圧制限器をさらに有しており、アース電圧および給電電圧は、所定の電圧範囲の一部ではない。
【0109】
実施例22は、メモリ装置を提供する。メモリ装置は、実施例1から21までのいずれか1つによる読み出し増幅器回路を有することができる。
【0110】
実施例23は、実施例22によるメモリ装置であり、読み出し増幅器回路が、抵抗変化型メモリセルの状態値を求め、かつ別の第1のメモリセル素子を備えた少なくとも1つの別のメモリセルの状態値を求めるように構成されており、制御回路が、さらに、スイッチ構造を制御することによって、メモリセルおよび少なくとも1つの別のメモリセルを含む複数のメモリセルから選択された丁度1つのメモリセルに対して第1の期間および第2の期間が実現されるように構成されている。
【0111】
実施例24は、実施例22または23によるメモリ装置であり、メモリセルが、ダイナミック・ランダム・アクセス・メモリ(DRAM)メモリセルまたは磁気抵抗メモリ(MRAM)メモリセルである。
【0112】
実施例25は、第1の抵抗変化型メモリセル素子を有している抵抗変化型メモリセルの状態値を求めるための方法を提供する。ここで、この方法は以下のステップを有することができる。第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、抵抗変化型メモリセルの一部であるか、またはメモリセル外部の基準メモリセル素子である第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、を第1の期間において求めて、一時的に記憶するステップ、続けて、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、を第2の期間において求めるステップ、一時的に記憶された電圧またはその電圧から導出された値と、その後に提供された電圧またはその電圧から導出された値と、を使用して、抵抗変化型メモリセルの状態値を求めるステップ。
【0113】
実施例26は、実施例25による方法であり、第1のメモリセル素子および第2のメモリセル素子が、それぞれ相互に相補的な状態値を有するように、第1のメモリセル素子および第2のメモリセル素子は構成されている。
【0114】
実施例27は、実施例25または26による方法であり、抵抗変化型メモリセルが、読み出し増幅器回路に接続されており、方法が、さらに、以下のステップを有している。第1の期間と第2の期間との間に読み出し増幅器回路を第1の状態から第2の状態に切り換えるステップ、ただし、第1の期間において、読み出し増幅器回路の第1の部分は、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第1のメモリ素子に供給するように構成されており、かつ読み出し増幅器回路の、第1の部分とは異なる第2の部分は、第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第2のメモリ素子に供給するように構成されており、第2の期間において、第2の部分の所定の区間は、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を提供するように構成されており、かつ第1の部分の所定の区間は、第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を提供するように構成されている。
【0115】
実施例28は、実施例25から27までのいずれか1つによる方法であり、読み出し増幅器回路の第1の部分が、第1のトランジスタを有しており、方法が、さらに、以下のステップを有している。第1の期間において、第1のトランジスタの制御端子を、第1のトランジスタの被制御端子に導電的に接続するステップ、第2の期間において、第1のトランジスタの制御端子を、第1のトランジスタの被制御端子から切り離すステップ。
【0116】
実施例29は、実施例28による方法であり、さらに以下のステップを有している。第1の期間において、第1のトランジスタを飽和領域において動作させるステップ。
【0117】
実施例30は、実施例25から29までのいずれか1つによる方法であり、さらに、第2の期間において以下のステップを有している。第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、第1の期間において第1のメモリ素子に供給された電圧と、の1回目の比較を実施するステップ、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧と、第1の期間において第2のメモリ素子に供給された電圧と、の2回目の比較を実施するステップ。
【0118】
実施例31は、実施例30による方法であり、1回目の比較および2回目の比較を同時に実施する。
【0119】
実施例32は、実施例30または31による方法であり、さらに、第2の期間において以下のステップを有している。1回目の比較の比較結果と2回目の比較の比較結果との3回目の比較を実施するステップ。
【0120】
実施例33は、実施例30から32までのいずれか1つによる方法であり、読み出し増幅器回路が、第1のコンパレータおよび第2のコンパレータを有しており、1回目の比較を、第1のコンパレータによって実施し、2回目の比較を、第2のコンパレータによって実施し、方法が、さらに、第1の期間において以下のステップを有している。第1のコンパレータおよび第2のコンパレータのオフセット電圧を求めて記憶するステップ。
【0121】
実施例34は、実施例33による方法であり、評価回路が、補償回路をさらに有しており、方法が、さらに、以下のステップを有している。第2の期間において、記憶されているオフセット電圧を部分的に補償するステップ。
【0122】
実施例35は、実施例33または34による方法であり、第1のコンパレータが、第3のトランジスタおよび第4のトランジスタを有しており、第2のコンパレータが、第5のトランジスタおよび第6のトランジスタを有しており、方法が、さらに、第1の期間中に以下のステップを有している。第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第3のトランジスタの制御端子にも、第4のトランジスタの制御端子にも供給するステップ、第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第5のトランジスタの制御端子にも、第6のトランジスタの制御端子にも供給するステップ。
【0123】
実施例36は、実施例35による方法であり、さらに、第2の期間中に以下のステップを有している。第2の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第3のトランジスタの制御端子に供給するステップ、第1のメモリセル素子から第1のメモリ素子に供給される電圧を、第4のトランジスタの制御端子に供給するステップ、第2のメモリセル素子から第2のメモリ素子に供給される電圧を、第5のトランジスタの制御端子に供給するステップ、第1の抵抗変化型メモリセル素子に印加される電圧、またはその電圧に由来する電圧を、第6のトランジスタの制御端子に供給するステップ。
【0124】
実施例37は、実施例35から38までのいずれか1つによる方法であり、第1の期間中のオフセット電圧は、第1のコンパレータおよび第2のコンパレータおよび第3のコンパレータから成る一連のコンパレータの終端部における、各構成部材の差異に起因する電圧差を表す。
【0125】
実施例38は、実施例32から37までのいずれか1つによる方法であり、さらに、以下のステップを有している。3回目の比較の結果を増幅するステップ。
【0126】
実施例39は、実施例32、および実施例33から38までのいずれか1つによる方法であり、読み出し増幅器回路が、第3のコンパレータを有しており、第3のコンパレータが、相互に並列に接続されている第1のコンパレータおよび第2のコンパレータに直列に接続されており、3回目の比較を、第3のコンパレータによって実施する。
【0127】
実施例40は、実施例38または39による方法であり、読み出し増幅器回路が、第3のコンパレータおよび並列接続されているコンパレータに直列に接続されている第4のコンパレータをさらに有しており、3回目の比較の結果の増幅を、第4のコンパレータによって実施する。
【0128】
実施例41は、実施例38から40までのいずれか1つによる方法であり、さらに、以下のステップを有している。3回目の比較の結果の増幅前かつ/または増幅中に、第3のコンパレータから第4のコンパレータに供給される比較結果を、第4のコンパレータの回路電圧前後の所定の電圧範囲に制限するステップ、ただし、アース電圧および給電電圧は、所定の電圧範囲の一部ではない。
【0129】
実施例42は、メモリ装置を動作させるための方法を提供する。この方法は、実施例25から41までのいずれか1つによる抵抗変化型メモリセルの状態値を求めるための方法を有することができる。
【0130】
実施例43は、実施例42による方法であり、読み出し増幅器回路が、抵抗変化型メモリセルの状態値を求め、かつ第1のメモリセル素子を備えた少なくとも1つの別のメモリセルの状態値を求めるように構成されており、方法が、さらに、以下のステップを有している。メモリセルおよび少なくとも1つの別のメモリセルを含む複数のメモリセルから選択された丁度1つのメモリセルに対して第1の期間および第2の期間が実現されるように切り換えを実施するステップ。
【0131】
実施例44は、実施例42または43による方法であり、メモリセルが、ダイナミック・ランダム・アクセス・メモリ(DRAM)メモリセルまたは磁気抵抗メモリ(MRAM)メモリセルである。
【0132】
実施例の多くを、装置と関連させて説明し、また実施例の多くを、方法と関連させて説明した。方法のさらに有利な構成は、装置の説明より明らかになり、また装置のさらに有利な構成は、方法の説明より明らかになる。
【図1A】
【図1B】
【図1C】
【図1D】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【外国語明細書】