公開特許公報

【発明を実施するための形態】

【0016】

実施形態の詳細を、図面を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の符号を付し、重複する説明は繰り返さない。

【0017】

（第１実施形態に係る半導体装置の構成）
以下に、第１実施形態に係る半導体装置の構成を説明する。

【0018】

図１に示されるように、第１実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、例えば単結晶のシリコン（Ｓｉ）により形成されている。半導体基板ＳＵＢは、第１面ＦＳと、第２面ＳＳ（図５〜１１参照）とを有している。第２面ＳＳは、第１面ＦＳの反対面である。第１面ＦＳ及び第２面ＳＳは、半導体基板ＳＵＢの主面（半導体基板ＳＵＢを構成する他の面よりも相対的に面積が大きい面）を構成している。

【0019】

第１面ＦＳには、メモリ回路ブロックＭＥＭと、第１回路ブロックＣＩＲ１とが設けられている。第１面ＦＳには、第２回路ブロックＣＩＲ２と、第３回路ブロックＣＩＲ３とがさらに設けられていてもよい。第１回路ブロックＣＩＲ１は、例えばロジック回路により構成されている。第２回路ブロックＣＩＲ２は、例えばアナログ回路により構成されている。第３回路ブロックＣＩＲ３は、例えば入出力回路である。なお、第１回路ブロックＣＩＲ１は、アナログ回路により構成されていてもよく、入出力回路により構成されていてもよい。

【0020】

メモリ回路ブロックＭＥＭにおけるトランジスタ密度は、第１回路ブロックＣＩＲ１におけるトランジスタ密度よりも大きい。なお、トランジスタ密度とは、単位面積当たりのトランジスタの数である。

【0021】

図２に示されるように、メモリ回路ブロックＭＥＭは、メモリセルアレイＭＣＡと、ビット線ＢＬ１及びビット線ＢＬ２と、センスアンプ回路ＳＡＣとを有している。メモリ回路ブロックＭＥＭと第１回路ブロックＣＩＲ１とは、ビット線ＢＬ１及びビット線ＢＬ２の延在方向において、隣り合って配置されている。なお、以下においては、ビット線ＢＬ１及びビット線ＢＬ２の延在方向を、第１方向ＤＲ１という。

【0022】

メモリセルアレイＭＣＡとセンスアンプ回路ＳＡＣとは、ビット線ＢＬ１及びビット線ＢＬ２により接続されている。センスアンプ回路ＳＡＣの中には、第１方向ＤＲ１において第１回路ブロックＣＩＲ１に隣接して配置されているものがある。

【0023】

メモリセルアレイＭＣＡは、行列状に配列された複数のメモリセルＭＣ（図３参照）により構成されている。メモリセルアレイＭＣＡは、例えばＤＲＡＭ（Dynamic Random Access Memory）セルである。なお、メモリセルアレイＭＣＡは、ＳＲＡＭ（Static Random Access Memory）セルであってもよい。メモリセルアレイＭＣＡとセンスアンプ回路ＳＡＣとは、ビット線ＢＬ１及びビット線ＢＬ２を介して、互いに接続されている。なお、以下においては、メモリセルアレイＭＣＡがＤＲＡＭセルである場合を例として説明する。

【0024】

図３に示されるように、センスアンプ回路ＳＡＣは、カラムセレクト部ＣＳＰと、センスアンプ部ＳＡＰと、イコライザ部ＩＣＰとを有している。

【0025】

カラムセレクト部ＣＳＰは、トランジスタＴｒ１と、トランジスタＴｒ２とにより構成されている。トランジスタＴｒ１及びトランジスタＴｒ２は、例えばｎチャネルのトランジスタである。

【0026】

トランジスタＴｒ１及びトランジスタＴｒ２のゲートは、列選択線ＹＳＷに接続されている。トランジスタＴｒ１のソースはビット線ＢＬ１に接続されており、トランジスタＴｒ１のドレインはデータ線ＤＬ１に接続されている。トランジスタＴｒ２のソースはビット線ＢＬ２に接続されており、トランジスタＴｒ２のドレインはデータ線ＤＬ２に接続されている。

【0027】

センスアンプ部ＳＡＰは、トランジスタＴｒ３と、トランジスタＴｒ４と、トランジスタＴｒ５と、トランジスタＴｒ６とにより構成されている。トランジスタＴｒ３及びトランジスタＴｒ４は、例えばｎチャネルのトランジスタである。トランジスタＴｒ５及びトランジスタＴｒ６は、例えばｐチャネルのトランジスタである。

【0028】

トランジスタＴｒ３及びトランジスタＴｒ５のゲートは、互いに接続され、かつ、ビット線ＢＬ２に接続されている。トランジスタＴｒ４及びトランジスタＴｒ６のゲートは、互いに接続され、かつ、ビット線ＢＬ１に接続されている。

【0029】

トランジスタＴｒ３及びトランジスタＴｒ５のソースは、ビット線ＢＬ１に接続されている。トランジスタＴｒ４及びトランジスタＴｒ６のソースは、ビット線ＢＬ２に接続されている。トランジスタＴｒ３のドレイン及びトランジスタＴｒ４のドレインは、互いに接続され、かつ、センスアンプ駆動線ＳＡＤ１に接続されている。トランジスタＴｒ５のドレイン及びトランジスタＴｒ６のドレインは、互いに接続され、かつ、センスアンプ駆動線ＳＡＤ２に接続されている。

【0030】

イコライザ部ＩＣＰは、トランジスタＴｒ７と、トランジスタＴｒ８と、トランジスタＴｒ９とにより構成されている。トランジスタＴｒ７、トランジスタＴｒ８及びトランジスタＴｒ９は、例えばｎチャネルのトランジスタである。

【0031】

トランジスタＴｒ７、トランジスタＴｒ８及びトランジスタＴｒ９のゲートは、互いに接続され、かつ、イコライザ駆動線ＰＤＬに接続されている。トランジスタＴｒ７及びトランジスタＴｒ８のドレインは、電源線ＰＬに接続されている。電源線ＰＬには、プリチャージ電位が印加されている。プリチャージ電位は、例えば１／２×Ｖｄｄである。

【0032】

トランジスタＴｒ７のソース及びトランジスタＴｒ９のドレインは、互いに接続され、かつ、ビット線ＢＬ１に接続されている。トランジスタＴｒ８のソース及びトランジスタＴｒ９のソースは、互いに接続され、かつ、ビット線ＢＬ２に接続されている。

【0033】

メモリセルＭＣは、トランジスタＴｒ１０と、キャパシタＣとにより構成されている。トランジスタＴｒ１０のゲートは、行選択線ＷＬに接続されている。トランジスタＴｒ１０のソースは、ビット線ＢＬ１に接続されている。トランジスタＴｒ１０のドレインは、キャパシタＣに接続されている。

【0034】

センスアンプ回路ＳＡＣの動作は以下のとおりである。すなわち、センスアンプ回路ＳＡＣの動作においては、第１に、イコライザ駆動線ＰＤＬがハイ状態とされる。これにより、ビット線ＢＬ１及びビット線ＢＬ２がプリチャージ電位にプリチャージされる。より具体的には、イコライザ駆動線ＰＤＬがハイ状態とされることにより、トランジスタＴｒ７、トランジスタＴｒ８及びトランジスタＴｒ９がオン状態となり、プリチャージ電位がビット線ＢＬ１及びビット線ＢＬ２に供給される。

【0035】

第２に、行選択線ＷＬがハイ状態とされる。これにより、トランジスタＴｒ１０がオン状態となり、キャパシタＣに蓄積された電荷による電位が、プリチャージ電位に重畳された形で、ビット線ＢＬ１に現れる。第３に、センスアンプ駆動線ＳＡＤ１及びセンスアンプ駆動線ＳＡＤ２がハイ状態とされる。これにより、センスアンプ部ＳＡＰは、ビット線ＢＬ２の電位（すなわち、プリチャージ電位）との間で、ビット線ＢＬ１の電位の差動増幅を行う。

【0036】

第４に、列選択線ＹＳＷがハイ状態とされる。これにより、トランジスタＴｒ１及びトランジスタＴｒ２がオン状態とされ、ビット線ＢＬ１及びビット線ＢＬ２の電位が、データ線ＤＬ１及びデータ線ＤＬ２に読み出される。

【0037】

図４に示されるように、第１方向ＤＲ１において第１回路ブロックＣＩＲ１に隣り合って配置されているセンスアンプ回路ＳＡＣでは、カラムセレクト部ＣＳＰを構成するトランジスタは、第１方向ＤＲ１において、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタの少なくとも一方よりも、第１回路ブロックＣＩＲ１から離れた位置にある。

【0038】

第１方向ＤＲ１において第１回路ブロックＣＩＲ１に隣り合って配置されているセンスアンプ回路ＳＡＣでは、カラムセレクト部ＣＳＰを構成するトランジスタは、イコライザ部ＩＣＰを構成するトランジスタよりも、第１方向ＤＲ１において第１回路ブロックＣＩＲ１から離れた位置にあることが好ましい。センスアンプ部ＳＡＰを構成するトランジスタは、カラムセレクト部ＣＳＰを構成するトランジスタよりも、第１方向ＤＲ１において第１回路ブロックＣＩＲ１から離れた位置にあることが好ましい。

【0039】

図５に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ１ａと、不純物拡散領域ＤＩＦ１ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ１が形成されている。ウェル領域ＷＲ１は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ１ａと不純物拡散領域ＤＩＦ１ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ１ａ及び不純物拡散領域ＤＩＦ１ｂの導電型は、例えばｎ型である。ウェル領域ＷＲ１の導電型は、ｐ型である。

【0040】

不純物拡散領域ＤＩＦ１ａと不純物拡散領域ＤＩＦ１ｂとにより挟み込まれているウェル領域ＷＲ１の上には、ゲート絶縁膜ＧＯ１が配置されている。ゲート絶縁膜ＧＯ１の上には、ゲート電極ＧＥ１が配置されている。不純物拡散領域ＤＩＦ１ａ、不純物拡散領域ＤＩＦ１ｂ、ウェル領域ＷＲ１、ゲート絶縁膜ＧＯ１及びゲート電極ＧＥ１は、トランジスタＴｒ１を構成している。

【0041】

図６に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ２ａと、不純物拡散領域ＤＩＦ２ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ２が形成されている。ウェル領域ＷＲ２は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ２ａと不純物拡散領域ＤＩＦ２ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ２ａ及び不純物拡散領域ＤＩＦ２ｂの導電型は、例えばｎ型である。ウェル領域ＷＲ２の導電型は、ｐ型である。

【0042】

不純物拡散領域ＤＩＦ２ａと不純物拡散領域ＤＩＦ２ｂとにより挟み込まれているウェル領域ＷＲ２の上には、ゲート絶縁膜ＧＯ２が配置されている。ゲート絶縁膜ＧＯ２の上には、ゲート電極ＧＥ２が配置されている。不純物拡散領域ＤＩＦ２ａ、不純物拡散領域ＤＩＦ２ｂ、ウェル領域ＷＲ２、ゲート絶縁膜ＧＯ２及びゲート電極ＧＥ２は、トランジスタＴｒ２を構成している。

【0043】

図７に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ３ａと、不純物拡散領域ＤＩＦ３ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ３が形成されている。ウェル領域ＷＲ３は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ３ａと不純物拡散領域ＤＩＦ３ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ３ａ及び不純物拡散領域ＤＩＦ３ｂの導電型は、例えばｎ型である。ウェル領域ＷＲ３の導電型は、ｐ型である。

【0044】

不純物拡散領域ＤＩＦ３ａと不純物拡散領域ＤＩＦ３ｂとにより挟み込まれているウェル領域ＷＲ３の上には、ゲート絶縁膜ＧＯ３が配置されている。ゲート絶縁膜ＧＯ３の上には、ゲート電極ＧＥ３が配置されている。不純物拡散領域ＤＩＦ３ａ、不純物拡散領域ＤＩＦ３ｂ、ウェル領域ＷＲ３、ゲート絶縁膜ＧＯ３及びゲート電極ＧＥ３は、トランジスタＴｒ３を構成している。

【0045】

また、第１面ＦＳには、不純物拡散領域ＤＩＦ４ａと、ウェル領域ＷＲ４とが形成されている。ウェル領域ＷＲ４は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ３ｂと不純物拡散領域ＤＩＦ４ａとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ４ａの導電型は、例えばｎ型である。ウェル領域ＷＲ４の導電型は、ｐ型である。

【0046】

不純物拡散領域ＤＩＦ３ｂと不純物拡散領域ＤＩＦ４ａとにより挟み込まれているウェル領域ＷＲ４の上には、ゲート絶縁膜ＧＯ４が配置されている。ゲート絶縁膜ＧＯ４の上には、ゲート電極ＧＥ４が配置されている。不純物拡散領域ＤＩＦ３ｂ、不純物拡散領域ＤＩＦ４ａ、ウェル領域ＷＲ４、ゲート絶縁膜ＧＯ４及びゲート電極ＧＥ４は、トランジスタＴｒ４を構成している。

【0047】

図８に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ５ａと、不純物拡散領域ＤＩＦ５ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ５が形成されている。ウェル領域ＷＲ５は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ５ａと不純物拡散領域ＤＩＦ５ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ５ａ及び不純物拡散領域ＤＩＦ５ｂの導電型は、例えばｐ型である。ウェル領域ＷＲ５の導電型は、ｎ型である。

【0048】

不純物拡散領域ＤＩＦ５ａと不純物拡散領域ＤＩＦ５ｂとにより挟み込まれているウェル領域ＷＲ５の上には、ゲート絶縁膜ＧＯ５が配置されている。ゲート絶縁膜ＧＯ５の上には、ゲート電極ＧＥ５が配置されている。不純物拡散領域ＤＩＦ５ａ、不純物拡散領域ＤＩＦ５ｂ、ウェル領域ＷＲ５、ゲート絶縁膜ＧＯ５及びゲート電極ＧＥ５は、トランジスタＴｒ５を構成している。

【0049】

また、第１面ＦＳには、不純物拡散領域ＤＩＦ６ａと、ウェル領域ＷＲ６とが形成されている。ウェル領域ＷＲ６は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ５ｂと不純物拡散領域ＤＩＦ６ａとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ６ａの導電型は、例えばｐ型である。ウェル領域ＷＲ６の導電型は、ｎ型である。

【0050】

不純物拡散領域ＤＩＦ５ｂと不純物拡散領域ＤＩＦ６ａとにより挟み込まれているウェル領域ＷＲ６の上には、ゲート絶縁膜ＧＯ６が配置されている。ゲート絶縁膜ＧＯ６の上には、ゲート電極ＧＥ６が配置されている。不純物拡散領域ＤＩＦ５ｂ、不純物拡散領域ＤＩＦ６ａ、ウェル領域ＷＲ６、ゲート絶縁膜ＧＯ６及びゲート電極ＧＥ６は、トランジスタＴｒ６を構成している。

【0051】

図９に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ７ａと、不純物拡散領域ＤＩＦ７ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ７が形成されている。ウェル領域ＷＲ７は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ７ａと不純物拡散領域ＤＩＦ７ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ７ａ及び不純物拡散領域ＤＩＦ７ｂの導電型は、例えばｎ型である。ウェル領域ＷＲ７の導電型は、ｐ型である。

【0052】

不純物拡散領域ＤＩＦ７ａと不純物拡散領域ＤＩＦ７ｂとにより挟み込まれているウェル領域ＷＲ７の上には、ゲート絶縁膜ＧＯ７が配置されている。ゲート絶縁膜ＧＯ７の上には、ゲート電極ＧＥ７が配置されている。不純物拡散領域ＤＩＦ７ａ、不純物拡散領域ＤＩＦ７ｂ、ウェル領域ＷＲ７、ゲート絶縁膜ＧＯ７及びゲート電極ＧＥ７は、トランジスタＴｒ７を構成している。

【0053】

図１０に示されるように、第１面ＦＳには、不純物拡散領域ＤＩＦ８ａと、不純物拡散領域ＤＩＦ８ｂとが形成されている。また、第１面ＦＳには、ウェル領域ＷＲ８が形成されている。ウェル領域ＷＲ８は、第１面ＦＳにおいて、不純物拡散領域ＤＩＦ８ａと不純物拡散領域ＤＩＦ８ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ８ａ及び不純物拡散領域ＤＩＦ８ｂの導電型は、例えばｎ型である。ウェル領域ＷＲ８の導電型は、ｐ型である。

【0054】

不純物拡散領域ＤＩＦ８ａと不純物拡散領域ＤＩＦ８ｂとにより挟み込まれているウェル領域ＷＲ８の上には、ゲート絶縁膜ＧＯ８が配置されている。ゲート絶縁膜ＧＯ８の上には、ゲート電極ＧＥ８が配置されている。不純物拡散領域ＤＩＦ８ａ、不純物拡散領域ＤＩＦ８ｂ、ウェル領域ＷＲ８、ゲート絶縁膜ＧＯ８及びゲート電極ＧＥ８は、トランジスタＴｒ８を構成している。

【0055】

図１１に示されるように、第１面ＦＳには、ウェル領域ＷＲ９が形成されている。ウェル領域ＷＲ９は、不純物拡散領域ＤＩＦ７ｂと不純物拡散領域ＤＩＦ８ｂとにより挟み込まれている部分を有している。不純物拡散領域ＤＩＦ７ｂと不純物拡散領域ＤＩＦ８ｂとにより挟み込まれているウェル領域ＷＲ９の上には、ゲート絶縁膜ＧＯ９が配置されている。ゲート絶縁膜ＧＯ９の上には、ゲート電極ＧＥ９が配置されている。不純物拡散領域ＤＩＦ７ｂ、不純物拡散領域ＤＩＦ８ｂ、ウェル領域ＷＲ９、ゲート絶縁膜ＧＯ９及びゲート電極ＧＥ９は、トランジスタＴｒ９を構成している。

【0056】

図５〜図１１に示されるように、第１実施形態に係る半導体装置は、層間絶縁膜ＩＬＤ１と、層間絶縁膜ＩＬＤ２とを有している。層間絶縁膜ＩＬＤ１は、トランジスタＴｒ１〜トランジスタＴｒ１０を覆うように、第１面ＦＳの上に配置されている。ビット線ＢＬ１及びビット線ＢＬ２は、層間絶縁膜ＩＬＤ１の上に形成されている。

【0057】

第１実施形態に係る半導体装置は、配線ＷＬ１ａ〜配線ＷＬ１ｉを有している。配線ＷＬ１ａ〜配線ＷＬ１ｉは、層間絶縁膜ＩＬＤ１の上に配置されている。層間絶縁膜ＩＬＤ１中には、コンタクトホールＣＨが形成されている。コンタクトホールＣＨは、層間絶縁膜ＩＬＤ１を厚さ方向に貫通している。コンタクトホールＣＨ中には、コンタクトプラグＣＰが埋め込まれている。

【0058】

配線ＷＬ１ａは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ１ａに接続されている。配線ＷＬ１ｂは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ２ａに接続されている。

【0059】

配線ＷＬ１ｃは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ３ｂに接続されている。配線ＷＬ１ｄは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ５ｂに接続されている。配線ＷＬ１ｅは、コンタクトプラグＣＰにより、ゲート電極ＧＥ３及びゲート電極ＧＥ５に接続されている。配線ＷＬ１ｆは、コンタクトプラグＣＰにより、ゲート電極ＧＥ４及びゲート電極ＧＥ６に接続されている。

【0060】

配線ＷＬ１ｇは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ７ａに接続されている。配線ＷＬ１ｈは、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ８ａに接続されている。

【0061】

配線ＷＬ１ｉは、コンタクトプラグＣＰにより、ゲート電極ＧＥ７、ゲート電極ＧＥ８及びゲート電極ＧＥ９に接続されている。ビット線ＢＬ１は、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ１ｂ、不純物拡散領域ＤＩＦ３ａ、ＤＩＦ５ａ及び不純物拡散領域ＤＩＦ７ｂに接続されている。ビット線ＢＬ２は、コンタクトプラグＣＰにより、不純物拡散領域ＤＩＦ２ｂ、不純物拡散領域ＤＩＦ４ａ、ＤＩＦ６ａ及び不純物拡散領域ＤＩＦ８ｂに接続されている。

【0062】

層間絶縁膜ＩＬＤ２は、ビット線ＢＬ１及びビット線ＢＬ２並びに配線ＷＬ１ａ〜配線ＷＬ１ｉを覆うように、層間絶縁膜ＩＬＤ１の上に配置されている。データ線ＤＬ１及びデータ線ＤＬ２、イコライザ駆動線ＰＤＬ、電源線ＰＬ、センスアンプ駆動線ＳＡＤ１及びセンスアンプ駆動線ＳＡＤ２並びに配線ＷＬ２ａ及び配線ＷＬ２ｂは、層間絶縁膜ＩＬＤ２の上に配置されている。層間絶縁膜ＩＬＤ２中には、ビアホールＶＨが形成されている。ビアホールＶＨは、層間絶縁膜ＩＬＤ２を厚さ方向に貫通している。ビアホールＶＨには、ビアプラグＶＰが埋め込まれている。

【0063】

データ線ＤＬ１及びデータ線ＤＬ２、イコライザ駆動線ＰＤＬ、電源線ＰＬ並びにセンスアンプ駆動線ＳＡＤ１及びセンスアンプ駆動線ＳＡＤ２は、第２方向ＤＲ２に沿って延在している。第２方向ＤＲ２は、第１方向ＤＲ１に交差している。第２方向ＤＲ２は、第１方向ＤＲ１に直交していることが好ましい。

【0064】

データ線ＤＬ１は、ビアプラグＶＰにより、配線ＷＬ１ａに接続されている。データ線ＤＬ２は、ビアプラグＶＰにより、配線ＷＬ１ｂに接続されている。イコライザ駆動線ＰＤＬは、ビアプラグＶＰにより、配線ＷＬ１ｉに接続されている。電源線ＰＬは、ビアプラグＶＰにより、配線ＷＬ１ｇ及び配線ＷＬ１ｈに接続されている。センスアンプ駆動線ＳＡＤ１は、ビアプラグＶＰにより、配線ＷＬ１ｃに接続されている。センスアンプ駆動線ＳＡＤ２は、ビアプラグＶＰにより、配線ＷＬ１ｄに接続されている。

【0065】

配線ＷＬ２ａは、ビアプラグＶＰにより、配線ＷＬ１ｆ及びビット線ＢＬ１に接続されている。配線ＷＬ２ｂは、ビアプラグＶＰにより、配線ＷＬ１ｅ及びビット線ＢＬ２に接続されている。

【0066】

トランジスタＴｒ１はゲート長Ｌ１を有しており、トランジスタＴｒ２はゲート長Ｌ２を有している。トランジスタＴｒ３はゲート長Ｌ３を有しており、トランジスタＴｒ４はゲート長Ｌ４を有している。トランジスタＴｒ５はゲート長Ｌ５を有しており、トランジスタＴｒ６はゲート長Ｌ６を有している。トランジスタＴｒ７はゲート長Ｌ７を有していおり、トランジスタＴｒ８はゲート長Ｌ８を有しており、トランジスタＴｒ９はゲート長Ｌ９を有している。

【0067】

好ましくは、ゲート長Ｌ１及びゲート長Ｌ２は６０ｎｍ以下である。好ましくは、ゲート長Ｌ１及びゲート長Ｌ２は、ゲート長Ｌ３〜ゲート長Ｌ９よりも短い。

【0068】

第１実施形態に係る半導体装置は、絶縁分離膜ＩＳＬを有している。絶縁分離膜ＩＳＬは、第１面ＦＳに形成されている。絶縁分離膜ＩＳＬは、ＳＴＩ（Shallow Trench Isolation）構造であってもよい。すなわち、絶縁分離膜ＩＳＬは、第１面ＦＳに形成され、かつ、第２面ＳＳに向かって延在する溝に埋め込まれていてもよい。

【0069】

絶縁分離膜ＩＳＬは、トランジスタＴｒ１〜トランジスタＴｒ９を互いに絶縁分離している。このことを別の観点からいえば、絶縁分離膜ＩＳＬは、不純物拡散領域ＤＩＦ１ａ〜不純物拡散領域ＤＩＦ８ｂ及びウェル領域ＷＲ１〜ＷＲ９が設けられている部分以外の第１面ＦＳに設けられている。

【0070】

第１方向ＤＲ１において、カラムセレクト部ＣＳＰとセンスアンプ部ＳＡＰとの距離ＤＩＳ１（図４参照）は、カラムセレクト部ＣＳＰとイコライザ部ＩＣＰとの距離ＤＩＳ２（図４参照）よりも大きいことが好ましい。距離ＤＩＳ１は、カラムセレクト部ＣＳＰを構成するトランジスタのうち最もセンスアンプ部ＳＡＰ側にあるトランジスタと、センスアンプ部ＳＡＰを構成するトランジスタのうち最もカラムセレクト部ＣＳＰ側にあるトランジスタとの距離である。距離ＤＩＳ２は、カラムセレクト部ＣＳＰを構成するトランジスタのうち最もイコライザ部ＩＣＰ側にあるトランジスタと、イコライザ部ＩＣＰを構成するトランジスタのうち最もカラムセレクト部ＣＳＰ側にあるトランジスタとの距離である。なお、２つのトランジスタ間の距離とは、当該２つのトランジスタの間に形成されている絶縁分離膜ＩＳＬの第１方向ＤＲ１における長さである。距離ＤＩＳ１は、距離ＤＩＳ２の１．５倍以下であることが好ましい。

【0071】

ゲート絶縁膜ＧＯ１〜ゲート絶縁膜ＧＯ９は、例えば二酸化珪素（ＳｉＯ_２）により形成される。ゲート電極ＧＥ１〜ゲート電極ＧＥ９及び列選択線ＹＳＷは、例えば不純物がドープされた多結晶のＳｉにより形成される。コンタクトプラグＣＰ及びビアプラグＶＰは、例えばタングステン（Ｗ）により形成される。

【0072】

層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２は、例えばＳｉＯ_２により形成される。ビット線ＢＬ１及びビット線ＢＬ２、配線ＷＬ１ａ〜配線ＷＬ１ｉ、配線ＷＬ２ａ及び配線ＷＬ２ｂ、データ線ＤＬ１及びデータ線ＤＬ２、イコライザ駆動線ＰＤＬ、電源線ＰＬ並びにセンスアンプ駆動線ＳＡＤ１及びセンスアンプ駆動線ＳＡＤ２は、例えばアルミニウム（Ａｌ）、Ａｌ合金、銅（Ｃｕ）、Ｃｕ合金等により形成される。

【0073】

（第１実施形態に係る半導体装置の製造方法）
以下に、第１実施形態に係る半導体装置の製造方法を説明する。

【0074】

第１実施形態に係る半導体装置の製造方法は、従来公知の方法により製造される。より具体的には、不純物拡散領域ＤＩＦ１ａ〜不純物拡散領域ＤＩＦ８ｂ及びウェル領域ＷＲ１〜ウェル領域ＷＲ９は、例えばイオン注入により形成される。ゲート絶縁膜ＧＯ１〜ゲート絶縁膜ＧＯ９は、例えば熱酸化により形成される。

【0075】

ゲート電極ＧＥ１〜ゲート電極ＧＥ９及び列選択線ＹＳＷは、例えばゲート電極ＧＥ１〜ゲート電極ＧＥ９を構成する材料をＣＶＤ（Chemical Vapor Deposition）等で製膜するとともに、フォトリソグラフィ及びエッチングでパターンニングすることにより形成される。層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２は、例えば層間絶縁膜ＩＬＤ１及び層間絶縁膜ＩＬＤ２を構成する材料をＣＶＤ等で成膜するとともに、ＣＭＰ（Chemical Mechanical Polishing）で平坦化することにより形成される。

【0076】

コンタクトプラグＣＰは、例えばＲＩＥ（Reactive Ion Etching）等により層間絶縁膜ＩＬＤ１に形成されたコンタクトホールＣＨにＣＶＤ等でコンタクトプラグＣＰを構成する材料を埋め込むとともに、コンタクトホールＣＨからはみ出した材料をＣＭＰ等で除去することにより形成される。ビアプラグＶＰは、例えばＲＩＥ等により層間絶縁膜ＩＬＤ２に形成されたビアホールＶＨにＣＶＤ等でビアプラグＶＰを構成する材料を埋め込むとともに、ビアホールＶＨからはみ出した材料をＣＭＰ等で除去することにより形成される。

【0077】

ビット線ＢＬ１及びビット線ＢＬ２、配線ＷＬ１ａ〜配線ＷＬ１ｉ、配線ＷＬ２ａ及び配線ＷＬ２ｂ、データ線ＤＬ１及びデータ線ＤＬ２、イコライザ駆動線ＰＤＬ、電源線ＰＬ並びにセンスアンプ駆動線ＳＡＤ１及びセンスアンプ駆動線ＳＡＤ２は、これらを構成する材料をスパッタリング等で成膜するとともに、フォトリソグラフィ及びエッチングでパターンニングすることにより形成される。

【0078】

（第１実施形態に係る半導体装置の効果）
以下に、第１実施形態に係る半導体装置の効果を説明する。

【0079】

カラムセレクト部ＣＳＰを構成するトランジスタが、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタよりも、第１方向ＤＲ１において、第１回路ブロックＣＩＲ１に近い位置に配置されている場合、カラムセレクト部ＣＳＰを構成するトランジスタは、その製造時に、相対的にトランジスタ密度が低い第１回路ブロックＣＩＲ１の影響を受けやすい。具体的には、ゲート周辺のトランジスタ密度が異なると、エッチング工程時におけるエッチング量に、ばらつきが生じやすい。すなわち、第１回路ブロックＣＩＲ１に近いメモリ回路ブロックＭＥＭの外周部に形成されるトランジスタと、メモリ回路ブロックＭＥＭの外周部より内側の領域に形成されるトランジスタとで、ゲート長に差が生じやすい。結果として、メモリ回路ブロックＭＥＭにおける位置に応じて、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長に、ばらつきが生じやすい。トランジスタのゲート長にばらつきが生じると、例えば、メモリセルの書き込み特性にばらつきが生じる。

【0080】

他方、第１実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタが、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタの少なくとも一方よりも、第１方向ＤＲ１において、第１回路ブロックＣＩＲ１から離れた位置に配置されている。

【0081】

そのため、第１実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタは、メモリ回路ブロックＭＥＭの外周部より内側の領域に配置されるため、その製造時に、相対的にトランジスタ密度が低い第１回路ブロックＣＩＲ１の影響を受けにくい。その結果、第１実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長にばらつきが生じにくい。すなわち、第１実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタの駆動能力不足を原因とする不良が生じにくい。また、ゲート周辺の影響を除去するために、メモリ回路ブロックＭＥＭの外周部にダミーゲートを設けることが考えられるが、このようなダミーゲートを設けた場合、メモリ回路ブロックＭＥＭの面積が増大してしまう。これに対して、第１実施形態に係る半導体装置では、回路レイアウトの変更で周辺環境からの影響によるゲート長のばらつきを抑制することができるため、メモリ回路ブロックＭＥＭの面積を増加させる必要がない。

【0082】

一般に、ゲート長が短くなるほど、ゲート長のばらつきが生じやすくなる傾向にある。そのため、ゲート長Ｌ１が６０ｎｍ以下の場合、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長は、相対的にトランジスタ密度の低い第１回路ブロックＣＩＲ１の影響を受けやすい。第１実施形態に係る半導体装置においては、このような場合でも、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長にばらつきが抑制される。

【0083】

センスアンプ部ＳＡＰを構成するトランジスタは、カラムセレクト部ＣＳＰを構成するトランジスタよりも、ゲート長のばらつきに対する感度が高い（ゲート長のばらつきに対する許容度が低い）。第１方向ＤＲ１において第１回路ブロックＣＩＲ１から離れて配置されるトランジスタほど、第１回路ブロックＣＩＲ１の影響によるゲート長のばらつきが生じにくい。

【0084】

そのため、第１実施形態に係る半導体装置において、イコライザ部ＩＣＰを構成するトランジスタが第１方向ＤＲ１においてカラムセレクト部ＣＳＰを構成するトランジスタよりも第１回路ブロックＣＩＲ１に近い位置に配置され、かつ、センスアンプ部ＳＡＰを構成するトランジスタが第１方向ＤＲ１においてカラムセレクト部ＣＳＰを構成するトランジスタよりも第１回路ブロックＣＩＲ１から離れた位置に配置される場合、センスアンプ回路ＳＡＣを構成するトランジスタを、要求されるゲート長のばらつきの許容度に応じて配列することができる。

【0085】

イコライザ部ＩＣＰはデジタル的な動作を行う一方、カラムセレクト部ＣＳＰ及びセンスアンプ部ＳＡＰはアナログ的な動作を行う。また、カラムセレクト部ＣＳＰ及びセンスアンプ部ＳＡＰは、読出し・書き込み時において、同時に動作する。そのため、カラムセレクト部ＣＳＰとセンスアンプ部ＳＡＰの間においては、各々のウェル領域の間におけるリーク、基板電位のフローティングを抑制する必要がある。

【0086】

第１実施形態に係る半導体装置において、距離ＤＩＳ１が距離ＤＩＳ２よりも大きい場合には、このような問題の発生を抑制することができる。特に、距離ＤＩＳ１が距離ＤＩＳ２の１．５倍以下である場合、回路面積の増加を抑制しつつ、上記のような問題の発生を抑制することができる。

【0087】

（第２実施形態に係る半導体装置）
以下に、第２実施形態に係る半導体装置を説明する。なお、以下においては、第１実施形態に係る半導体装置と異なる点を主に説明し、重複する説明は繰り返さない。

【0088】

図１２に示すように、第２実施形態に係る半導体装置は、半導体基板ＳＵＢを有している。半導体基板ＳＵＢは、外周ＰＥＲを有している。第２実施形態に係る半導体装置において、第１面ＦＳには、メモリ回路ブロックＭＥＭと、第１回路ブロックＣＩＲ１と、第２回路ブロックＣＩＲ２と、第３回路ブロックＣＩＲ３とが形成されている。なお、第２実施形態に係る半導体装置においては、第１回路ブロックＣＩＲ１、第２回路ブロックＣＩＲ２及び第３回路ブロックＣＩＲ３は、形成されていなくてもよい。

【0089】

図１３に示すように、第２実施形態に係る半導体装置においては、メモリ回路ブロックＭＥＭは、メモリセルアレイＭＣＡと、ビット線ＢＬ１及びビット線ＢＬ２と、センスアンプ回路ＳＡＣとを有している。センスアンプ回路ＳＡＣの中には、ビット線ＢＬ１及びビット線ＢＬ２の延在方向（第１方向ＤＲ１）において、外周ＰＥＲ（外周ＰＥＲを構成する辺）と隣り合っているものがある。なお、メモリ回路ブロックＭＥＭの外側にＩ／Ｏセル等の他の回路ブロックが配置されている場合、「センスアンプ回路ＳＡＣが外周ＰＥＲと隣り合う」は、平面視において、センスアンプ回路ＳＡＣが当該他の回路ブロックを挟んで外周ＰＥＲに対向するように配置されていることを意味する。

【0090】

第１方向ＤＲ１において第１回路ブロックＣＩＲ１に隣り合って配置されているセンスアンプ回路ＳＡＣでは、カラムセレクト部ＣＳＰを構成するトランジスタは、第１方向ＤＲ１において、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタの少なくとも一方よりも、第１回路ブロックＣＩＲ１から離れた位置にある。

【0091】

カラムセレクト部ＣＳＰを構成するトランジスタが、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタよりも、第１方向ＤＲ１において、外周ＰＥＲに近い位置に配置されている場合、カラムセレクト部ＣＳＰを構成するトランジスタは、その製造時に、外周ＰＥＲの外側の影響を受けやすい。具体的には、ゲート周辺のトランジスタ密度が異なると、エッチング工程時におけるエッチング量に、ばらつきが生じやすい。すなわち、外周ＰＥＲに近いメモリ回路ブロックＭＥＭの外周部に形成されるトランジスタとメモリ回路ブロックＭＥＭの外周部より内側の領域に形成されるトランジスタとで、ゲート長に差が生じやすい。この場合には、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長にばらつきが生じやすい。

【0092】

他方、第２実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタが、センスアンプ部ＳＡＰを構成するトランジスタ及びイコライザ部ＩＣＰを構成するトランジスタの少なくとも一方よりも、第１方向ＤＲ１において、外周ＰＥＲから離れた位置に配置されている。

【0093】

そのため、第２実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタは、その製造時に、外周ＰＥＲの外側の影響を受けにくい。その結果、第２実施形態に係る半導体装置においては、カラムセレクト部ＣＳＰを構成するトランジスタのゲート長にばらつきが生じにくい。

【0094】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。