(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2019145551
(43)【公開日】20190829
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/8242 20060101AFI20190802BHJP
   H01L 27/108 20060101ALI20190802BHJP
   G11C 11/4097 20060101ALI20190802BHJP
【FI】
   !H01L27/108 681G
   !G11C11/4097
【審査請求】未請求
【請求項の数】12
【出願形態】OL
【全頁数】16
(21)【出願番号】2018025796
(22)【出願日】20180216
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
【住所又は居所】東京都江東区豊洲三丁目2番24号
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】高岡 洋道
【住所又は居所】茨城県ひたちなか市堀口751番地 ルネサスセミコンダクタマニュファクチュアリング株式会社内
【テーマコード(参考)】
5F083
5M024
【Fターム(参考)】
5F083AD00
5F083BS00
5F083GA09
5F083GA11
5F083JA36
5F083JA37
5F083JA39
5F083KA05
5F083KA17
5F083LA03
5F083LA04
5F083LA09
5F083LA10
5F083LA12
5F083LA25
5F083MA06
5F083MA16
5F083MA19
5F083NA01
5F083ZA12
5M024AA62
5M024BB10
5M024LL07
5M024PP04
(57)【要約】
【課題】コラムセレクト部を構成するトランジスタのゲート長のばらつきを抑制することができる半導体装置を提供する。
【解決手段】一実施形態に係る半導体装置は、メモリセルアレイと、第1方向に沿って延在するビット線と、ビット線を介してメモリセルアレイに接続されるセンスアンプ回路とを有するメモリ回路ブロックと、第1方向においてメモリ回路ブロックと隣り合って配置される第1回路ブロックとを備える。センスアンプ回路は、第1方向において第1回路ブロックに隣り合って配置され、かつ、コラムセレクト部と、センスアンプ部と、イコライザ部とを有する。コラムセレクト部を構成するトランジスタは、第1方向において、センスアンプ部を構成するトランジスタ及びイコライザ部を構成するトランジスタの少なくとも一方よりも、第1回路ブロックから離れた位置に配置される。
【選択図】図4
【特許請求の範囲】
【請求項1】
メモリセルアレイと、第1方向に沿って延在するビット線と、前記ビット線を介して前記メモリセルアレイに接続されるセンスアンプ回路とを有するメモリ回路ブロックと、
前記第1方向において前記メモリ回路ブロックと隣り合って配置される第1回路ブロックとを備え、
前記センスアンプ回路は、前記第1方向において前記第1回路ブロックに隣り合って配置され、かつ、コラムセレクト部と、センスアンプ部と、イコライザ部とを有し、
前記コラムセレクト部を構成するトランジスタは、前記第1方向において、前記センスアンプ部を構成するトランジスタ及び前記イコライザ部を構成するトランジスタの少なくとも一方よりも、前記第1回路ブロックから離れた位置に配置される、半導体装置。
【請求項2】
前記イコライザ部を構成するトランジスタは、前記第1方向において、前記コラムセレクト部を構成するトランジスタよりも前記第1回路ブロックに近い位置に配置され、
前記センスアンプ部を構成するトランジスタは、前記第1方向において、前記コラムセレクト部を構成するトランジスタよりも前記第1回路ブロックから離れた位置に配置される、請求項1に記載の半導体装置。
【請求項3】
前記第1方向において、前記コラムセレクト部を構成するトランジスタと前記センスアンプ部を構成するトランジスタとの距離は、前記コラムセレクト部を構成するトランジスタと前記イコライザ部を構成するトランジスタとの距離よりも大きい、請求項2に記載の半導体装置。
【請求項4】
前記第1方向において、前記コラムセレクト部を構成するトランジスタと前記センスアンプ部を構成するトランジスタとの距離は、前記コラムセレクト部を構成するトランジスタと前記イコライザ部を構成するトランジスタとの距離の1.5倍以下である、請求項3に記載の半導体装置。
【請求項5】
前記メモリ回路ブロックにおけるトランジスタ密度は、前記第1回路ブロックにおけるトランジスタ密度よりも大きい、請求項1に記載の半導体装置。
【請求項6】
前記第1回路ブロックは、ロジック回路により構成される、請求項5に記載の半導体装置。
【請求項7】
前記第1回路ブロックは、アナログ回路により構成される、請求項5に記載の半導体装置。
【請求項8】
前記コラムセレクト部を構成するトランジスタのゲート長は、前記センスアンプ部を構成するトランジスタのゲート長及び前記イコライザ部を構成するトランジスタのゲート長よりも短い、請求項1に記載の半導体装置。
【請求項9】
前記コラムセレクト部を構成するトランジスタのゲート長は、60nm以下である、請求項8に記載の半導体装置。
【請求項10】
前記メモリセルアレイは、DRAMセルアレイである、請求項1に記載の半導体装置。
【請求項11】
前記メモリセルアレイは、SRAMセルアレイである、請求項1に記載の半導体装置。
【請求項12】
第1面を有する半導体基板と、
前記第1面に配置され、かつ、メモリセルアレイと、第1方向に沿って延在するビット線と、前記ビット線を介して前記メモリセルアレイに接続されるセンスアンプ回路とを有するメモリ回路ブロックとを備え、
前記センスアンプ回路は、前記第1方向において前記半導体基板の外周と隣り合って配置され、かつ、コラムセレクト部と、センスアンプ部と、イコライザ部とを有し、
前記コラムセレクト部を構成するトランジスタは、前記第1方向において、前記センスアンプ部を構成するトランジスタ及び前記イコライザ部を構成するトランジスタの少なくとも一方よりも、前記外周から離れた位置に配置される、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。より特定的には、本発明は、メモリ回路を有する半導体装置に関する。
【背景技術】
【0002】
従来から、特許文献1(特開平8−138378号公報)に記載の半導体装置及び特許文献2(特開2004−234810号公報)に記載の半導体装置が知られている。
【0003】
特許文献1に記載の半導体装置は、第1のメモリセルアレイ及び第2のメモリセルアレイと、ビット線と、第1のメモリセルアレイ及び第2のメモリセルアレイの間に配置されるセンスアンプ回路とを有している。
【0004】
第1のメモリセルアレイ及び第2のメモリセルアレイとセンスアンプ回路とは、ビット線を介して互いに接続されている。センスアンプ回路は、センスアンプと、第1のイコライズ回路及び第2のイコライズ回路と、カラム選択線により駆動され、かつ、ビット線とデータ線とを接続しているトランジスタ(以下においては、カラムセレクタという)とを有している。
【0005】
センスアンプは、最も第1のメモリセルアレイに近い位置に配置されている。第1のイコライズ回路は、第2のメモリセルアレイ側において、センスアンプと隣り合って配置されている。カラムセレクタは、第2のメモリセルアレイ側において、第1のイコライズ回路と隣り合って配置されている。第2のイコライズ回路は、第2のメモリセルアレイ側において、カラムセレクタと隣り合って配置されている。
【0006】
特許文献2に記載の半導体装置は、第1のメモリセルアレイ及び第2のメモリセルアレイと、ビット線と、第1のメモリセルアレイ及び第2のメモリセルアレイの間に配置されるセンスアンプ回路とを有している。
【0007】
第1のメモリセルアレイ及び第2のメモリセルアレイとセンスアンプ回路とは、ビット線を介して接続されている。センスアンプ回路は、第1のイコライザ及び第2のイコライザと、センスアンプと、書込列選択ゲートとを有している。
【0008】
第1のイコライザは、最も第1のメモリセルアレイに近い位置に配置されている。センスアンプは、第2のメモリセルアレイ側において、第1のイコライザと隣り合って配置されている。書込列選択ゲートは、第2のメモリセルアレイ側において、センスアンプと隣り合って配置されている。第2のイコライザは、第2のメモリセルアレイ側において、書込列選択ゲートと隣り合って配置されている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開平8−138378号公報
【特許文献2】特開2004−234810号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
特許文献1に記載の半導体装置において、第1のメモリセルアレイがメモリ回路以外の回路と隣り合って配置される場合(すなわち、第2のメモリセルアレイが設けられない場合)、第2のイコライズ回路が不要となる。その結果、カラムセレクタが、メモリ回路以外の回路と隣り合って配置されることになる。
【0011】
メモリ回路とメモリ回路以外の回路とでは、通常、トランジスタ密度に違いがある。そのため、このトランジスタ密度の違いに起因して、カラムセレクタのゲート長にばらつきが生じやすくなる。その結果、例えばカラムセレクタのゲート長が長くなってしまうと、書込み時におけるカラムセレクタの駆動能力に不足が生じてしまうおそれがある。このことは、特許文献2に記載の半導体装置において、第1のメモリセルアレイがメモリ回路以外の回路と隣り合って配置される場合も同様である。
【0012】
その他の課題及び新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
一実施形態に係る半導体装置は、メモリセルアレイと、第1方向に沿って延在するビット線と、ビット線を介してメモリセルアレイに接続されるセンスアンプ回路とを有するメモリ回路ブロックと、第1方向においてメモリ回路ブロックと隣り合って配置される第1回路ブロックとを備える。センスアンプ回路は、第1方向において第1回路ブロックに隣り合って配置され、かつ、カラムセレクト部と、センスアンプ部と、イコライザ部とを有する。カラムセレクト部を構成するトランジスタは、第1方向において、センスアンプ部を構成するトランジスタ及びイコライザ部を構成するトランジスタの少なくとも一方よりも、第1回路ブロックから離れた位置に配置される。
【発明の効果】
【0014】
一実施形態に係る半導体装置によると、カラムセレクト部を構成するトランジスタのゲート長のばらつきを抑制することができる。
【図面の簡単な説明】
【0015】
【図1】第1実施形態に係る半導体装置の概略レイアウト図である。
【図2】図1の領域IIにおける拡大図である。
【図3】第1実施形態に係る半導体装置におけるメモリ回路ブロックMEMの回路図である。
【図4】第1実施形態に係る半導体装置における第1回路ブロックCIR1近傍でのメモリ回路ブロックMEMの詳細レイアウト図である。
【図5】図4のV−Vにおける断面図である。
【図6】図4のVI−VIにおける断面図である。
【図7】図4のVII−VIIにおける断面図である。
【図8】図4のVIII−VIIIにおける断面図である。
【図9】図4のIX−IXにおける断面図である。
【図10】図4のX−Xにおける断面図である。
【図11】図4のXI−XIにおける断面図である。
【図12】第2実施形態に係る半導体装置の概略レイアウト図である。
【図13】図12の領域XIIIにおける拡大図である。
【発明を実施するための形態】
【0016】
実施形態の詳細を、図面を参照して説明する。なお、以下の図面においては、同一又は相当する部分に同一の符号を付し、重複する説明は繰り返さない。
【0017】
(第1実施形態に係る半導体装置の構成)
以下に、第1実施形態に係る半導体装置の構成を説明する。
【0018】
図1に示されるように、第1実施形態に係る半導体装置は、半導体基板SUBを有している。半導体基板SUBは、例えば単結晶のシリコン(Si)により形成されている。半導体基板SUBは、第1面FSと、第2面SS(図5〜11参照)とを有している。第2面SSは、第1面FSの反対面である。第1面FS及び第2面SSは、半導体基板SUBの主面(半導体基板SUBを構成する他の面よりも相対的に面積が大きい面)を構成している。
【0019】
第1面FSには、メモリ回路ブロックMEMと、第1回路ブロックCIR1とが設けられている。第1面FSには、第2回路ブロックCIR2と、第3回路ブロックCIR3とがさらに設けられていてもよい。第1回路ブロックCIR1は、例えばロジック回路により構成されている。第2回路ブロックCIR2は、例えばアナログ回路により構成されている。第3回路ブロックCIR3は、例えば入出力回路である。なお、第1回路ブロックCIR1は、アナログ回路により構成されていてもよく、入出力回路により構成されていてもよい。
【0020】
メモリ回路ブロックMEMにおけるトランジスタ密度は、第1回路ブロックCIR1におけるトランジスタ密度よりも大きい。なお、トランジスタ密度とは、単位面積当たりのトランジスタの数である。
【0021】
図2に示されるように、メモリ回路ブロックMEMは、メモリセルアレイMCAと、ビット線BL1及びビット線BL2と、センスアンプ回路SACとを有している。メモリ回路ブロックMEMと第1回路ブロックCIR1とは、ビット線BL1及びビット線BL2の延在方向において、隣り合って配置されている。なお、以下においては、ビット線BL1及びビット線BL2の延在方向を、第1方向DR1という。
【0022】
メモリセルアレイMCAとセンスアンプ回路SACとは、ビット線BL1及びビット線BL2により接続されている。センスアンプ回路SACの中には、第1方向DR1において第1回路ブロックCIR1に隣接して配置されているものがある。
【0023】
メモリセルアレイMCAは、行列状に配列された複数のメモリセルMC(図3参照)により構成されている。メモリセルアレイMCAは、例えばDRAM(Dynamic Random Access Memory)セルである。なお、メモリセルアレイMCAは、SRAM(Static Random Access Memory)セルであってもよい。メモリセルアレイMCAとセンスアンプ回路SACとは、ビット線BL1及びビット線BL2を介して、互いに接続されている。なお、以下においては、メモリセルアレイMCAがDRAMセルである場合を例として説明する。
【0024】
図3に示されるように、センスアンプ回路SACは、カラムセレクト部CSPと、センスアンプ部SAPと、イコライザ部ICPとを有している。
【0025】
カラムセレクト部CSPは、トランジスタTr1と、トランジスタTr2とにより構成されている。トランジスタTr1及びトランジスタTr2は、例えばnチャネルのトランジスタである。
【0026】
トランジスタTr1及びトランジスタTr2のゲートは、列選択線YSWに接続されている。トランジスタTr1のソースはビット線BL1に接続されており、トランジスタTr1のドレインはデータ線DL1に接続されている。トランジスタTr2のソースはビット線BL2に接続されており、トランジスタTr2のドレインはデータ線DL2に接続されている。
【0027】
センスアンプ部SAPは、トランジスタTr3と、トランジスタTr4と、トランジスタTr5と、トランジスタTr6とにより構成されている。トランジスタTr3及びトランジスタTr4は、例えばnチャネルのトランジスタである。トランジスタTr5及びトランジスタTr6は、例えばpチャネルのトランジスタである。
【0028】
トランジスタTr3及びトランジスタTr5のゲートは、互いに接続され、かつ、ビット線BL2に接続されている。トランジスタTr4及びトランジスタTr6のゲートは、互いに接続され、かつ、ビット線BL1に接続されている。
【0029】
トランジスタTr3及びトランジスタTr5のソースは、ビット線BL1に接続されている。トランジスタTr4及びトランジスタTr6のソースは、ビット線BL2に接続されている。トランジスタTr3のドレイン及びトランジスタTr4のドレインは、互いに接続され、かつ、センスアンプ駆動線SAD1に接続されている。トランジスタTr5のドレイン及びトランジスタTr6のドレインは、互いに接続され、かつ、センスアンプ駆動線SAD2に接続されている。
【0030】
イコライザ部ICPは、トランジスタTr7と、トランジスタTr8と、トランジスタTr9とにより構成されている。トランジスタTr7、トランジスタTr8及びトランジスタTr9は、例えばnチャネルのトランジスタである。
【0031】
トランジスタTr7、トランジスタTr8及びトランジスタTr9のゲートは、互いに接続され、かつ、イコライザ駆動線PDLに接続されている。トランジスタTr7及びトランジスタTr8のドレインは、電源線PLに接続されている。電源線PLには、プリチャージ電位が印加されている。プリチャージ電位は、例えば1/2×Vddである。
【0032】
トランジスタTr7のソース及びトランジスタTr9のドレインは、互いに接続され、かつ、ビット線BL1に接続されている。トランジスタTr8のソース及びトランジスタTr9のソースは、互いに接続され、かつ、ビット線BL2に接続されている。
【0033】
メモリセルMCは、トランジスタTr10と、キャパシタCとにより構成されている。トランジスタTr10のゲートは、行選択線WLに接続されている。トランジスタTr10のソースは、ビット線BL1に接続されている。トランジスタTr10のドレインは、キャパシタCに接続されている。
【0034】
センスアンプ回路SACの動作は以下のとおりである。すなわち、センスアンプ回路SACの動作においては、第1に、イコライザ駆動線PDLがハイ状態とされる。これにより、ビット線BL1及びビット線BL2がプリチャージ電位にプリチャージされる。より具体的には、イコライザ駆動線PDLがハイ状態とされることにより、トランジスタTr7、トランジスタTr8及びトランジスタTr9がオン状態となり、プリチャージ電位がビット線BL1及びビット線BL2に供給される。
【0035】
第2に、行選択線WLがハイ状態とされる。これにより、トランジスタTr10がオン状態となり、キャパシタCに蓄積された電荷による電位が、プリチャージ電位に重畳された形で、ビット線BL1に現れる。第3に、センスアンプ駆動線SAD1及びセンスアンプ駆動線SAD2がハイ状態とされる。これにより、センスアンプ部SAPは、ビット線BL2の電位(すなわち、プリチャージ電位)との間で、ビット線BL1の電位の差動増幅を行う。
【0036】
第4に、列選択線YSWがハイ状態とされる。これにより、トランジスタTr1及びトランジスタTr2がオン状態とされ、ビット線BL1及びビット線BL2の電位が、データ線DL1及びデータ線DL2に読み出される。
【0037】
図4に示されるように、第1方向DR1において第1回路ブロックCIR1に隣り合って配置されているセンスアンプ回路SACでは、カラムセレクト部CSPを構成するトランジスタは、第1方向DR1において、センスアンプ部SAPを構成するトランジスタ及びイコライザ部ICPを構成するトランジスタの少なくとも一方よりも、第1回路ブロックCIR1から離れた位置にある。
【0038】
第1方向DR1において第1回路ブロックCIR1に隣り合って配置されているセンスアンプ回路SACでは、カラムセレクト部CSPを構成するトランジスタは、イコライザ部ICPを構成するトランジスタよりも、第1方向DR1において第1回路ブロックCIR1から離れた位置にあることが好ましい。センスアンプ部SAPを構成するトランジスタは、カラムセレクト部CSPを構成するトランジスタよりも、第1方向DR1において第1回路ブロックCIR1から離れた位置にあることが好ましい。
【0039】
図5に示されるように、第1面FSには、不純物拡散領域DIF1aと、不純物拡散領域DIF1bとが形成されている。また、第1面FSには、ウェル領域WR1が形成されている。ウェル領域WR1は、第1面FSにおいて、不純物拡散領域DIF1aと不純物拡散領域DIF1bとにより挟み込まれている部分を有している。不純物拡散領域DIF1a及び不純物拡散領域DIF1bの導電型は、例えばn型である。ウェル領域WR1の導電型は、p型である。
【0040】
不純物拡散領域DIF1aと不純物拡散領域DIF1bとにより挟み込まれているウェル領域WR1の上には、ゲート絶縁膜GO1が配置されている。ゲート絶縁膜GO1の上には、ゲート電極GE1が配置されている。不純物拡散領域DIF1a、不純物拡散領域DIF1b、ウェル領域WR1、ゲート絶縁膜GO1及びゲート電極GE1は、トランジスタTr1を構成している。
【0041】
図6に示されるように、第1面FSには、不純物拡散領域DIF2aと、不純物拡散領域DIF2bとが形成されている。また、第1面FSには、ウェル領域WR2が形成されている。ウェル領域WR2は、第1面FSにおいて、不純物拡散領域DIF2aと不純物拡散領域DIF2bとにより挟み込まれている部分を有している。不純物拡散領域DIF2a及び不純物拡散領域DIF2bの導電型は、例えばn型である。ウェル領域WR2の導電型は、p型である。
【0042】
不純物拡散領域DIF2aと不純物拡散領域DIF2bとにより挟み込まれているウェル領域WR2の上には、ゲート絶縁膜GO2が配置されている。ゲート絶縁膜GO2の上には、ゲート電極GE2が配置されている。不純物拡散領域DIF2a、不純物拡散領域DIF2b、ウェル領域WR2、ゲート絶縁膜GO2及びゲート電極GE2は、トランジスタTr2を構成している。
【0043】
図7に示されるように、第1面FSには、不純物拡散領域DIF3aと、不純物拡散領域DIF3bとが形成されている。また、第1面FSには、ウェル領域WR3が形成されている。ウェル領域WR3は、第1面FSにおいて、不純物拡散領域DIF3aと不純物拡散領域DIF3bとにより挟み込まれている部分を有している。不純物拡散領域DIF3a及び不純物拡散領域DIF3bの導電型は、例えばn型である。ウェル領域WR3の導電型は、p型である。
【0044】
不純物拡散領域DIF3aと不純物拡散領域DIF3bとにより挟み込まれているウェル領域WR3の上には、ゲート絶縁膜GO3が配置されている。ゲート絶縁膜GO3の上には、ゲート電極GE3が配置されている。不純物拡散領域DIF3a、不純物拡散領域DIF3b、ウェル領域WR3、ゲート絶縁膜GO3及びゲート電極GE3は、トランジスタTr3を構成している。
【0045】
また、第1面FSには、不純物拡散領域DIF4aと、ウェル領域WR4とが形成されている。ウェル領域WR4は、第1面FSにおいて、不純物拡散領域DIF3bと不純物拡散領域DIF4aとにより挟み込まれている部分を有している。不純物拡散領域DIF4aの導電型は、例えばn型である。ウェル領域WR4の導電型は、p型である。
【0046】
不純物拡散領域DIF3bと不純物拡散領域DIF4aとにより挟み込まれているウェル領域WR4の上には、ゲート絶縁膜GO4が配置されている。ゲート絶縁膜GO4の上には、ゲート電極GE4が配置されている。不純物拡散領域DIF3b、不純物拡散領域DIF4a、ウェル領域WR4、ゲート絶縁膜GO4及びゲート電極GE4は、トランジスタTr4を構成している。
【0047】
図8に示されるように、第1面FSには、不純物拡散領域DIF5aと、不純物拡散領域DIF5bとが形成されている。また、第1面FSには、ウェル領域WR5が形成されている。ウェル領域WR5は、第1面FSにおいて、不純物拡散領域DIF5aと不純物拡散領域DIF5bとにより挟み込まれている部分を有している。不純物拡散領域DIF5a及び不純物拡散領域DIF5bの導電型は、例えばp型である。ウェル領域WR5の導電型は、n型である。
【0048】
不純物拡散領域DIF5aと不純物拡散領域DIF5bとにより挟み込まれているウェル領域WR5の上には、ゲート絶縁膜GO5が配置されている。ゲート絶縁膜GO5の上には、ゲート電極GE5が配置されている。不純物拡散領域DIF5a、不純物拡散領域DIF5b、ウェル領域WR5、ゲート絶縁膜GO5及びゲート電極GE5は、トランジスタTr5を構成している。
【0049】
また、第1面FSには、不純物拡散領域DIF6aと、ウェル領域WR6とが形成されている。ウェル領域WR6は、第1面FSにおいて、不純物拡散領域DIF5bと不純物拡散領域DIF6aとにより挟み込まれている部分を有している。不純物拡散領域DIF6aの導電型は、例えばp型である。ウェル領域WR6の導電型は、n型である。
【0050】
不純物拡散領域DIF5bと不純物拡散領域DIF6aとにより挟み込まれているウェル領域WR6の上には、ゲート絶縁膜GO6が配置されている。ゲート絶縁膜GO6の上には、ゲート電極GE6が配置されている。不純物拡散領域DIF5b、不純物拡散領域DIF6a、ウェル領域WR6、ゲート絶縁膜GO6及びゲート電極GE6は、トランジスタTr6を構成している。
【0051】
図9に示されるように、第1面FSには、不純物拡散領域DIF7aと、不純物拡散領域DIF7bとが形成されている。また、第1面FSには、ウェル領域WR7が形成されている。ウェル領域WR7は、第1面FSにおいて、不純物拡散領域DIF7aと不純物拡散領域DIF7bとにより挟み込まれている部分を有している。不純物拡散領域DIF7a及び不純物拡散領域DIF7bの導電型は、例えばn型である。ウェル領域WR7の導電型は、p型である。
【0052】
不純物拡散領域DIF7aと不純物拡散領域DIF7bとにより挟み込まれているウェル領域WR7の上には、ゲート絶縁膜GO7が配置されている。ゲート絶縁膜GO7の上には、ゲート電極GE7が配置されている。不純物拡散領域DIF7a、不純物拡散領域DIF7b、ウェル領域WR7、ゲート絶縁膜GO7及びゲート電極GE7は、トランジスタTr7を構成している。
【0053】
図10に示されるように、第1面FSには、不純物拡散領域DIF8aと、不純物拡散領域DIF8bとが形成されている。また、第1面FSには、ウェル領域WR8が形成されている。ウェル領域WR8は、第1面FSにおいて、不純物拡散領域DIF8aと不純物拡散領域DIF8bとにより挟み込まれている部分を有している。不純物拡散領域DIF8a及び不純物拡散領域DIF8bの導電型は、例えばn型である。ウェル領域WR8の導電型は、p型である。
【0054】
不純物拡散領域DIF8aと不純物拡散領域DIF8bとにより挟み込まれているウェル領域WR8の上には、ゲート絶縁膜GO8が配置されている。ゲート絶縁膜GO8の上には、ゲート電極GE8が配置されている。不純物拡散領域DIF8a、不純物拡散領域DIF8b、ウェル領域WR8、ゲート絶縁膜GO8及びゲート電極GE8は、トランジスタTr8を構成している。
【0055】
図11に示されるように、第1面FSには、ウェル領域WR9が形成されている。ウェル領域WR9は、不純物拡散領域DIF7bと不純物拡散領域DIF8bとにより挟み込まれている部分を有している。不純物拡散領域DIF7bと不純物拡散領域DIF8bとにより挟み込まれているウェル領域WR9の上には、ゲート絶縁膜GO9が配置されている。ゲート絶縁膜GO9の上には、ゲート電極GE9が配置されている。不純物拡散領域DIF7b、不純物拡散領域DIF8b、ウェル領域WR9、ゲート絶縁膜GO9及びゲート電極GE9は、トランジスタTr9を構成している。
【0056】
図5〜図11に示されるように、第1実施形態に係る半導体装置は、層間絶縁膜ILD1と、層間絶縁膜ILD2とを有している。層間絶縁膜ILD1は、トランジスタTr1〜トランジスタTr10を覆うように、第1面FSの上に配置されている。ビット線BL1及びビット線BL2は、層間絶縁膜ILD1の上に形成されている。
【0057】
第1実施形態に係る半導体装置は、配線WL1a〜配線WL1iを有している。配線WL1a〜配線WL1iは、層間絶縁膜ILD1の上に配置されている。層間絶縁膜ILD1中には、コンタクトホールCHが形成されている。コンタクトホールCHは、層間絶縁膜ILD1を厚さ方向に貫通している。コンタクトホールCH中には、コンタクトプラグCPが埋め込まれている。
【0058】
配線WL1aは、コンタクトプラグCPにより、不純物拡散領域DIF1aに接続されている。配線WL1bは、コンタクトプラグCPにより、不純物拡散領域DIF2aに接続されている。
【0059】
配線WL1cは、コンタクトプラグCPにより、不純物拡散領域DIF3bに接続されている。配線WL1dは、コンタクトプラグCPにより、不純物拡散領域DIF5bに接続されている。配線WL1eは、コンタクトプラグCPにより、ゲート電極GE3及びゲート電極GE5に接続されている。配線WL1fは、コンタクトプラグCPにより、ゲート電極GE4及びゲート電極GE6に接続されている。
【0060】
配線WL1gは、コンタクトプラグCPにより、不純物拡散領域DIF7aに接続されている。配線WL1hは、コンタクトプラグCPにより、不純物拡散領域DIF8aに接続されている。
【0061】
配線WL1iは、コンタクトプラグCPにより、ゲート電極GE7、ゲート電極GE8及びゲート電極GE9に接続されている。ビット線BL1は、コンタクトプラグCPにより、不純物拡散領域DIF1b、不純物拡散領域DIF3a、DIF5a及び不純物拡散領域DIF7bに接続されている。ビット線BL2は、コンタクトプラグCPにより、不純物拡散領域DIF2b、不純物拡散領域DIF4a、DIF6a及び不純物拡散領域DIF8bに接続されている。
【0062】
層間絶縁膜ILD2は、ビット線BL1及びビット線BL2並びに配線WL1a〜配線WL1iを覆うように、層間絶縁膜ILD1の上に配置されている。データ線DL1及びデータ線DL2、イコライザ駆動線PDL、電源線PL、センスアンプ駆動線SAD1及びセンスアンプ駆動線SAD2並びに配線WL2a及び配線WL2bは、層間絶縁膜ILD2の上に配置されている。層間絶縁膜ILD2中には、ビアホールVHが形成されている。ビアホールVHは、層間絶縁膜ILD2を厚さ方向に貫通している。ビアホールVHには、ビアプラグVPが埋め込まれている。
【0063】
データ線DL1及びデータ線DL2、イコライザ駆動線PDL、電源線PL並びにセンスアンプ駆動線SAD1及びセンスアンプ駆動線SAD2は、第2方向DR2に沿って延在している。第2方向DR2は、第1方向DR1に交差している。第2方向DR2は、第1方向DR1に直交していることが好ましい。
【0064】
データ線DL1は、ビアプラグVPにより、配線WL1aに接続されている。データ線DL2は、ビアプラグVPにより、配線WL1bに接続されている。イコライザ駆動線PDLは、ビアプラグVPにより、配線WL1iに接続されている。電源線PLは、ビアプラグVPにより、配線WL1g及び配線WL1hに接続されている。センスアンプ駆動線SAD1は、ビアプラグVPにより、配線WL1cに接続されている。センスアンプ駆動線SAD2は、ビアプラグVPにより、配線WL1dに接続されている。
【0065】
配線WL2aは、ビアプラグVPにより、配線WL1f及びビット線BL1に接続されている。配線WL2bは、ビアプラグVPにより、配線WL1e及びビット線BL2に接続されている。
【0066】
トランジスタTr1はゲート長L1を有しており、トランジスタTr2はゲート長L2を有している。トランジスタTr3はゲート長L3を有しており、トランジスタTr4はゲート長L4を有している。トランジスタTr5はゲート長L5を有しており、トランジスタTr6はゲート長L6を有している。トランジスタTr7はゲート長L7を有していおり、トランジスタTr8はゲート長L8を有しており、トランジスタTr9はゲート長L9を有している。
【0067】
好ましくは、ゲート長L1及びゲート長L2は60nm以下である。好ましくは、ゲート長L1及びゲート長L2は、ゲート長L3〜ゲート長L9よりも短い。
【0068】
第1実施形態に係る半導体装置は、絶縁分離膜ISLを有している。絶縁分離膜ISLは、第1面FSに形成されている。絶縁分離膜ISLは、STI(Shallow Trench Isolation)構造であってもよい。すなわち、絶縁分離膜ISLは、第1面FSに形成され、かつ、第2面SSに向かって延在する溝に埋め込まれていてもよい。
【0069】
絶縁分離膜ISLは、トランジスタTr1〜トランジスタTr9を互いに絶縁分離している。このことを別の観点からいえば、絶縁分離膜ISLは、不純物拡散領域DIF1a〜不純物拡散領域DIF8b及びウェル領域WR1〜WR9が設けられている部分以外の第1面FSに設けられている。
【0070】
第1方向DR1において、カラムセレクト部CSPとセンスアンプ部SAPとの距離DIS1(図4参照)は、カラムセレクト部CSPとイコライザ部ICPとの距離DIS2(図4参照)よりも大きいことが好ましい。距離DIS1は、カラムセレクト部CSPを構成するトランジスタのうち最もセンスアンプ部SAP側にあるトランジスタと、センスアンプ部SAPを構成するトランジスタのうち最もカラムセレクト部CSP側にあるトランジスタとの距離である。距離DIS2は、カラムセレクト部CSPを構成するトランジスタのうち最もイコライザ部ICP側にあるトランジスタと、イコライザ部ICPを構成するトランジスタのうち最もカラムセレクト部CSP側にあるトランジスタとの距離である。なお、2つのトランジスタ間の距離とは、当該2つのトランジスタの間に形成されている絶縁分離膜ISLの第1方向DR1における長さである。距離DIS1は、距離DIS2の1.5倍以下であることが好ましい。
【0071】
ゲート絶縁膜GO1〜ゲート絶縁膜GO9は、例えば二酸化珪素(SiO)により形成される。ゲート電極GE1〜ゲート電極GE9及び列選択線YSWは、例えば不純物がドープされた多結晶のSiにより形成される。コンタクトプラグCP及びビアプラグVPは、例えばタングステン(W)により形成される。
【0072】
層間絶縁膜ILD1及び層間絶縁膜ILD2は、例えばSiOにより形成される。ビット線BL1及びビット線BL2、配線WL1a〜配線WL1i、配線WL2a及び配線WL2b、データ線DL1及びデータ線DL2、イコライザ駆動線PDL、電源線PL並びにセンスアンプ駆動線SAD1及びセンスアンプ駆動線SAD2は、例えばアルミニウム(Al)、Al合金、銅(Cu)、Cu合金等により形成される。
【0073】
(第1実施形態に係る半導体装置の製造方法)
以下に、第1実施形態に係る半導体装置の製造方法を説明する。
【0074】
第1実施形態に係る半導体装置の製造方法は、従来公知の方法により製造される。より具体的には、不純物拡散領域DIF1a〜不純物拡散領域DIF8b及びウェル領域WR1〜ウェル領域WR9は、例えばイオン注入により形成される。ゲート絶縁膜GO1〜ゲート絶縁膜GO9は、例えば熱酸化により形成される。
【0075】
ゲート電極GE1〜ゲート電極GE9及び列選択線YSWは、例えばゲート電極GE1〜ゲート電極GE9を構成する材料をCVD(Chemical Vapor Deposition)等で製膜するとともに、フォトリソグラフィ及びエッチングでパターンニングすることにより形成される。層間絶縁膜ILD1及び層間絶縁膜ILD2は、例えば層間絶縁膜ILD1及び層間絶縁膜ILD2を構成する材料をCVD等で成膜するとともに、CMP(Chemical Mechanical Polishing)で平坦化することにより形成される。
【0076】
コンタクトプラグCPは、例えばRIE(Reactive Ion Etching)等により層間絶縁膜ILD1に形成されたコンタクトホールCHにCVD等でコンタクトプラグCPを構成する材料を埋め込むとともに、コンタクトホールCHからはみ出した材料をCMP等で除去することにより形成される。ビアプラグVPは、例えばRIE等により層間絶縁膜ILD2に形成されたビアホールVHにCVD等でビアプラグVPを構成する材料を埋め込むとともに、ビアホールVHからはみ出した材料をCMP等で除去することにより形成される。
【0077】
ビット線BL1及びビット線BL2、配線WL1a〜配線WL1i、配線WL2a及び配線WL2b、データ線DL1及びデータ線DL2、イコライザ駆動線PDL、電源線PL並びにセンスアンプ駆動線SAD1及びセンスアンプ駆動線SAD2は、これらを構成する材料をスパッタリング等で成膜するとともに、フォトリソグラフィ及びエッチングでパターンニングすることにより形成される。
【0078】
(第1実施形態に係る半導体装置の効果)
以下に、第1実施形態に係る半導体装置の効果を説明する。
【0079】
カラムセレクト部CSPを構成するトランジスタが、センスアンプ部SAPを構成するトランジスタ及びイコライザ部ICPを構成するトランジスタよりも、第1方向DR1において、第1回路ブロックCIR1に近い位置に配置されている場合、カラムセレクト部CSPを構成するトランジスタは、その製造時に、相対的にトランジスタ密度が低い第1回路ブロックCIR1の影響を受けやすい。具体的には、ゲート周辺のトランジスタ密度が異なると、エッチング工程時におけるエッチング量に、ばらつきが生じやすい。すなわち、第1回路ブロックCIR1に近いメモリ回路ブロックMEMの外周部に形成されるトランジスタと、メモリ回路ブロックMEMの外周部より内側の領域に形成されるトランジスタとで、ゲート長に差が生じやすい。結果として、メモリ回路ブロックMEMにおける位置に応じて、カラムセレクト部CSPを構成するトランジスタのゲート長に、ばらつきが生じやすい。トランジスタのゲート長にばらつきが生じると、例えば、メモリセルの書き込み特性にばらつきが生じる。
【0080】
他方、第1実施形態に係る半導体装置においては、カラムセレクト部CSPを構成するトランジスタが、センスアンプ部SAPを構成するトランジスタ及びイコライザ部ICPを構成するトランジスタの少なくとも一方よりも、第1方向DR1において、第1回路ブロックCIR1から離れた位置に配置されている。
【0081】
そのため、第1実施形態に係る半導体装置においては、カラムセレクト部CSPを構成するトランジスタは、メモリ回路ブロックMEMの外周部より内側の領域に配置されるため、その製造時に、相対的にトランジスタ密度が低い第1回路ブロックCIR1の影響を受けにくい。その結果、第1実施形態に係る半導体装置においては、カラムセレクト部CSPを構成するトランジスタのゲート長にばらつきが生じにくい。すなわち、第1実施形態に係る半導体装置においては、カラムセレクト部CSPを構成するトランジスタの駆動能力不足を原因とする不良が生じにくい。また、ゲート周辺の影響を除去するために、メモリ回路ブロックMEMの外周部にダミーゲートを設けることが考えられるが、このようなダミーゲートを設けた場合、メモリ回路ブロックMEMの面積が増大してしまう。これに対して、第1実施形態に係る半導体装置では、回路レイアウトの変更で周辺環境からの影響によるゲート長のばらつきを抑制することができるため、メモリ回路ブロックMEMの面積を増加させる必要がない。
【0082】
一般に、ゲート長が短くなるほど、ゲート長のばらつきが生じやすくなる傾向にある。そのため、ゲート長L1が60nm以下の場合、カラムセレクト部CSPを構成するトランジスタのゲート長は、相対的にトランジスタ密度の低い第1回路ブロックCIR1の影響を受けやすい。第1実施形態に係る半導体装置においては、このような場合でも、カラムセレクト部CSPを構成するトランジスタのゲート長にばらつきが抑制される。
【0083】
センスアンプ部SAPを構成するトランジスタは、カラムセレクト部CSPを構成するトランジスタよりも、ゲート長のばらつきに対する感度が高い(ゲート長のばらつきに対する許容度が低い)。第1方向DR1において第1回路ブロックCIR1から離れて配置されるトランジスタほど、第1回路ブロックCIR1の影響によるゲート長のばらつきが生じにくい。
【0084】
そのため、第1実施形態に係る半導体装置において、イコライザ部ICPを構成するトランジスタが第1方向DR1においてカラムセレクト部CSPを構成するトランジスタよりも第1回路ブロックCIR1に近い位置に配置され、かつ、センスアンプ部SAPを構成するトランジスタが第1方向DR1においてカラムセレクト部CSPを構成するトランジスタよりも第1回路ブロックCIR1から離れた位置に配置される場合、センスアンプ回路SACを構成するトランジスタを、要求されるゲート長のばらつきの許容度に応じて配列することができる。
【0085】
イコライザ部ICPはデジタル的な動作を行う一方、カラムセレクト部CSP及びセンスアンプ部SAPはアナログ的な動作を行う。また、カラムセレクト部CSP及びセンスアンプ部SAPは、読出し・書き込み時において、同時に動作する。そのため、カラムセレクト部CSPとセンスアンプ部SAPの間においては、各々のウェル領域の間におけるリーク、基板電位のフローティングを抑制する必要がある。
【0086】
第1実施形態に係る半導体装置において、距離DIS1が距離DIS2よりも大きい場合には、このような問題の発生を抑制することができる。特に、距離DIS1が距離DIS2の1.5倍以下である場合、回路面積の増加を抑制しつつ、上記のような問題の発生を抑制することができる。
【0087】
(第2実施形態に係る半導体装置)
以下に、第2実施形態に係る半導体装置を説明する。なお、以下においては、第1実施形態に係る半導体装置と異なる点を主に説明し、重複する説明は繰り返さない。
【0088】
図12に示すように、第2実施形態に係る半導体装置は、半導体基板SUBを有している。半導体基板SUBは、外周PERを有している。第2実施形態に係る半導体装置において、第1面FSには、メモリ回路ブロックMEMと、第1回路ブロックCIR1と、第2回路ブロックCIR2と、第3回路ブロックCIR3とが形成されている。なお、第2実施形態に係る半導体装置においては、第1回路ブロックCIR1、第2回路ブロックCIR2及び第3回路ブロックCIR3は、形成されていなくてもよい。
【0089】
図13に示すように、第2実施形態に係る半導体装置においては、メモリ回路ブロックMEMは、メモリセルアレイMCAと、ビット線BL1及びビット線BL2と、センスアンプ回路SACとを有している。センスアンプ回路SACの中には、ビット線BL1及びビット線BL2の延在方向(第1方向DR1)において、外周PER(外周PERを構成する辺)と隣り合っているものがある。なお、メモリ回路ブロックMEMの外側にI/Oセル等の他の回路ブロックが配置されている場合、「センスアンプ回路SACが外周PERと隣り合う」は、平面視において、センスアンプ回路SACが当該他の回路ブロックを挟んで外周PERに対向するように配置されていることを意味する。
【0090】
第1方向DR1において第1回路ブロックCIR1に隣り合って配置されているセンスアンプ回路SACでは、カラムセレクト部CSPを構成するトランジスタは、第1方向DR1において、センスアンプ部SAPを構成するトランジスタ及びイコライザ部ICPを構成するトランジスタの少なくとも一方よりも、第1回路ブロックCIR1から離れた位置にある。
【0091】
カラムセレクト部CSPを構成するトランジスタが、センスアンプ部SAPを構成するトランジスタ及びイコライザ部ICPを構成するトランジスタよりも、第1方向DR1において、外周PERに近い位置に配置されている場合、カラムセレクト部CSPを構成するトランジスタは、その製造時に、外周PERの外側の影響を受けやすい。具体的には、ゲート周辺のトランジスタ密度が異なると、エッチング工程時におけるエッチング量に、ばらつきが生じやすい。すなわち、外周PERに近いメモリ回路ブロックMEMの外周部に形成されるトランジスタとメモリ回路ブロックMEMの外周部より内側の領域に形成されるトランジスタとで、ゲート長に差が生じやすい。この場合には、カラムセレクト部CSPを構成するトランジスタのゲート長にばらつきが生じやすい。
【0092】
他方、第2実施形態に係る半導体装置においては、カラムセレクト部CSPを構成するトランジスタが、センスアンプ部SAPを構成するトランジスタ及びイコライザ部ICPを構成するトランジスタの少なくとも一方よりも、第1方向DR1において、外周PERから離れた位置に配置されている。
【0093】
そのため、第2実施形態に係る半導体装置においては、カラムセレクト部CSPを構成するトランジスタは、その製造時に、外周PERの外側の影響を受けにくい。その結果、第2実施形態に係る半導体装置においては、カラムセレクト部CSPを構成するトランジスタのゲート長にばらつきが生じにくい。
【0094】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0095】
BL1,BL2 ビット線、C キャパシタ、CH コンタクトホール、CIR1 第1回路ブロック、CIR2 第2回路ブロック、CIR3 第3回路ブロック、CP コンタクトプラグ、CSP カラムセレクト部、DL1,DL2 データ線、DIF1a,DIF1b,DIF2a,DIF2b,DIF3a,DIF3b,DIF4a,DIF5a,DIF5b,DIF6a,DIF7a,DIF7b,DIF8a,DIF8b 不純物拡散領域、DIS1,DIS2 距離、DR1 第1方向、DR2 第2方向、FS 第1面、GE1,GE2,GE3,GE4,GE5,GE6,GE7,GE8,GE9 ゲート電極、GO1,GO2,GO3,GO4,GO5,GO6,GO7,GO8,GO9 ゲート絶縁膜、ICP イコライザ部、ILD1,ILD2 層間絶縁膜、ISL 絶縁分離膜、L1,L2,L3,L4,L5,L6,L7,L8,L9 ゲート長、MC メモリセル、MCA メモリセルアレイ、MEM メモリ回路ブロック、PDL イコライザ駆動線、PER 外周、PL 電源線、SAC センスアンプ回路、SAD1,SAD2 センスアンプ駆動線、SAP センスアンプ部、SS 第2面、SUB 半導体基板、Tr1,Tr2,Tr3,Tr4,Tr5,Tr6,Tr7,Tr8,Tr9,Tr10 トランジスタ、VH ビアホール、VP ビアプラグ、WL 行選択線、WL1a,WL1b,WL1c,WL1d,WL1e,WL1f,WL1g,WL1h,WL1i 配線、WR1,WR2,WR3,WR4,WR5,WR6,WR7,WR8,WR9 ウェル領域、YSW 列選択線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】