(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2019145562
(43)【公開日】20190829
(54)【発明の名称】薄膜トランジスタおよび表示装置
(51)【国際特許分類】
   H01L 29/786 20060101AFI20190802BHJP
   G09F 9/30 20060101ALI20190802BHJP
   G02F 1/1368 20060101ALI20190802BHJP
   H01L 27/146 20060101ALN20190802BHJP
【FI】
   !H01L29/78 617U
   !H01L29/78 618B
   !G09F9/30 338
   !G02F1/1368
   !H01L27/146 C
【審査請求】未請求
【請求項の数】11
【出願形態】OL
【全頁数】14
(21)【出願番号】2018025959
(22)【出願日】20180216
(71)【出願人】
【識別番号】514188173
【氏名又は名称】株式会社JOLED
【住所又は居所】東京都千代田区神田錦町三丁目23番地
(74)【代理人】
【識別番号】110001357
【氏名又は名称】特許業務法人つばさ国際特許事務所
(72)【発明者】
【氏名】浅野 直城
【住所又は居所】東京都千代田区神田錦町三丁目23番地 株式会社JOLED内
(72)【発明者】
【氏名】國吉 督章
【住所又は居所】東京都千代田区神田錦町三丁目23番地 株式会社JOLED内
【テーマコード(参考)】
2H192
4M118
5C094
5F110
【Fターム(参考)】
2H192AA24
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2H192CB83
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(57)【要約】
【課題】特性の悪化を抑えることが可能な薄膜トランジスタおよび、この薄膜トランジスタを用いた表示装置を提供する。
【解決手段】
基板と、前記基板の選択的な領域に設けられた半導体層と、前記基板の前記半導体層が設けられた領域に設けられ、前記半導体層の表面を覆う第1ゲート絶縁膜と、前記第1ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、前記第1ゲート絶縁膜を間にして、前記半導体層を覆う第2ゲート絶縁膜と、前記第2ゲート絶縁膜を間にして前記半導体層に対向するゲート電極とを備えた薄膜トランジスタ。
【選択図】図1
【特許請求の範囲】
【請求項1】
基板と、
前記基板の選択的な領域に設けられた半導体層と、
前記基板の前記半導体層が設けられた領域に設けられ、前記半導体層の表面を覆う第1ゲート絶縁膜と、
前記第1ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、前記第1ゲート絶縁膜を間にして、前記半導体層を覆う第2ゲート絶縁膜と、
前記第2ゲート絶縁膜を間にして前記半導体層に対向するゲート電極と
を備えた薄膜トランジスタ。
【請求項2】
前記第1ゲート絶縁膜の平面形状は、前記半導体層の平面形状と同じである
請求項1に記載の薄膜トランジスタ。
【請求項3】
前記第2ゲート絶縁膜のチャネル幅方向の大きさは、前記半導体層のチャネル幅の大きさよりも大きい
請求項1に記載の薄膜トランジスタ。
【請求項4】
前記半導体層の前記チャネル幅方向の端面と前記ゲート電極との間には、前記第2ゲート絶縁膜が設けられている
請求項1に記載の薄膜トランジスタ。
【請求項5】
前記第2ゲート絶縁膜の平面形状は、前記ゲート電極の平面形状と同じである
請求項1に記載の薄膜トランジスタ。
【請求項6】
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜と同じ絶縁材料を含む
請求項1に記載の薄膜トランジスタ。
【請求項7】
前記第2ゲート絶縁膜の厚みは、前記第1ゲート絶縁膜の厚みと異なっている
請求項1に記載の薄膜トランジスタ。
【請求項8】
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜の厚みよりも大きな厚みを有する
請求項1に記載の薄膜トランジスタ。
【請求項9】
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜の厚みよりも大きな厚みを有する
請求項1に記載の薄膜トランジスタ。
【請求項10】
前記半導体層は酸化物半導体材料を含む
請求項1に記載の薄膜トランジスタ。
【請求項11】
表示素子および前記表示素子を駆動する薄膜トランジスタを備え、
前記薄膜トランジスタは、
基板と、
前記基板の選択的な領域に設けられた半導体層と、
前記基板の前記半導体層が設けられた領域に設けられ、前記半導体層の表面を覆う第1ゲート絶縁膜と、
前記第1ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、前記第1ゲート絶縁膜を間にして、前記半導体層を覆う第2ゲート絶縁膜と、
前記第2ゲート絶縁膜を間にして前記半導体層に対向するゲート電極とを含む
表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、基板上に半導体層およびゲート電極を有する薄膜トランジスタ(TFT:Thin Film Transistor)およびこれを用いた表示装置に関する。
【背景技術】
【0002】
近年、薄膜トランジスタは、例えば、表示装置などの様々な分野の電子機器に活用されている(例えば、特許文献1)。この薄膜トランジスタは、例えば、基板上に半導体層、ゲート絶縁膜およびゲート電極等を有している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】国際公開第2007/032128号
【発明の概要】
【発明が解決しようとする課題】
【0004】
この薄膜トランジスタでは、例えば移動度およびS値等の特性の悪化を抑えることが望まれている。
【0005】
したがって、特性の悪化を抑えることが可能な薄膜トランジスタおよび、この薄膜トランジスタを用いた表示装置を提供することが望ましい。
【課題を解決するための手段】
【0006】
本技術の一実施の形態に係る薄膜トランジスタは、基板と、基板の選択的な領域に設けられた半導体層と、基板の半導体層が設けられた領域に設けられ、半導体層の表面を覆う第1ゲート絶縁膜と、第1ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、第1ゲート絶縁膜を間にして、半導体層を覆う第2ゲート絶縁膜と、第2ゲート絶縁膜を間にして半導体層に対向するゲート電極とを備えたものである。
【0007】
本技術の一実施の形態に係る表示装置は、表示素子および表示素子を駆動する薄膜トランジスタを備え、薄膜トランジスタは、基板と、基板の選択的な領域に設けられた半導体層と、基板の半導体層が設けられた領域に設けられ、半導体層の表面を覆う第1ゲート絶縁膜と、第1ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、第1ゲート絶縁膜を間にして、半導体層を覆う第2ゲート絶縁膜と、第2ゲート絶縁膜を間にして半導体層に対向するゲート電極とを含むものである。
【0008】
本技術の一実施の形態に係る薄膜トランジスタおよび表示装置では、半導体層とゲート電極との間に第1ゲート絶縁膜および第2ゲート絶縁膜が設けられている。これにより、半導体層と第1ゲート絶縁膜とを同時に形成し、成膜直後から半導体層の表面を第1ゲート絶縁膜により保護することが可能となる。
【発明の効果】
【0009】
本技術の一実施の形態に係る薄膜トランジスタおよび表示装置によれば、半導体層とゲート電極との間に第1ゲート絶縁膜および第2ゲート絶縁膜を設けるようにしたので、製造過程での半導体層の表面の欠陥の発生を抑えることが可能となる。よって、例えば、移動度およびS値等の特性の悪化を抑えることが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
【図面の簡単な説明】
【0010】
【図1】本技術の一実施の形態に係る薄膜トランジスタの概略構成を表す、チャネル幅方向に沿った断面模式図である。
【図2】図1に示した薄膜トランジスタのチャネル長方向に沿った断面模式図である。
【図3】図1,2に示した薄膜トランジスタの平面模式図である。
【図4A】図1に示した薄膜トランジスタの製造方法の一工程を表す断面模式図である。
【図4B】図4Aに続く工程を表す断面模式図である。
【図4C】図4Bに続く工程を表す断面模式図である。
【図4D】図4Cに続く工程を表す断面模式図である。
【図5】比較例に係る薄膜トランジスタの概略構成を表す、チャネル幅方向に沿った断面模式図である。
【図6】図5に示した薄膜トランジスタの製造方法の一工程を表す断面模式図である。
【図7A】図1,5に示した薄膜トランジスタの移動度を表す図である。
【図7B】図1,5に示した薄膜トランジスタのS値を表す図である。
【図8】図1等に示した薄膜トランジスタを適用した表示装置の機能構成を表すブロック図である。
【図9】図1等に示した薄膜トランジスタを適用した撮像装置の構成を表すブロック図である。
【図10】電子機器の構成を表すブロック図である。
【発明を実施するための形態】
【0011】
以下、本技術の実施の形態について、図面を参照して詳細に説明する。
【0012】
<実施の形態>
[構成]
図1、図2および図3は、本技術の一実施の形態に係る薄膜トランジスタ(薄膜トランジスタ1)の構成を模式的に表したものである。図1は、薄膜トランジスタ1のチャネル幅方向に沿った断面(YZ断面)構成、図2は、薄膜トランジスタ1のチャネル長方向に沿った断面(XZ断面)構成、図3は、薄膜トランジスタ1の平面(XY平面)構成を各々表している。図3に示したI−I’線に示した断面構成が図1に対応し、図3に示したII−II’線に沿った断面構成が図2に対応する。薄膜トランジスタ1は、例えば表示装置および撮像装置(後述の図8の表示装置2Aおよび図9の撮像装置2B)等の駆動回路に用いられる。この駆動回路には、薄膜トランジスタ1とともに、例えば保持容量が設けられていてもよい。
【0013】
薄膜トランジスタ1は、例えばトップゲート型のトランジスタであり、基板11上に、UC(Under Coat)膜12および絶縁膜13を介して半導体層14、ゲート絶縁膜15およびゲート電極16をこの順に有している(図1)。薄膜トランジスタ1は、半導体層14上に、層間絶縁膜17を介してソース・ドレイン電極18を有している(図2)。
【0014】
基板11は、例えば、ガラス,石英およびシリコンなどから構成されている。あるいは、基板11は、例えば、PET(ポリエチレンテレフタレート),PI(ポリイミド),PC(ポリカーボネート)またはPEN(ポリエチレンナフタレート)などの樹脂材料から構成されていてもよい。この他にも、ステンレス鋼(SUS)などの金属板に絶縁材料を成膜したものを基板11に用いることもできる。
【0015】
UC膜12は、基板11から、上層に例えばナトリウムイオン等の物質が移動するのを防ぐためのものであり、窒化シリコン(SiN)膜および酸化シリコン(SiO)膜等の絶縁材料により構成されている。例えば、UC膜12は、基板11側から順に、窒化シリコン(SiN)膜および酸化シリコン(SiO)膜が積層された構造を有していてもよい。UC膜12は、基板11全面にわたって設けられている。
【0016】
UC膜12上の絶縁膜13は、例えば基板11全面にわたって設けられている。この絶縁膜13は、シリコン酸化膜(SiO)、シリコン窒化膜(SiN)、酸窒化シリコン(SiON)および酸化アルミニウム膜(AlO)等の無機絶縁膜により構成されている。この絶縁膜13は、保持容量を構成する一対の電極の間に設けられていてもよい。
【0017】
半導体層14は、絶縁膜13およびUC膜12を間にして、基板11上の選択的な領域に設けられている。半導体層14は、チャネル長方向(X方向)に大きさL14(チャネル長L14)、チャネル幅方向(Y方向)に大きさW14(チャネル幅W14)を有している。
【0018】
この半導体層14は、例えば、インジウム(In),ガリウム(Ga),亜鉛(Zn),スズ(Sn),チタン(Ti)およびニオブ(Nb)のうちの少なくとも1種の元素の酸化物を主成分として含む酸化物半導体から構成されている。具体的には、半導体層14に酸化インジウムスズ亜鉛(ITZO),酸化インジウムガリウム亜鉛(IGZO:InGaZnO),酸化亜鉛(ZnO),酸化インジウム亜鉛(IZO),酸化インジウムガリウム(IGO),酸化インジウムスズ(ITO)および酸化インジウム(InO)等を用いることができる。半導体層14は、アモルファスシリコン,微結晶シリコン,多結晶シリコンまたは有機半導体等の他の半導体材料を用いて構成するようにしてもよい。半導体層14の厚みは、例えば10nm〜300nmであり、60nm以下であることが好ましい。半導体層14の厚みを薄くすることにより、半導体中に含まれる欠陥の絶対量が減少し、しきい値電圧の負シフトが抑えられる。したがって、オンオフ比の高い、優れたトランジスタ特性を実現することができる。また、半導体層14の成膜に要する時間が短縮されるので、生産性を向上させることができる。
【0019】
半導体層14には、ゲート電極16に対向するチャネル領域と、チャネル領域よりも電気抵抗の低い低抵抗領域とが設けられている。半導体層14の低抵抗領域は、チャネル長方向に沿った、チャネル領域の両側に設けられている。この低抵抗領域に、ソース・ドレイン電極18が接続されている(図2)。半導体層14の表面S14(ゲート電極16との対向面)および端面は、ゲート絶縁膜15に覆われており、半導体層14は、ゲート電極16と電気的に分離されている。
【0020】
本実施の形態では、この半導体層14とゲート電極16との間のゲート絶縁膜15が、第1ゲート絶縁膜15Aおよび第2ゲート絶縁膜15Bを含んでいる。第1ゲート絶縁膜15Aは、半導体層14の表面S14に接して設けられ、第2ゲート絶縁膜15Bは、この第1ゲート絶縁膜15Aを間にして、半導体層14を覆っている。詳細は後述するが、これにより、製造過程での半導体層14の表面S14の欠陥の発生を抑えることが可能となる。
【0021】
第1ゲート絶縁膜15Aは、基板11上の半導体層14が設けられた領域に配置されている。第1ゲート絶縁膜15Aは、半導体層14を形成する際のレジスト膜(後述の図4Cのレジスト膜R)を用い、半導体層14と同一工程で形成されたものである。この第1ゲート絶縁膜15Aにより、製造過程で、半導体層14の表面S14が覆われ、保護されるようになっている。
【0022】
第1ゲート絶縁膜15Aは、例えば、半導体層14の平面形状と略同じ平面形状を有しており、第1ゲート絶縁膜15Aの端面は、平面(XY平面)視で、半導体層14の端面と同じ位置に設けられている(図1〜図3)。第1ゲート絶縁膜15Aのチャネル幅方向の大きさW15Aは、例えば、半導体層14のチャネル幅方向の大きさW14と同じである(図1,図3)。第1ゲート絶縁膜15Aは、例えば処理方法等の影響により、平面視で、半導体層14よりも小さくなっていてもよく、基板11上の半導体層14が設けられた領域よりも内側に配置されていてもよい。
【0023】
第1ゲート絶縁膜15Aとゲート電極16との間に設けられた第2ゲート絶縁膜15Bは、チャネル幅方向の大きさW15Bを有している。この第2ゲート絶縁膜15Bのチャネル幅方向の大きさW15Bは、第1ゲート絶縁膜15Aのチャネル幅方向の大きさW15Aよりも大きくなっており、第2ゲート絶縁膜15Bは、第1ゲート絶縁膜15Aよりもチャネル幅方向の両側に、拡幅して設けられている。換言すれば、この第2ゲート絶縁膜15Bにより、半導体層14のチャネル幅方向の端面の一部が覆われる。この第2ゲート絶縁膜15Bは、半導体層14の端面とゲート電極16との間に設けられるので、ゲート電極16と半導体層14の端面との間の短絡の発生が抑えられる。例えば、第2ゲート絶縁膜15Bは、ゲート電極16の平面形状と略同じ平面形状を有しており(図3)、薄膜トランジスタ1は、例えば、セルフアライン構造を有するトランジスタである。
【0024】
第1ゲート絶縁膜15Aの厚みTA(Z方向の大きさ)と、第2ゲート絶縁膜15Bの厚みTBは、例えば、異なっている。第1ゲート絶縁膜15Aの厚みTAと第2ゲート絶縁膜の厚みTBとの和は、例えば50〜300nmである。例えば、第1ゲート絶縁膜15Aの厚みTAを、第2ゲート絶縁膜15Bの厚みTBよりも大きくすることにより、半導体層14の表面S14がより確実に保護され、薄膜トランジスタ1の特性の悪化をより効果的に抑えることができる。第2ゲート絶縁膜15Bの厚みTBを、第1ゲート絶縁膜15Aの厚みTAよりも大きくするようにしてもよい。第2ゲート絶縁膜15Bの厚みTBを、第1ゲート絶縁膜15Aの厚みTAよりも大きくすることにより、ゲート電極16と半導体層14との短絡の発生を抑えることができる。
【0025】
第1ゲート絶縁膜15Aおよび第2ゲート絶縁膜15Bは、例えば同じ絶縁材料により構成されている。第1ゲート絶縁膜15Aと第2ゲート絶縁膜15Bとを同じ絶縁材料により構成することにより、製造工程を簡便化することができる。例えば、第1ゲート絶縁膜15Aおよび第2ゲート絶縁膜15Bには、例えばシリコン酸化膜(SiO)、シリコン窒化膜(SiN)、シリコン窒化酸化膜(SiON)および酸化アルミニウム膜(AlO)等の無機絶縁材料を用いることができる。第1ゲート絶縁膜15Aの構成材料と、第2ゲート絶縁膜15Bの構成材料とを異ならせるようにしてもよい。
【0026】
ゲート電極16は、第2ゲート絶縁膜15Bを間にして半導体層14に対向している。このゲート電極16は、印加されるゲート電圧(Vg)によって、半導体層14のチャネル領域中のキャリア密度を制御すると共に、電位を供給する配線としての機能を有するものである。ゲート電極16のチャネル幅方向の大きさW16は、例えば、第2ゲート絶縁膜15Bのチャネル幅方向の大きさW15Bと同じである。ゲート電極16の端面は、平面視で、第2ゲート絶縁膜15Bの端面と同じ位置に設けられている(図1〜図3)。
【0027】
このゲート電極16の構成材料は、例えば、チタン(Ti),タングステン(W),タンタル(Ta),アルミニウム(Al),モリブデン(Mo),銀(Ag),ネオジウム(Nd)および銅(Cu)のうちの1種を含む単体および合金が挙げられる。あるいは、それらのうちの少なくとも1種を含む化合物および2種以上を含む積層膜であってもよい。また、例えばITO等の透明導電膜が用いられても構わない。
【0028】
層間絶縁膜17は、例えば基板11の全面に設けられている。層間絶縁膜17には、例えば、酸化シリコン(SiO),窒化シリコン(SiN)膜,酸窒化シリコン(SiON)膜等および酸化アルミニウム(Al23)膜等の無機絶縁材料を用いることができる。層間絶縁膜19に、例えばポリイミド樹脂膜,ノボラック樹脂膜またはアクリル樹膜等の有機絶縁材料を用いるようにしてもよい。層間絶縁膜17は、無機絶縁膜と有機絶縁膜との積層構造を有していてもよい。図1は、層間絶縁膜17を省略して表している。
【0029】
層間絶縁膜17上に設けられたソース・ドレイン電極18は、薄膜トランジスタ1のソースまたはドレインとして機能するものであり、例えば、層間絶縁膜17および第1ゲート絶縁膜14Aに設けられた接続孔を介して、半導体層14の低抵抗領域に接続されている。このソース・ドレイン電極18は、例えば、上記ゲート電極16の構成材料として列挙したものと同様の金属または透明導電膜を含んで構成されている。このソース・ドレイン電極18としては、電気伝導性の良い材料が選択されることが望ましい。
【0030】
[製造方法]
上記のような薄膜トランジスタ1は、例えば次のようにして製造することができる(図4A〜図4D)。
【0031】
まず、図4Aに示したように、基板11上に、UC膜12および絶縁膜13をこの順に形成する。次に、図4Bに示したように、絶縁膜13上に、半導体材料膜14Mおよび絶縁材料膜15AMをこの順に、連続して成膜する。後の工程で、半導体材料膜14Mにより、半導体層14が形成され、絶縁材料膜15AMにより第1ゲート絶縁膜15Aが形成される。本実施の形態では、このように半導体材料膜14Mおよび絶縁材料膜15AMを連続して成膜するので、製造過程で、半導体層14の表面S14が保護される。
【0032】
半導体材料膜14Mおよび絶縁材料膜15AMを成膜した後、図4Cに示したように、所定の形状のレジスト膜Rを用いて、半導体材料膜14Mおよび絶縁材料膜15AMを同時にパターニングする。具体的には、例えば、所定形状のレジスト膜Rを用いて絶縁材料膜15AMをドライエッチングした後、このレジスト膜Rを用いて半導体材料膜14Mのウェットエッチングを行う。この後、レジスト膜Rを剥離し、アニール処理を行う。これにより、互いに同一の平面形状を有する半導体層14および第1ゲート絶縁膜15Aが同時に形成される。ここでは、半導体層14の表面S14が第1ゲート絶縁膜15Aに覆われているので、半導体層14の表面S14へのレジスト膜Rの残渣の付着およびアニール工程に起因した半導体層14の表面S14での欠陥の発生等が抑えられる。
【0033】
同一工程で半導体層14および第1ゲート絶縁膜15Aを形成した後、これらを覆うようにして、基板11の全面に絶縁材料膜15BMおよび導電材料膜16Mをこの順に成膜する(図4D)。このとき、第1ゲート絶縁膜15Aの表面および端面と、半導体層14の端面とが、絶縁材料膜15BMで覆われる。後の工程で、絶縁材料膜15BMにより第2ゲート絶縁膜15Bが、導電材料膜16Mによりゲート電極16が各々形成される。
【0034】
絶縁材料膜15BMおよび導電材料膜16Mを成膜した後、これらのパターニングを連続して行う。具体的には、例えば、導電材料膜16M上に所定形状のレジスト膜を形成した後、このレジスト膜を用いて、導電材料膜16Mおよび絶縁材料膜15BMをこの順にエッチングする。これにより、同一の平面形状を有するゲート電極16および第2ゲート絶縁膜15Bが形成される。
【0035】
この後、基板11の全面に層間絶縁膜17を形成する。最後に、層間絶縁膜17上に、ソース・ドレイン電極18を形成することにより、図1〜図3に示した薄膜トランジスタ1が完成する。
【0036】
[作用、効果]
本実施の形態の薄膜トランジスタ1では、ゲート電極16に閾値電圧以上のオン電圧が印加されると、半導体層14のチャネル領域が活性化される。これにより、一対のソース・ドレイン電極18間に電流が流れる。
【0037】
ここでは、半導体層14とゲート電極16との間に第1ゲート絶縁膜15Aおよび第2ゲート絶縁膜15Bが設けられている。第1ゲート絶縁膜15Aは、半導体層14と同時に形成され、半導体層14の表面S14を覆っている。このような第1ゲート絶縁膜15Aにより、成膜直後から半導体層14の表面S14が保護される。以下、この作用効果について、比較例を用いつつ説明する。
【0038】
図5は、比較例にかかる薄膜トランジスタ(薄膜トランジスタ100)のチャネル幅方向に沿った模式的な断面(YZ断面)構成を表したものである。この薄膜トランジスタ100は、半導体層14とゲート電極16との間に、第2ゲート絶縁膜15Bのみを有している。即ち、薄膜トランジスタ100では、第2ゲート絶縁膜15Bが半導体層14の表面S14に接している。
【0039】
このような薄膜トランジスタ100は、例えば以下のようにして形成する。
【0040】
まず、薄膜トランジスタ1で説明したのと同様にして、基板11上にUC膜12および絶縁膜13を形成する(図4A参照)。次いで、図6に示したように、所定形状のレジスト膜Rを用いて、UC膜12上に半導体層14を形成する。続いて、レジスト膜Rの剥離およびアニール処理を行う。この後、薄膜トランジスタ1で説明したのと同様にして、第2ゲート絶縁膜15Bおよびゲート電極16を形成する。
【0041】
このように、薄膜トランジスタ100の製造方法では、表面S14を第1ゲート絶縁膜(図4Cの第1ゲート絶縁膜15A)で覆わずに、半導体層14のパターニングを行っている。このため、半導体層14の表面S14にレジスト膜Rの残渣が付着し、あるいは、アニール工程に起因して、半導体層14の表面S14に欠陥が発生するおそれがある。この半導体層14の表面S14の欠陥は、例えば移動度およびS値等の薄膜トランジスタ100の特性の悪化を引き起こす。
【0042】
これに対し、薄膜トランジスタ1では、第1ゲート絶縁膜15A(絶縁材料膜15AM)により、半導体層14(半導体材料膜14M)の表面S14が保護された状態で、半導体層14のパターニングを行う。したがって、半導体層14の表面S14へのレジスト膜Rの残渣の付着、およびアニール工程に起因した半導体層14の表面S14での欠陥の発生等が抑えられる。
【0043】
図7A,図7Bは、第1ゲート絶縁膜15Aの厚みTAを変化させたときの、薄膜トランジスタ1,100の特性を表すものである。図7Aは、薄膜トランジスタ1,100の移動度、図7Bは薄膜トランジスタ1,100のS値を各々表している。図7A,図7Bでは、第1ゲート絶縁膜15Aの厚みTAと第2ゲート絶縁膜15Bの厚みTBとの和を200nmとした。第1ゲート絶縁膜15Aの厚みTAが0nm、即ち、第2ゲート絶縁膜15Bのみを設けた場合が、薄膜トランジスタ100に対応する。
【0044】
図7A,図7Bに示されているように、第1ゲート絶縁膜15Aを有する薄膜トランジスタ1では、薄膜トランジスタ100に比べて移動度およびS値が向上する。また、第1ゲート絶縁膜15Aの厚みTAを、第2ゲート絶縁膜15Bの厚みTBよりも大きくするに連れて(例えば厚みTAが150nm、厚みTBが50nm)、薄膜トランジスタ1の特性をより向上させることが可能となる。
【0045】
以上説明したように本実施の形態では、半導体層14とゲート電極16との間に第1ゲート絶縁膜15Aおよび第2ゲート絶縁膜15Bを設けるようにしたので、製造過程での半導体層14の表面S14の欠陥の発生を抑えることが可能となる。よって、例えば、移動度およびS値等の特性の悪化を抑えることが可能となる。
【0046】
また、第1ゲート絶縁膜15Aから露出された半導体層14の端面は、第2ゲート絶縁膜15Bに覆われるので、半導体層14の端面とゲート電極16との間での短絡の発生を抑えることができる。
【0047】
<適用例>
上記実施の形態および変形例において説明した薄膜トランジスタ1は、例えば表示装置(後述の図8の表示装置2A)および撮像装置(後述の図9の撮像装置2B)等の駆動回路に用いることができる。
【0048】
図8は、表示装置2Aの機能ブロック構成を示したものである。表示装置2Aは、外部から入力された映像信号あるいは内部で生成した映像信号を、映像として表示するものであり、上述した有機ELディスプレイの他にも、例えば液晶ディスプレイなどにも適用される。表示装置2Aは、例えばタイミング制御部31と、信号処理部32と、駆動部33と、表示画素部34とを備えている。
【0049】
タイミング制御部31は、各種のタイミング信号(制御信号)を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、信号処理部32等の駆動制御を行うものである。信号処理部32は、例えば、外部から入力されたデジタルの映像信号に対して所定の補正を行い、それにより得られた映像信号を駆動部33に出力するものである。駆動部33は、例えば走査線駆動回路および信号線駆動回路などを含んで構成され、各種制御線を介して表示画素部34の各画素を駆動するものである。表示画素部34は、例えば有機EL素子または液晶表示素子等の表示素子と、表示素子を画素毎に駆動するための画素回路とを含んで構成されている。これらのうち、例えば、駆動部33または表示画素部34の一部を構成する各種回路に、上述の薄膜トランジスタ1が用いられる。
【0050】
図9は、撮像装置2Bの機能ブロック構成を示したものである。撮像装置2Bは、例えば画像を電気信号として取得する固体撮像装置であり、例えばCCD(Charge Coupled Device)またはCMOS(Complementary Metal Oxide Semiconductor)イメージセンサなどから構成されている。撮像装置2Bは、例えばタイミング制御部35と、駆動部36と、撮像画素部37と、信号処理部38とを備えている。
【0051】
タイミング制御部35は、各種のタイミング信号(制御信号)を生成するタイミングジェネレータを有しており、これらの各種のタイミング信号を基に、駆動部36の駆動制御を行うものである。駆動部36は、例えば行選択回路、AD変換回路および水平転送走査回路などを含んで構成され、各種制御線を介して撮像画素部37の各画素から信号を読み出す駆動を行うものである。撮像画素部37は、例えばフォトダイオードなどの撮像素子(光電変換素子)と、信号読み出しのための画素回路とを含んで構成されている。信号処理部38は、撮像画素部37から得られた信号に対して様々な信号処理を施すものである。これらのうち、例えば、駆動部36または撮像画素部37の一部を構成する各種回路に、上述の薄膜トランジスタ1が用いられる。
【0052】
<電子機器の例>
上記表示装置2Aおよび撮像装置2B等は、様々なタイプの電子機器に用いることができる。図10に、電子機器3の機能ブロック構成を示す。電子機器3としては、例えばテレビジョン装置、パーソナルコンピュータ(PC)、スマートフォン、タブレット型PC、携帯電話機、デジタルスチルカメラおよびデジタルビデオカメラ等が挙げられる。
【0053】
電子機器3は、例えば上述の表示装置2A(または撮像装置2B)と、インターフェース部40とを有している。インターフェース部40は、外部から各種の信号および電源等が入力される入力部である。このインターフェース部40は、また、例えばタッチパネル、キーボードまたは操作ボタン等のユーザインターフェースを含んでいてもよい。
【0054】
以上、実施の形態を挙げて説明したが、本技術は上記実施の形態に限定されるものではなく、種々変形が可能である。例えば、上記実施の形態に記載した各層の材料および厚みは列挙したものに限定されるものではなく、他の材料および厚みとしてもよい。
【0055】
上記実施の形態等において説明した効果は一例であり、本開示の効果は、他の効果であってもよいし、更に他の効果を含んでいてもよい。
【0056】
尚、本技術は以下のような構成を取ることも可能である。
(1)
基板と、
前記基板の選択的な領域に設けられた半導体層と、
前記基板の前記半導体層が設けられた領域に設けられ、前記半導体層の表面を覆う第1ゲート絶縁膜と、
前記第1ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、前記第1ゲート絶縁膜を間にして、前記半導体層を覆う第2ゲート絶縁膜と、
前記第2ゲート絶縁膜を間にして前記半導体層に対向するゲート電極と
を備えた薄膜トランジスタ。
(2)
前記第1ゲート絶縁膜の平面形状は、前記半導体層の平面形状と同じである
前記(1)に記載の薄膜トランジスタ。
(3)
前記第2ゲート絶縁膜のチャネル幅方向の大きさは、前記半導体層のチャネル幅の大きさよりも大きい
前記(1)または(2)に記載の薄膜トランジスタ。
(4)
前記半導体層の前記チャネル幅方向の端面と前記ゲート電極との間には、前記第2ゲート絶縁膜が設けられている
前記(1)ないし(3)のうちいずれか1つに記載の薄膜トランジスタ。
(5)
前記第2ゲート絶縁膜の平面形状は、前記ゲート電極の平面形状と同じである
前記(1)ないし(4)のうちいずれか1つに記載の薄膜トランジスタ。
(6)
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜と同じ絶縁材料を含む
前記(1)ないし(5)のうちいずれか1つに記載の薄膜トランジスタ。
(7)
前記第2ゲート絶縁膜の厚みは、前記第1ゲート絶縁膜の厚みと異なっている
前記(1)ないし(6)のうちいずれか1つに記載の薄膜トランジスタ。
(8)
前記第2ゲート絶縁膜は、前記第1ゲート絶縁膜の厚みよりも大きな厚みを有する
前記(1)ないし(7)のうちいずれか1つに記載の薄膜トランジスタ。
(9)
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜の厚みよりも大きな厚みを有する
前記(1)ないし(7)のうちいずれか1つに記載の薄膜トランジスタ。
(10)
前記半導体層は酸化物半導体材料を含む
前記(1)ないし(9)のうちいずれか1つに記載の薄膜トランジスタ。
(11)
表示素子および前記表示素子を駆動する薄膜トランジスタを備え、
前記薄膜トランジスタは、
基板と、
前記基板の選択的な領域に設けられた半導体層と、
前記基板の前記半導体層が設けられた領域に設けられ、前記半導体層の表面を覆う第1ゲート絶縁膜と、
前記第1ゲート絶縁膜よりもチャネル幅方向に拡幅して設けられ、前記第1ゲート絶縁膜を間にして、前記半導体層を覆う第2ゲート絶縁膜と、
前記第2ゲート絶縁膜を間にして前記半導体層に対向するゲート電極とを含む
表示装置。
【符号の説明】
【0057】
1…薄膜トランジスタ、11…基板、12…UC膜、13…絶縁膜、14…半導体層、14M…半導体材料膜、15…ゲート絶縁膜、15A…第1ゲート絶縁膜、15B…第2ゲート絶縁膜、15AM,15BM…絶縁材料膜、16…ゲート電極、16M…導電材料膜、17…層間絶縁膜、18…ソース・ドレイン電極、2A…表示装置、2B…撮像装置、3…電子機器、31,35…タイミング制御部、32,38…信号処理部、33,36…駆動部、34…表示画素部、37…撮像画素部、40…インターフェース部、L14,L15A,W14,W15A,W15B,W16…大きさ、TA,TB…厚み。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図4C】
【図4D】
【図5】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10】