(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2019145616
(43)【公開日】20190829
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 29/06 20060101AFI20190802BHJP
   H01L 29/78 20060101ALI20190802BHJP
   H01L 29/12 20060101ALI20190802BHJP
   H01L 21/336 20060101ALI20190802BHJP
   H01L 29/861 20060101ALI20190802BHJP
   H01L 29/868 20060101ALI20190802BHJP
   H01L 29/739 20060101ALI20190802BHJP
   H01L 21/283 20060101ALI20190802BHJP
【FI】
   !H01L29/78 652P
   !H01L29/78 653A
   !H01L29/78 652S
   !H01L29/78 652T
   !H01L29/78 652L
   !H01L29/78 658F
   !H01L29/91 D
   !H01L29/78 655F
   !H01L21/283 B
   !H01L21/283 C
   !H01L29/78 652N
   !H01L29/78 652Q
   !H01L29/91 F
【審査請求】未請求
【請求項の数】8
【出願形態】OL
【全頁数】14
(21)【出願番号】2018027180
(22)【出願日】20180219
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
【住所又は居所】東京都港区芝浦一丁目1番1号
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス&ストレージ株式会社
【住所又は居所】東京都港区芝浦一丁目1番1号
(74)【代理人】
【識別番号】100108062
【弁理士】
【氏名又は名称】日向寺 雅彦
(74)【代理人】
【識別番号】100168332
【弁理士】
【氏名又は名称】小崎 純一
(74)【代理人】
【識別番号】100146592
【弁理士】
【氏名又は名称】市川 浩
(74)【代理人】
【識別番号】100157901
【弁理士】
【氏名又は名称】白井 達哲
(74)【代理人】
【識別番号】100172188
【弁理士】
【氏名又は名称】内田 敬人
(72)【発明者】
【氏名】成田 知隆
【住所又は居所】東京都港区芝浦一丁目1番1号 株式会社東芝内
【テーマコード(参考)】
4M104
【Fターム(参考)】
4M104AA01
4M104AA03
4M104AA04
4M104AA05
4M104BB01
4M104BB02
4M104BB03
4M104BB40
4M104DD08
4M104DD15
4M104DD26
4M104DD37
4M104DD43
4M104DD63
4M104EE05
4M104EE09
4M104EE12
4M104EE14
4M104EE17
4M104FF02
4M104FF27
4M104FF31
4M104FF32
4M104GG02
4M104GG09
4M104GG18
4M104HH04
4M104HH20
(57)【要約】
【課題】信頼性を向上できる半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第1電極と、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、第2電極と、第1層と、を備える。前記第1半導体領域は、前記第1電極の上に設けられている。前記第1半導体領域は、第1領域と、前記第1領域の周りに設けられた第2領域と、を有する。前記第2半導体領域は、前記第1領域の上に設けられている。前記第2電極は、前記第2半導体領域の上に設けられ、金属を含む。前記第1層は、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む。前記第1層は、第1部分と、第2部分と、第3部分と、を有する。前記第1部分は、前記第2領域の上に設けられている。前記第1部分の一部は、前記第2電極の上に位置する。前記第2部分は、前記第1部分の上に設けられ、前記第1部分よりもシリコンの含有量が多い。前記第3部分は、前記第2部分の上に設けられ、前記第2部分よりもシリコンの含有量が少ない。
【選択図】図3
【特許請求の範囲】
【請求項1】
第1電極と、
前記第1電極の上に設けられ、第1領域と、前記第1領域の周りに設けられた第2領域と、を有する第1導電形の第1半導体領域と、
前記第1領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられ、金属を含む第2電極と、
窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む第1層であって、前記第1層は、
前記第2領域の上に設けられ、一部が前記第2電極の上に位置する第1部分と、
前記第1部分の上に設けられ、前記第1部分よりもシリコンの含有量が多い第2部分と、
前記第2部分の上に設けられ、前記第2部分よりもシリコンの含有量が少ない第3部分と、
を有する、前記第1層と、
を備えた半導体装置。
【請求項2】
前記第2領域の上に設けられた第1導電形の第4半導体領域と、
前記第4半導体領域の上に設けられた第3電極と、
をさらに備え、
前記第4半導体領域は、前記第2半導体領域の周りに設けられ、前記第2半導体領域と離間し、
前記第4半導体領域における第1導電形の不純物濃度は、前記第1半導体領域における前記第1導電形の不純物濃度よりも高く、
前記第3電極は、前記第2電極と離間して設けられ、
前記第1部分の一部は、前記第3電極の上に設けられた請求項1記載の半導体装置。
【請求項3】
前記第1層は、窒化シリコンを含み、
前記第1部分における窒素の含有量に対するシリコンの含有量の割合と、0.75と、の差の絶対値は、前記第2部分における窒素の含有量に対するシリコンの含有量の割合と、0.75と、の差の絶対値よりも小さく、
前記第3部分における窒素の含有量に対するシリコンの含有量の割合と、0.75と、の差の絶対値は、前記第2部分における窒素の含有量に対するシリコンの含有量の割合と、0.75と、の差の絶対値よりも小さい請求項1または2に記載の半導体装置。
【請求項4】
前記第1層は、窒化シリコンを含み、
前記第2部分における窒素の含有量に対するシリコンの含有量の割合は、1.0以上1.5以下であり、
前記第3部分における窒素の含有量に対するシリコンの含有量の割合は、0.7以上0.95以下である請求項1または2に記載の半導体装置。
【請求項5】
第1電極と、
前記第1電極の上に設けられ、第1領域と、前記第1領域の周りに設けられた第2領域と、を有する第1導電形の第1半導体領域と、
前記第1領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に設けられ、金属を含む第2電極と、
前記第2領域の上に設けられ、一部が前記第2電極の上に位置し、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む第1層と、
前記第1層の上に設けられ、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含み、前記第1層よりもシリコンの含有量が多い第2層と、
前記第2層の上に設けられ、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含み、前記第2層よりもシリコンの含有量が少ない第3層と、
を備えた半導体装置。
【請求項6】
前記第2領域の上に設けられた第1導電形の第4半導体領域と、
前記第4半導体領域の上に設けられた第3電極と、
をさらに備え、
前記第4半導体領域は、前記第2半導体領域の周りに設けられ、前記第2半導体領域と離間し、
前記第4半導体領域における第1導電形の不純物濃度は、前記第1半導体領域における前記第1導電形の不純物濃度よりも高く、
前記第3電極は、前記第2電極と離間して設けられ、
前記第1層の一部は、前記第3電極の上に設けられた請求項5記載の半導体装置。
【請求項7】
前記第1層、前記第2層、及び前記第3層は、窒化シリコンを含み、
前記第1層における窒素の含有量に対するシリコンの含有量の割合と、0.75と、の差の絶対値は、前記第2層における窒素の含有量に対するシリコンの含有量の割合と、0.75と、の差の絶対値よりも小さく、
前記第3層における窒素の含有量に対するシリコンの含有量の割合と、0.75と、の差の絶対値は、前記第2層における窒素の含有量に対するシリコンの含有量の割合と、0.75と、の差の絶対値よりも小さい請求項5または6に記載の半導体装置。
【請求項8】
前記第1層、前記第2層、及び前記第3層は、窒化シリコンを含み、
前記第2層における窒素の含有量に対するシリコンの含有量の割合は、1.0以上1.5以下であり、
前記第3層における窒素の含有量に対するシリコンの含有量の割合は、0.7以上0.95以下である請求項5または6に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
ダイオード、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、IGBT(Insulated Gate Bipolar Transistor)などの半導体装置は、例えば電力制御の用途に用いられる。半導体装置の信頼性は、高いことが望ましい。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2017−17145号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、信頼性を向上できる半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態に係る半導体装置は、第1電極と、第1導電形の第1半導体領域と、第2導電形の第2半導体領域と、第2電極と、第1層と、を備える。前記第1半導体領域は、前記第1電極の上に設けられている。前記第1半導体領域は、第1領域と、前記第1領域の周りに設けられた第2領域と、を有する。前記第2半導体領域は、前記第1領域の上に設けられている。前記第2電極は、前記第2半導体領域の上に設けられ、金属を含む。前記第1層は、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む。前記第1層は、第1部分と、第2部分と、第3部分と、を有する。前記第1部分は、前記第2領域の上に設けられている。前記第1部分の一部は、前記第2電極の上に位置する。前記第2部分は、前記第1部分の上に設けられ、前記第1部分よりもシリコンの含有量が多い。前記第3部分は、前記第2部分の上に設けられ、前記第2部分よりもシリコンの含有量が少ない。
【図面の簡単な説明】
【0006】
【図1】第1実施形態に係る半導体装置の平面図である。
【図2】図1のA−A´断面図である。
【図3】図2の一部を拡大した断面図である。
【図4】第1実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図5】第1実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図6】第1実施形態に係る半導体装置の製造工程を表す工程断面図である。
【図7】第1実施形態の変形例に係る半導体装置の一部を表す断面図である。
【図8】第2実施形態に係る半導体装置の一部を表す断面図である。
【図9】第3実施形態に係る半導体装置の一部を表す断面図である。
【発明を実施するための形態】
【0007】
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明において、n、n、n及びp、pの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
【0008】
(第1実施形態)
図1及び図2を参照して、第1実施形態に係る半導体装置100について説明する。
図1は、第1実施形態に係る半導体装置の平面図である。
図2は、図1のA−A´断面図である。
図3は、図2の一部を拡大した断面図である。
なお、図1では、絶縁層36が省略されている。また、図1では、n形半導体領域1が有する第1領域1a及び第2領域1bが破線で表されている。
【0009】
半導体装置100は、例えば、MOSFETである。
図1及び図2に表すように、半導体装置100は、n形(第1導電形)半導体領域1(第1半導体領域)、p形(第2導電形)半導体領域2(第2半導体領域)、n形ソース領域3(第3半導体領域)、n形半導体領域4(第4半導体領域)、n形半導体領域5、ゲート電極20、ゲート絶縁層21、第1電極31(ドレイン電極)、第2電極32(ソース電極)、第3電極33、ゲートパッド34、絶縁層35、絶縁層36、及び第1層40を有する。
【0010】
以下の実施形態の説明では、XYZ直交座標系を用いる。n形ドリフト領域1の第1領域1aからp形半導体領域2に向かう方向をZ方向とする。Z方向に対して垂直であり、相互に直交する2方向をX方向及びY方向とする。また、説明のために、第1領域1aからp形半導体領域2に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、第1領域1aとp形半導体領域2との相対的な位置関係に基づき、重力の方向とは無関係である。
【0011】
図1に表したように、第2電極32及びゲートパッド34は、半導体装置100の上面に設けられている。第2電極32及びゲートパッド34は互いに離間し、第1層40に囲まれている。n形半導体領域1は、第1領域1aと、第1領域1aの周りに設けられた第2領域1bと、を有する。第2電極32及びゲートパッド34は、第1領域1aの上に設けられている。第1層40は、第2領域1bの上に設けられている。
【0012】
図2に表したように、第1電極31は、半導体装置100の下面に設けられている。n形半導体領域5は、第1電極31の上に設けられ、第1電極31と電気的に接続されている。n形ドリフト領域1の第1領域1a及び第2領域1bは、n形半導体領域5の上に設けられている。p形半導体領域2は、第1領域1aの上に設けられている。n形ソース領域3は、p形半導体領域2の少なくとも一部の上に設けられている。
【0013】
ゲート電極20は、X方向において、n形ドリフト領域1の一部、p形半導体領域2、及びn形ソース領域3の少なくとも一部と、ゲート絶縁層21を介して対向している。第2電極32は、p形半導体領域2、n形ソース領域3、及びゲート電極20の上に設けられ、p形半導体領域2及びn形ソース領域3と電気的に接続されている。ゲート電極20と第2電極32との間には絶縁層35が設けられ、ゲート電極20は、第2電極32と電気的に分離されている。
【0014】
形半導体領域4は、第2領域1bの上に位置し、p形半導体領域2の周りに設けられている。n形半導体領域4は、X方向及びY方向において、p形半導体領域2と離間している。第3電極33は、n形半導体領域4の上に設けられ、n形半導体領域4と電気的に接続されている。第3電極33は、X方向及びY方向において、第2電極32と離間している。
【0015】
第1層40は、第2領域1bの上に設けられている。第1層40の一部は、第2電極32の上に設けられている。第1層40の別の一部は、第3電極33の上に設けられている。第1層40のさらに別の一部は、絶縁層35の上に設けられ、X方向及びY方向において第2電極32と第3電極33との間に位置している。絶縁層36は、第2電極32の外周及び第1層40の上に設けられている。
【0016】
半導体装置100の各構成要素の材料の一例について説明する。
形ドリフト領域1、p形半導体領域2、n形ソース領域3、n形半導体領域4、及びn形半導体領域5は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、n形不純物として、ヒ素、リン、またはアンチモンを用いることができる。p形不純物として、ボロンを用いることができる。
ゲート電極20は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層21及び絶縁層35は、酸化シリコンなどの絶縁材料を含む。
第1電極31、第2電極32、第3電極33,及びゲートパッド34は、アルミニウムなどの金属を含む。第2電極32及び第1電極31は、さらにシリコンを含有していてもよい。
絶縁層36は、ポリイミドなどの絶縁性樹脂を含む。
【0017】
第1層40は、シリコンを含む。例えば、第1層40は、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む。第1層40の電気抵抗は、第2領域1b、第2電極32、第3電極33のそれぞれの電気抵抗よりも高い。
【0018】
図3に表したように、第1層40は、第1部分40a、第2部分40b、及び第3部分40cを有する。第1部分40aは、第2領域1bの上に設けられている。第1部分40aの一部は第2電極32の上に設けられ、第1部分40aの別の一部は第3電極33の上に設けられている。第2部分40bは、第1部分40aの上に設けられている。第3部分40cは、第2部分40bの上に設けられている。
【0019】
第2部分40bのシリコンの含有量は、第1部分40aのシリコンの含有量よりも多い。第3部分40cのシリコンの含有量は、第2部分40bのシリコンの含有量よりも少ない。このため、第2部分40bの電気抵抗は、第1部分40a及び第3部分40cのそれぞれの電気抵抗よりも低い。第1層40の電気抵抗は、全体として、例えば5.0×10Ωcm以上、1.0×1013Ωcm以下である。
【0020】
半導体装置100の動作を説明する。
第2電極32に対して第1電極31に正の電圧が印加された状態で、ゲート電極20に閾値以上の電圧が印加されると、p形半導体領域2のゲート絶縁層21近傍にチャネル(反転層)が形成され、半導体装置100がオン状態となる。電子は、このチャネルを通って第2電極32から第1電極31へ流れる。その後、ゲート電極20に印加される電圧が閾値よりも低くなると、p形半導体領域2におけるチャネルが消滅し、半導体装置100がオフ状態になる。
【0021】
半導体装置100がオフ状態のとき、n形半導体領域4及び第3電極33の電位は、例えば第1電極31の電位と同じである。すなわち、第3電極33の電位は、第2電極32の電位よりも高い。このため、第3電極33から第2電極32へ、第1層40を通して微小な電流が流れる。より具体的には、電流は、シリコンの含有量が相対的に多い第2部分40bを主に流れる。第1層40を微小な電流が流れることで、第1層40の各点における電位が、第3電極33から第2電極32に向けて徐々に低下していく。また、半導体装置100の外部や絶縁層36からn形ドリフト領域1に向かうイオンの移動が、第1層40により遮られる。これらの効果により、n形ドリフト領域1の第2領域1bにおける電界分布の偏りが緩和され、耐圧を向上させることができる。
【0022】
半導体装置100の製造方法の一例を、図4〜図6を参照して説明する。
図4〜図6は、第1実施形態に係る半導体装置の製造工程を表す工程断面図である。
【0023】
まず、n形半導体領域5mと、n形半導体領域1mと、を有する半導体基板Sを用意する。フォトリソグラフィ法及びRIE(Reactive Ion Etching)法を用いて、n形半導体領域1mに複数のトレンチTを形成する。半導体基板Sを熱酸化し、n形半導体領域1の上面及びトレンチTの内壁に沿って絶縁層21mを形成する。図4(a)に表したように、CVD(Chemical Vapor Deposition)法を用いて、絶縁層21mの上に複数のトレンチTを埋め込む導電層20m形成する。
【0024】
導電層20mの一部を除去することで、導電層20mが複数のゲート電極20に分断される。複数のゲート電極20は、それぞれ、複数のトレンチT内に設けられている。n形半導体領域1の上及びゲート電極20の上に、CVD法を用いて、図4(b)に表したように、絶縁層35mを形成する。
【0025】
次に、絶縁層21m及び絶縁層35mをパターニングする。これにより、トレンチT同士の間のn形半導体領域1mの上面と、n形半導体領域1mの外周の上面と、が露出する。トレンチT同士の間のn形半導体領域1の上面にp形不純物をイオン注入し、p形半導体領域2mを形成する。p形半導体領域2mの上面及びn形半導体領域1mの外周の上面にn形不純物をイオン注入し、図5(a)に表したように、それぞれ、n形ソース領域3及びn形半導体領域4を形成する。
【0026】
p形半導体領域2、n形ソース領域3、n形半導体領域4、及び絶縁層35mの上に、スパッタリング法を用いて金属層を形成する。この金属層をパターニングすることで、図5(b)に表したように、第2電極32、第3電極33、及び不図示のゲートパッド34を形成する。
【0027】
シリコン含有ガス及び窒素含有ガスを用いたプラズマCVD法を用いて、第2電極32及び第3電極33を覆う窒化シリコン層を形成する。具体的には、まず、窒素の含有量に対するシリコンの含有量の割合を、第1割合に設定して成膜する。次に、窒素の含有量に対するシリコンの含有量の割合を、第2割合に設定して成膜する。第2割合は、第1割合よりも大きい。次に、窒素の含有量に対するシリコンの含有量の割合を、第3割合に設定して成膜する。第3割合は、第2割合よりも小さい。これにより、窒化シリコン層の厚さ方向において、窒素の含有量に対するシリコンの含有量の割合が変化し、第1部分40a〜第3部分40cに対応する領域が形成される。当該割合は、成膜中に連続的に変化させても良いし、ステップ状に変化させても良い。
【0028】
窒化シリコン層を形成した後、この窒化シリコン層を熱処理しても良い。これにより、窒化シリコン層に含まれるシリコンが厚さ方向に拡散する。熱処理では、プラズマCVD中の成膜温度(例えば、400度)よりも高い温度(例えば、450度)が半導体基板Sに印加される。この窒化シリコン層をパターニングすることで、図6(a)に表したように、第2電極32の外周及び第3電極33を覆う第1層40が形成される。
【0029】
形半導体領域5mが所定の厚さになるまで、n形半導体領域5mの下面を研削する。図6(b)に表したように、n形半導体領域5の下に、スパッタリング法を用いて第1電極31を形成する。その後、第2電極32の外周、ゲートパッド34の外周、及び第1層40を覆う絶縁層36を形成することで、図1〜図3に表した半導体装置100が製造される。
【0030】
第1実施形態の効果を説明する。
上述したように、半導体装置100がオフ状態のときに、第1層40の第2部分40bに電流が流れることで、半導体装置100の耐圧を向上できる。そして、第2電極32と第2部分40bとの間に、シリコンの含有量が相対的に少ない第1部分40aが設けられることで、第2電極32に含まれる金属(例えば、アルミニウム)と、第2部分40bに含まれるシリコンと、の反応を抑制できる。また、第2電極32に含まれる金属が、第2部分40bに拡散することを抑制できる。これにより、第2電極32における断線の発生や、第2電極32の電気的特性の変動などを抑制できる。
【0031】
一方で、第1部分40aの水分の透過性は、第2部分40bの水分の透過性よりも低い。このため、第1部分40aが設けられていると、半導体装置100の外部及び絶縁層36から半導体領域に向かう水分の移動が、第1部分40aで遮られる。第1部分40aを透過しなかった水分は、第2部分40bに留まる。さらに、シリコンを含む層においては、シリコンの含有量が多いほど、吸湿性が高くなる。このため、第2部分40bの吸湿性は、第1部分40aの吸湿性よりも高い。
すなわち、第1部分40aが設けられていることで、第2部分40bと水分との反応が促進され、第2部分40bの特性(例えば電気抵抗)が変動し易くなる。第2部分40bの電気抵抗が変化すると、第2領域1bにおける空乏層の広がり方が変化し、半導体装置の耐圧が低下する可能性がある。
【0032】
この課題に対して、本実施形態に係る半導体装置100では、第1層40が、さらに第3部分40cを有する。第3部分40cのシリコンの含有量は、第2部分40bのシリコンの含有量よりも少ないため、第2部分40bに向かう水分の移動を、第3部分40cで遮ることができる。
すなわち、本実施形態によれば、第2電極32と第1層40との反応を抑制しつつ、第2部分40bの特性の変動を抑制でき、半導体装置100の信頼性を向上できる。
【0033】
窒化シリコンについては、窒素の含有量に対するシリコンの含有量の割合が、化学量論比である0.75に近いほど、水分の透過性が低くなる。また、当該割合が0.75に近いほど、シリコンと第2電極32に含まれる金属との反応を抑制できる。そして、当該割合が大きいほど、窒化シリコン層の電気抵抗は低減する。
従って、第3部分40cにおける、窒素の含有量C3に対するシリコンの含有量C3Siの割合C3Si/C3は、第2部分40bにおける、窒素の含有量C2に対するシリコンの含有量C2Siの割合C2Si/C2よりも、窒化シリコンの化学量論比(0.75)に近いことが望ましい。同様に、第1部分40aにおける、窒素の含有量C1に対するシリコンの含有量C1Siの割合C1Si/C1は、割合C2Si/C2よりも、0.75に近いことが望ましい。
すなわち、割合C1Si/C1と0.75(化学量論比)との差の絶対値は、割合C2Si/C2と0.75との差の絶対値よりも小さいことが望ましい。割合C3Si/C3と0.75との差の絶対値は、割合C2Si/C2と0.75との差の絶対値よりも小さいことが望ましい。
【0034】
第1部分40aの厚さは、10nm以上100nm以下であることが望ましい。第2部分40bの厚さは、100nm以上600nm以下であることが望ましい。第3部分40cの厚さは、10nm以上100nm以下であることが望ましい。
【0035】
第1部分40a〜第3部分40cについては、例えば、第1層40の組成を厚さ方向に分析した際に、窒素の含有量に対するシリコンの含有量の割合のピークが検出された部分近傍が、第2部分40bに対応する。第1層40において第2部分40bよりも下部及び上部が、それぞれ、第1部分40a及び第3部分40cに対応する。
【0036】
例えば、割合C1Si/C1及び割合C3Si/C3のそれぞれは、0.7以上0.95以下である。割合C2Si/C2は、1.0以上1.5以下である。
第1層40が窒化シリコンを含み、上述した組成を有する場合、第1部分40a及び第3部分40cのそれぞれの屈折率は、第2部分40bの屈折率よりも大きい。例えば、第1部分40a及び第3部分40cのそれぞれの屈折率は、1.9以上2.1以下である。第2部分40bの屈折率は、2.3以上2.7以下である。
【0037】
上述した課題は、第3電極33と第1層40との間でも生じうる。従って、第1部分40a〜第3部分40cは、第2電極32の上だけでなく、第3電極33の上にも設けられていることが望ましい。
【0038】
(変形例)
図7は、第1実施形態の変形例に係る半導体装置の一部を表す断面図である。
半導体装置110は、第1層40に代えて、第1層41、第2層42、及び第3層43を備える点で、半導体装置100と異なる。
【0039】
図7に表したように、第1層41は、第2領域1bの上に設けられている。第1層41の一部は第2電極32の上に設けられ、第1層41の別の一部は第3電極33の上に設けられている。第2層42は、第1層41の上に設けられている。第3層43は、第2層42の上に設けられている。
【0040】
第1層41〜第3層43は、窒化シリコン、酸化シリコン、及び酸窒化シリコンの少なくともいずれかを含む。第1層41〜第3層43の電気抵抗は、全体として、例えば5.0×10Ωcm以上、1.0×1013Ωcm以下である。
【0041】
第1層41〜第3層43が、窒化シリコンを含む場合、第1層41〜第3層43の組成は、例えば、第1部分40a〜第3部分40cの組成に対応する。
すなわち、第3層43における窒素の含有量C3に対するシリコンの含有量C3Siの割合C3Si/C3と、0.75と、の差は、第2層42における窒素の含有量C2に対するシリコンの含有量C2Siの割合C2Si/C2と、0.75と、の差よりも小さいことが望ましい。第1層41における窒素の含有量C1に対するシリコンの含有量C1Siの割合C1Si/C1と、0.75と、の差は、第2層42における窒素の含有量C2に対するシリコンの含有量C2Siの割合割合C2Si/C2と、0.75と、の差よりも小さいことが望ましい。
例えば、割合C1Si/C1及び割合C3Si/C3のそれぞれは、0.7以上0.95以下である。割合C2Si/C2は、1.0以上1.5以下である。
【0042】
第1層41の厚さは、10nm以上100nm以下であることが望ましい。第2層42の厚さは、100nm以上600nm以下であることが望ましい。第3層43の厚さは、10nm以上100nm以下であることが望ましい。
【0043】
本変形例に係る半導体装置110においても、半導体装置100と同様に、水分による第2層42の特性の変化を抑制し、信頼性を向上できる。
【0044】
(第2実施形態)
図8は、第2実施形態に係る半導体装置の一部を表す断面図である。
半導体装置200は、例えば、ダイオードである。
図8に表したように、半導体装置200は、半導体装置100との比較において、n形ソース領域3、ゲート電極20、及びゲート絶縁層21を有していない。半導体装置200は、例えば、p形アノード領域6をさらに有する。半導体装置200において、第1電極31は、カソード電極として用いられる。第2電極32は、アノード電極として用いられる。
【0045】
形アノード領域6は、p形半導体領域2の上に選択的に設けられている。第2電極32はp形アノード領域6の上に設けられ、p形アノード領域6と電気的に接続されている。
【0046】
本実施形態においても、第1実施形態と同様に、第1層40が設けられることで、半導体装置200の信頼性を向上できる。また、半導体装置200において、半導体装置110と同様に、第1層40に代えて第1層41〜第3層43が設けられていても良い。
【0047】
(第3実施形態)
図9は、第3実施形態に係る半導体装置の一部を表す断面図である。
半導体装置300は、例えば、IGBT(Insulated Gate Bipolar Transistor)である。
図9に表したように、半導体装置300は、半導体装置100との比較において、n形半導体領域5に代えてp形コレクタ領域7及びn形バッファ領域8を有する。p形コレクタ領域7は、第1電極31とn形ドリフト領域1との間に設けられ、第1電極31と電気的に接続されている。n形バッファ領域8は、p形コレクタ領域7とn形ドリフト領域1との間に設けられている。第1電極31は、コレクタ電極として用いられ、第2電極32は、エミッタ電極として用いられる。
【0048】
本実施形態においても、第1実施形態と同様に、第1層40が設けられることで、半導体装置300の信頼性を向上できる。また、半導体装置300において、半導体装置110と同様に、第1層40に代えて第1層41〜第3層43が設けられていても良い。
【0049】
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、SCM(走査型静電容量顕微鏡)を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、SCMを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、SIMS(二次イオン質量分析法)により測定することが可能である。
【0050】
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
【符号の説明】
【0051】
1 n形ドリフト領域、 1a 第1領域、 1b 第2領域、 1m n形半導体領域、 2 p形半導体領域、 2m 形半導体領域、 3 n形ソース領域、 4 n形半導体領域、 5 n形半導体領域、 5m n形半導体領域、 6 p形アノード領域、 7 p形コレクタ領域、 8 n形バッファ領域、 20 ゲート電極、 20m 導電層、 21 ゲート絶縁層、 21m 絶縁層、 31 第1電極、 32 第2電極、 33 第3電極、 34 ゲートパッド、 35 絶縁層、 35m 絶縁層、 36 絶縁層、 40 第1層、 40a 第1部分、 40b 第2部分、 40c 第3部分、 41 第1層、 42 第2層、 43 第3層、 100、110、200、300 半導体装置、 S 半導体基板、 T トレンチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】