(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2019145849
(43)【公開日】20190829
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
   H01L 21/336 20060101AFI20190802BHJP
   H01L 29/78 20060101ALI20190802BHJP
   H01L 29/06 20060101ALI20190802BHJP
【FI】
   !H01L29/78 658H
   !H01L29/78 652H
   !H01L29/78 652F
   !H01L29/06 301D
   !H01L29/06 301V
【審査請求】有
【請求項の数】14
【出願形態】OL
【全頁数】12
(21)【出願番号】2019108642
(22)【出願日】20190611
(62)【分割の表示】2017168375の分割
【原出願日】20090831
(31)【優先権主張番号】2008223370
(32)【優先日】20080901
(33)【優先権主張国】JP
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
【住所又は居所】京都府京都市右京区西院溝崎町21番地
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100133514
【弁理士】
【氏名又は名称】寺山 啓進
(72)【発明者】
【氏名】中嶋 俊雄
【住所又は居所】京都府京都市右京区西院溝崎町21番地 ローム株式会社内
(57)【要約】
【課題】ドレイン・ソース間のリーク電流を増大させずに逆回復時間を短縮する半導体装置およびその製造方法を提供する。
【解決手段】第1ベース層(12)と、第1ベース層の裏面に設けられたドレイン層(10)と、第1ベース層の表面に形成された第2ベース層(16)と、第2ベース層の表面に形成されたソース層(18)と、ソース層および第2ベース層の表面上に配置されたゲート絶縁膜(20)と、ゲート絶縁膜上に配置されたゲート電極(22)と、第2ベース層およびソース層の下部の第1ベース層(12)内にドレイン層に対向して形成されたコラム層(14)と、ドレイン層に設けられたドレイン電極(28)と、ソース層および第2ベース層に設けられたソース電極(26)とを備え、コラム層に対して重粒子照射を行い、トラップレベルを局所的に形成した半導体装置およびその製造方法。
【選択図】図1
【特許請求の範囲】
【請求項1】
第1導電型の第1ベース層と、
前記第1ベース層の裏面に設けられた第1導電型のドレイン層と、
前記第1ベース層の表面に形成された第2導電型の第2ベース層と、
前記第2ベース層の表面に形成された第1導電型のソース層と、
前記ソース層および前記第2ベース層の表面上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記第2ベース層および前記ソース層の直下の前記第1ベース層内に前記ドレイン層に対向して、前記ドレイン層の主面に垂直な方向を長手方向にして形成された第2導電型のコラム層と、
前記ドレイン層に設けられたドレイン電極と、
前記ソース層および前記第2ベース層に設けられたソース電極と
を備え、
前記コラム層と前記第1ベース層とが前記ドレイン層の主面に平行な方向に交互に繰り返し配置されてスーパージャンクション構造を形成し、前記スーパージャンクション構造を形成する前記コラム層の底面と前記ドレイン層の上面とは互いに離間しており、
前記コラム層に対して重粒子照射を行い、抵抗率が最も高いピーク位置を前記コラム層の前記底面付近に形成し、且つ、前記ドレイン層と前記第1ベース層との接触面から前記コラム層の前記底面に向かって前記抵抗率が増大することを特徴とする半導体装置。
【請求項2】
前記コラム層の前記底面を基準とし、逆回復時間trrが所定の時間t 0を下回るように前記コラム層の前記底面からの距離と前記逆回復時間trrとの関係より求めた第1の位置と、ドレイン・ソース間飽和電流I DSSが所定の飽和電流I 0を下回るように前記コラム層の前記底面からの距離と前記ドレイン・ソース間飽和電流I DSSとの関係より求めた第2の位置との間に、前記重粒子照射の減衰ピーク位置が含まれることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記重粒子照射のドーズ量は、5×10 10〜5×10 12個/cm 2であることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記第1ベース層、前記第2ベース層、および前記ソース層は、矩形若しくは六角形を基調とする平面パターンを格子状、若しくは千鳥格子状に配置したことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
【請求項5】
前記コラム層の底面と、前記ドレイン層との間は、前記第1ベース層を介して離間していることを特徴とする請求項1に記載の半導体装置。
【請求項6】
前記抵抗率が最も高いピーク位置は、前記第1ベース層に形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項7】
前記抵抗率が最も高いピーク位置は、コラム層底面からドレイン層側へ離れる方向側の前記第2ベース層よりも下部に形成されていることを特徴とする請求項1に記載の半導体装置。
【請求項8】
第1導電型の第1ベース層を形成する工程と、
前記第1ベース層の裏面に第1導電型のドレイン層を形成する工程と、
前記第1ベース層の表面に第2導電型の第2ベース層を形成する工程と、
前記第2ベース層の表面に第1導電型のソース層を形成する工程と、
前記ソース層および前記第2ベース層の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記第2ベース層および前記ソース層の直下の前記第1ベース層内に前記ドレイン層に対向して、前記ドレイン層の主面に垂直な方向を長手方向にして第2導電型のコラム層を形成する工程と、
前記ドレイン層にドレイン電極を形成する工程と、
前記ソース層および前記第2ベース層にソース電極を形成する工程と、
前記コラム層に対して重粒子照射を行い、抵抗率が最も高いピーク位置を前記コラム層の底面付近に形成し、且つ、前記ドレイン層と前記第1ベース層との接触面から前記コラム層の前記底面に向かって前記抵抗率が増大する工程と
を有し、
前記コラム層と前記第1ベース層とを前記ドレイン層の主面に平行な方向に交互に繰り返し配置してスーパージャンクション構造を形成し、前記スーパージャンクション構造を形成する前記コラム層の前記底面と前記ドレイン層の上面とを互いに離間させたことを特徴とする半導体装置の製造方法。
【請求項9】
前記抵抗率が最も高いピーク位置を前記コラム層の前記底面付近に形成する工程は、
前記コラム層の前記底面を基準とし、逆回復時間trrが所定の時間t 0を下回るように前記コラム層の前記底面からの距離と前記逆回復時間trrとの関係より第1の位置を決定する工程と、
ドレイン・ソース間飽和電流I DSSが所定の飽和電流I 0を下回るように前記コラム層の前記底面からの距離と前記ドレイン・ソース間飽和電流I DSSとの関係より第2の位置を決定する工程と、
前記第1の位置と前記第2の位置との間に減衰ピーク位置が含まれるように重粒子照射を実施する工程と
を有することを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項10】
前記重粒子照射のドーズ量は、5×10 10〜5×10 12個/cm 2であることを特徴とする請求項8または9に記載の半導体装置の製造方法。
【請求項11】
前記第1ベース層、前記第2ベース層、および前記ソース層は、矩形若しくは六角形を基調とする平面パターンを格子状、若しくは千鳥格子状に配置したことを特徴とする請求項8〜10のいずれか1項に記載の半導体装置の製造方法。
【請求項12】
前記コラム層の底面と、前記ドレイン層との間は、前記第1ベース層を介して離間していることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項13】
前記抵抗率が最も高いピーク位置は、前記第1ベース層に形成されていることを特徴とする請求項8に記載の半導体装置の製造方法。
【請求項14】
前記抵抗率が最も高いピーク位置は、コラム層底面からドレイン層側へ離れる方向側の前記第2ベース層よりも下部に形成されていることを特徴とする請求項8に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、スーパージャンクションMOS(Metal Oxide Semiconductor)構造を備える半導体装置およびその製造方法に関する。
【背景技術】
【0002】
MOS電界効果トランジスタ(FET: Field Effect transistor)をブリッジ回路に構成する場合、3つの損失低減が要求される。
【0003】
第1の損失は、オン損失である。オン損失は、MOSFETのチャネル通して電流が流れることに伴う損失であり、MOSFETのオン抵抗の低減が要求される。
【0004】
第2の損失は、ターンオンスイッチングに伴うスイッチング損失である。ターンオンスイッチングに伴うスイッチング損失を低減するためには、MOSFETのゲート感度を増大させてターンオンスイッチングに必要なゲート電荷量Qgを削減して、ターンオンスイッチング時間を短縮することが要求される。
【0005】
第3の損失は、ターンオフスイッチングに伴うスイッチング損失であり、貫通損失と呼ばれる。貫通損失を低減するためには、MOSFETの逆回復時間(Reverse Recovery Time)trrを短縮し、ターンオフスイッチング時間を短縮することが要求される。
【0006】
従来例に係る半導体装置として、プレーナ構造のMOSFETは、図11に示すように、高抵抗で第1導電型の第1ベース層12と、第1ベース層12の裏面に設けられた第1導電型のドレイン層10と、第1ベース層12の表面に形成された第2導電型の第2ベース層16と、第2ベース層16の表面に形成された第1導電型のソース層18と、ソース層18および第2ベース層16の表面上に配置されたゲート絶縁膜20と、ゲート絶縁膜20上に配置されたゲート電極22と、ゲート電極22上に配置された層間絶縁膜24とを備える。ドレイン層10に設けられたドレイン電極と、ソース層18および第2ベース層16上に設けられたソース電極については、図12では表示を省略している。
【0007】
従来例に係る半導体装置のスイッチング波形例を図12に示す。
【0008】
スーパージャンクションMOS構造を備えるMOSFETは、従来のプレーナ構造のMOSFETに比べ、スイッチング損失およびオン損失の点では優れた性能を示すが、貫通損失の点で性能が劣っている。
【0009】
すなわち、スーパージャンクションMOSFETでは、第2ベース層16およびソース層18の下部の第1ベース層12内にドレイン層10に対向して形成された第2導電型のコラム層を備える。このため、オン抵抗は低減化され、かつゲート感度が増大し、ターンオンスイッチングに必要なゲート電荷量Qgが削減されて、ターンオンスイッチング時間が短縮される。一方、このコラム層を備えるため、pn接合面積が増大し、逆回復時間trrが増大し、ターンオフスイッチング時間を増大する。ここで、ゲート電荷量Qgは、例えば、ゲート・ソース間電圧VGSが10Vに到達するのに必要な電荷量と定義される。
【0010】
一般的に、逆回復時間trrを短縮するための技術として、重金属の拡散を用いる方法と、電子線を照射する方法がある。これらの方法によれば、逆回復時間trrを短縮することはできるが、トラップレベルの形成の制御性が悪いため、ドレイン・ソース間のリーク電流が増大するという問題がある。
【0011】
また、絶縁ゲートバイポーラトランジスタ(IGBT:Insulated Gate Bipolar Transistor)において、局所的にライフタイム制御された層を形成する技術は、既に提案されている(例えば、特許文献1参照。)。
【0012】
また、IGBTにおいて、アルミニウムで形成されたソース電極を配線として用いると共に、電子線照射のマスクとして用いることによって、所定の領域にのみ電子線を照射する技術についても、既に開示されている(例えば、特許文献2参照。)。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】特開平10−242165号公報(第1図、第3−4頁)
【特許文献2】特開平10−270451号公報(第1図、第4頁)
【発明の概要】
【発明が解決しようとする課題】
【0014】
本発明の目的は、ドレイン・ソース間のリーク電流を増大させずに逆回復時間trrを短縮するスーパージャンクションMOS構造を備える半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0015】
上記目的を達成するための本発明の一態様によれば、第1導電型の第1ベース層と、前記第1ベース層の裏面に設けられた第1導電型のドレイン層と、前記第1ベース層の表面に形成された第2導電型の第2ベース層と、前記第2ベース層の表面に形成された第1導電型のソース層と、前記ソース層および前記第2ベース層の表面上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記第2ベース層および前記ソース層の直下の前記第1ベース層内に前記ドレイン層に対向して、前記ドレイン層の主面に垂直な方向を長手方向にして形成された第2導電型のコラム層と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第2ベース層に設けられたソース電極とを備え、前記コラム層と前記第1ベース層とが前記ドレイン層の主面に平行な方向に交互に繰り返し配置されてスーパージャンクション構造を形成し、前記スーパージャンクション構造を形成する前記コラム層の底面と前記ドレイン層の上面とは互いに離間しており、前記コラム層に対して重粒子照射を行い、抵抗率が最も高いピーク位置を前記コラム層の前記底面付近に形成し、且つ、前記ドレイン層と前記第1ベース層との接触面から前記コラム層の前記底面に向かって前記抵抗率が増大する半導体装置が提供される。
【0016】
本発明の他の態様によれば、第1導電型の第1ベース層を形成する工程と、前記第1ベース層の裏面に第1導電型のドレイン層を形成する工程と、前記第1ベース層の表面に第2導電型の第2ベース層を形成する工程と、前記第2ベース層の表面に第1導電型のソース層を形成する工程と、前記ソース層および前記第2ベース層の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第2ベース層および前記ソース層の直下の前記第1ベース層内に前記ドレイン層に対向して、前記ドレイン層の主面に垂直な方向を長手方向にして第2導電型のコラム層を形成する工程と、前記ドレイン層にドレイン電極を形成する工程と、前記ソース層および前記第2ベース層にソース電極を形成する工程と、前記コラム層に対して重粒子照射を行い、抵抗率が最も高いピーク位置を前記コラム層の底面付近に形成し、且つ、前記ドレイン層と前記第1ベース層との接触面から前記コラム層の前記底面に向かって前記抵抗率が増大する工程とを有し、前記コラム層と前記第1ベース層とを前記ドレイン層の主面に平行な方向に交互に繰り返し配置してスーパージャンクション構造を形成し、前記スーパージャンクション構造を形成する前記コラム層の前記底面と前記ドレイン層の上面とを互いに離間させた半導体装置の製造方法が提供される。
【発明の効果】
【0017】
本発明によれば、ドレイン・ソース間のリーク電流を増大させずに逆回復時間trrを短縮するスーパージャンクションMOS構造を備える半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【0018】
【図1】本発明の第1の実施の形態に係る半導体装置の模式的断面構造図。
【図2】本発明の第1の実施の形態に係る半導体装置の模式的鳥瞰図。
【図3】本発明の第1の実施の形態に係る半導体装置の模式的平面パターン構成図。
【図4】本発明の第1の実施の形態に係る半導体装置の別の模式的平面パターン構成図。
【図5】本発明の第1の実施の形態に係る半導体装置の比較例のスイッチング波形例。
【図6】本発明の第1の実施の形態に係る半導体装置に裏面から3He++をイオン照射する場合の照射狙い位置とデバイス構造との関係を説明する模式的断面構造図。
【図7】本発明の第1の実施の形態に係る半導体装置において、ドレイン・ソース間飽和電流IDSSとコラム層の底面からの距離との関係を示す図。
【図8】本発明の第1の実施の形態に係る半導体装置において、逆回復時間trrとコラム層の底面からの距離との関係を示す図。
【図9】本発明の第1の実施の形態に係る半導体装置において、逆回復時間trrおよびドレイン・ソース間飽和電流IDSSとコラム層の底面からの距離との関係を示す模式図。
【図10】本発明の第1の実施の形態に係る半導体装置において、不純物密度N、抵抗率、およびシート抵抗Rとコラム層の底面からの距離との関係を示す図。
【図11】従来例に係る半導体装置の模式的鳥瞰図。
【図12】従来例に係る半導体装置のスイッチング波形例。
【発明を実施するための形態】
【0019】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【0020】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【0021】
[第1の実施の形態]
(素子構造)
本発明の第1の実施の形態に係る半導体装置の模式的断面構造は、図1に示すように表される。また、第1の実施の形態に係る半導体装置の模式的鳥瞰構造は、図2に示すように表される。
【0022】
第1の実施の形態に係る半導体装置は、図1〜図2に示すように、高抵抗でn型不純物をドープされた第1ベース層12と、第1ベース層12の裏面に設けられ、n型不純物をドープされたドレイン層10と、第1ベース層12の表面に形成され、p型不純物をドープされた第2ベース層16と、第2ベース層16の表面に形成され、n型不純物をドープされたソース層18と、ソース層18および第2ベース層16の表面上に配置されたゲート絶縁膜20と、ゲート絶縁膜20上に配置されたゲート電極22と、第2ベース層16およびソース層18の下部の第1ベース層12内にドレイン層10に対向して形成され、p型不純物をドープされたコラム層14と、ドレイン層10に設けられたドレイン電極28と、ソース層18および第2ベース層16に設けられたソース電極26とを備える。ゲート電極22上には、層間絶縁膜24が配置されている。図1に示される破線は、ドレイン・ソース間に導通する電流を表す。
【0023】
第1の実施の形態に係る半導体装置においては、コラム層14に対して重粒子照射を行い、トラップレベルを局所的に形成している。
【0024】
n型不純物としては、例えば、P、As、Sbなどを適用することができ、p型不純物は、例えば、B、Al、Gaなどを適用することができる。これらの不純物は、拡散技術若しくはイオン注入技術を用いて各層にドーピングすることができる。
【0025】
ゲート絶縁膜20としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などを適用することができる。
【0026】
ゲート電極22としては、例えば、ポリシリコンを適用することができ、ドレイン電極28とソース電極26には、例えば、アルミニウムを適用することができる。
【0027】
層間絶縁膜24としては、例えば、シリコン酸化膜、シリコン窒化膜、TEOS(テトラエトキシシラン)膜などを適用することができる。
【0028】
第1の実施の形態に係る半導体装置の模式的平面パターン構成は、図2の例では、矩形パターンを基調として、格子状に配置した例を示す。これに対して、例えば、図3に示すように、矩形パターンを基調として、千鳥格子状に配置しても良く、また、図4に示すように、六角形パターンを基調として、千鳥格子状に配置しても良い。さらに、平面パターン構成は、矩形、六角形に限らず、円形、楕円形、5角形、7角形以上の多角形などを基調とするものであっても良い。図3および図4においては、いずれも第1ベース層12、コラム層14、第2ベース層16、ソース層18などの半導体層のパターンを模式的に示し、ゲート電極22、ソース電極26などは表示を省略している。
【0029】
第1の実施の形態に係る半導体装置において、重粒子照射によるライフタイム制御を実施しない比較例におけるスイッチング波形例を、図5に示す。図5の結果によれば、逆回復時間trrは、160nsecであり、図12に示す従来例の130nsecよりも長い。
【0030】
第1の実施の形態に係る半導体装置に裏面から3He++イオンを照射(IR:Irradiation)する場合の照射狙い位置とデバイス構造との関係を説明する模式的断面構造は、図6に示すように表される。
【0031】
図6において、WAは、半導体装置の裏面から測ったドレイン層10の厚さを示す。また、WBは、半導体装置の裏面から測ったコラム層14の底面までの距離を示す。図6の例では、WA=208μm、WB=220μmである。
【0032】
また、図6に示すように、コラム層14の底面を基準とし、ソース電極26の方向を正方向、ドレイン層10の方向を負方向として、座標を定義する。照射狙い位置は、半導体装置の裏面から照射する重粒子イオンの飛程の減衰ピーク位置として定義され、上記の座標上で表すことができる。
【0033】
(実験結果)
第1の実施の形態に係る半導体装置において、ドレイン・ソース間飽和電流IDSSと減衰ピーク位置に対応するコラム層14の底面からの距離との関係は、図7に示すように表される。図7においては、3He++イオンのドーズ量を1×1012個/cm2、5×1012個/cm2とした場合を示す。
【0034】
また、第1の実施の形態に係る半導体装置において、逆回復時間trrと減衰ピーク位置に対応するコラム層14の底面からの距離との関係は、図8に示すように表される。図8においても、3He++イオンのドーズ量を1×1012個/cm2、5×1012個/cm2とした場合を示す。
【0035】
図7から明らかなように、ドレイン・ソース間飽和電流IDSSの値は、減衰ピーク位置に対応するコラム層14の底面からの距離が増加するにつれて、減少する傾向がある。また、図8から明らかなように、逆回復時間trrは、減衰ピーク位置に対応するコラム層14の底面からの距離が増加するにつれて、増加する傾向がある。
【0036】
第1の実施の形態に係る半導体装置において、逆回復時間trrおよびドレイン・ソース間飽和電流IDSSとコラム層14の底面からの距離との関係を図9に模式的に示す。
【0037】
第1の実施の形態に係る半導体装置において、コラム層14の底面を基準とし、コラム層14の底面からの距離と逆回復時間trrとの関係より求めた第1の位置PBと、コラム層14の底面からの距離とドレイン・ソース間飽和電流IDSSとの関係より求めた第2の位置PAとの間に、重粒子照射の減衰ピーク位置が含まれるように、重粒子照射を実施することによって、逆回復時間t0よりも短い逆回復時間trrを有し、ドレイン・ソース間飽和電流I0よりも小さいドレイン・ソース間飽和電流IDSSを有する半導体装置を得ることができる。図9において、曲線Dは、逆回復時間t0よりも短い逆回復時間trrを有し、ドレイン・ソース間飽和電流I0よりも小さいドレイン・ソース間飽和電流IDSSを有する半導体装置を得るための、重粒子照射の減衰ピーク曲線を表す。
【0038】
ここで、第1の位置PBは、逆回復時間t0に対応する重粒子照射の減衰ピーク位置である。また、第2の位置PAは、ドレイン・ソース間飽和電流I0に対応する重粒子照射の減衰ピーク位置である。例えば、逆回復時間t0として80nsec、ドレイン・ソース間飽和電流I0として、1μAとした場合、逆回復時間trr<t0=80nsecでかつ、ドレイン・ソース間飽和電流IDSS<I0=1μAの半導体装置を得ることができる。
【0039】
ここで、重粒子照射する粒子種は、例えば、プロトン、3He++4He++のいずれかを採用することができる。重粒子照射する粒子種として、4He++を使用する場合、薄い基板からなるドレイン層10を採用することが望ましい。
【0040】
また、重粒子照射のドーズ量は、例えば、5×1010〜5×1012個/cm2の範囲に設定することができる。
【0041】
第1の実施の形態に係る半導体装置において、不純物密度N、抵抗率ρ、およびシート抵抗Rとコラム層14の底面からの距離との関係を図10に示す。重粒子照射の減衰ピーク曲線の傾向に対応して、抵抗率ρ、およびシート抵抗Rが増大するピーク特性を示し、不純物密度Nは、減少するピーク特性を示している。
【0042】
(製造方法)
第1の実施の形態に係る半導体装置の製造方法は、図1〜図2に示すように、高抵抗で第1導電型の第1ベース層12を形成する工程と、第1ベース層12の裏面に第1導電型のドレイン層10を形成する工程と、第1ベース層12の表面に第2導電型の第2ベース層16を形成する工程と、第2ベース層16の表面に第1導電型のソース層18を形成する工程と、ソース層18および第2ベース層16の表面上にゲート絶縁膜20を形成する工程と、ゲート絶縁膜20上にゲート電極22を形成する工程と、第2ベース層16およびソース層18の下部の第1ベース層12内にドレイン層10に対向して第2導電型のコラム層14を形成する工程と、ドレイン層10にドレイン電極28を形成する工程と、前記ソース層および前記第2ベース層にソース電極を形成する工程と、コラム層14に対して重粒子照射を行い、トラップレベルを局所的に形成する工程とを有する。
【0043】
トラップレベルを局所的に形成する工程は、図9に示すように、コラム層14の底面を基準とし、コラム層14の底面からの距離と逆回復時間trrとの関係より第1の位置PBを決定する工程と、コラム層14の底面からの距離とドレイン・ソース間飽和電流IDSSとの関係より求めた第2の位置PAを決定する工程と、第1の位置PBと第2の位置PAとの間に減衰ピーク位置が含まれるように重粒子照射を実施する工程とを有する。
【0044】
第1の実施の形態によれば、ドレイン・ソース間飽和電流IDSSおよびゲート・ソース間しきい値電圧の劣化を抑制しつつ、内蔵ダイオードの逆回復特性の向上を実現することができる。これによって、スイッチングロスの低減と、ダイオード逆回復損失の低減が可能となった。
【0045】
第1の実施の形態によれば、ドレイン・ソース間のリーク電流を増大させずに逆回復時間trrを短縮するスーパージャンクションMOS構造を備える半導体装置およびその製造方法を提供することができる。
【0046】
[その他の実施の形態]
上記のように、本発明は第1の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【0047】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【0048】
本発明の半導体装置は、高耐圧MOSFETを使用するブリッジ回路、LCDインバータ、モータ、自動車用HID(High Intensity Discharge lamp)ヘッドライト点灯装置などに適用可能である。
【符号の説明】
【0049】
10…ドレイン層
12…第1ベース層
14…コラム層
16…第2ベース層
18…ソース層
20…ゲート絶縁膜
22…ゲート電極
24…層間絶縁膜
26…ソース電極
28…ドレイン電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】