(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2019165192
(43)【公開日】20190926
(54)【発明の名称】アクティブマトリクス基板
(51)【国際特許分類】
   H01L 29/786 20060101AFI20190830BHJP
   H01L 21/28 20060101ALI20190830BHJP
   H01L 29/417 20060101ALI20190830BHJP
   G02F 1/1368 20060101ALI20190830BHJP
【FI】
   !H01L29/78 617M
   !H01L29/78 618B
   !H01L29/78 617L
   !H01L29/78 617U
   !H01L29/78 617T
   !H01L21/28 301R
   !H01L29/50 M
   !G02F1/1368
【審査請求】有
【請求項の数】20
【出願形態】OL
【全頁数】26
(21)【出願番号】2018174678
(22)【出願日】20180919
(31)【優先権主張番号】2018052824
(32)【優先日】20180320
(33)【優先権主張国】JP
(71)【出願人】
【識別番号】000005049
【氏名又は名称】シャープ株式会社
【住所又は居所】大阪府堺市堺区匠町1番地
(74)【代理人】
【識別番号】100101683
【弁理士】
【氏名又は名称】奥田 誠司
(74)【代理人】
【識別番号】100155000
【弁理士】
【氏名又は名称】喜多 修市
(74)【代理人】
【識別番号】100139930
【弁理士】
【氏名又は名称】山下 亮司
(74)【代理人】
【識別番号】100125922
【弁理士】
【氏名又は名称】三宅 章子
(74)【代理人】
【識別番号】100135703
【弁理士】
【氏名又は名称】岡部 英隆
(74)【代理人】
【識別番号】100184985
【弁理士】
【氏名又は名称】田中 悠
(74)【代理人】
【識別番号】100202197
【弁理士】
【氏名又は名称】村瀬 成康
(74)【代理人】
【識別番号】100202142
【弁理士】
【氏名又は名称】北 倫子
(72)【発明者】
【氏名】上田 輝幸
【住所又は居所】大阪府堺市堺区匠町1番地 シャープ株式会社内
(72)【発明者】
【氏名】原 義仁
【住所又は居所】大阪府堺市堺区匠町1番地 シャープ株式会社内
(72)【発明者】
【氏名】大東 徹
【住所又は居所】大阪府堺市堺区匠町1番地 シャープ株式会社内
(72)【発明者】
【氏名】今井 元
【住所又は居所】大阪府堺市堺区匠町1番地 シャープ株式会社内
(72)【発明者】
【氏名】北川 英樹
【住所又は居所】大阪府堺市堺区匠町1番地 シャープ株式会社内
(72)【発明者】
【氏名】前田 昌紀
【住所又は居所】大阪府堺市堺区匠町1番地 シャープ株式会社内
(72)【発明者】
【氏名】川崎 達也
【住所又は居所】大阪府堺市堺区匠町1番地 シャープ株式会社内
(72)【発明者】
【氏名】平田 義晴
【住所又は居所】大阪府堺市堺区匠町1番地 シャープ株式会社内
(72)【発明者】
【氏名】菊池 哲郎
【住所又は居所】大阪府堺市堺区匠町1番地 シャープ株式会社内
(72)【発明者】
【氏名】伊藤 俊克
【住所又は居所】大阪府堺市堺区匠町1番地 シャープ株式会社内
【テーマコード(参考)】
2H192
4M104
5F110
【Fターム(参考)】
2H192AA24
2H192BB13
2H192BC31
2H192CB05
2H192CB37
2H192CB83
2H192CC32
2H192EA74
2H192FA44
2H192FB02
2H192JA32
4M104AA03
4M104BB02
4M104BB04
4M104BB13
4M104BB14
4M104BB16
4M104BB18
4M104DD37
4M104DD43
4M104DD64
4M104EE03
4M104EE17
4M104GG09
4M104HH08
5F110AA03
5F110AA30
5F110BB01
5F110CC07
5F110DD01
5F110DD02
5F110DD05
5F110EE02
5F110EE03
5F110EE04
5F110EE06
5F110EE14
5F110EE15
5F110EE44
5F110FF02
5F110FF03
5F110FF04
5F110FF09
5F110FF10
5F110FF29
5F110FF30
5F110GG01
5F110GG06
5F110GG13
5F110GG14
5F110GG17
5F110GG19
5F110GG24
5F110GG25
5F110GG43
5F110GG58
5F110HK01
5F110HK02
5F110HK03
5F110HK04
5F110HK06
5F110HK21
5F110NN03
5F110NN04
5F110NN23
5F110NN24
5F110NN27
5F110NN35
5F110QQ05
(57)【要約】
【課題】低抵抗なゲートメタル層を備えたアクティブマトリクス基板を提供する。
【解決手段】
アクティブマトリクス基板は、複数のソースバスラインSLを含むソースメタル層および複数のゲートバスラインGLを含むゲートメタル層と、各画素領域に配置された薄膜トランジスタ101とを備え、薄膜トランジスタは、ゲート電極3と、ゲート電極3上にゲート絶縁層5を介して配置された酸化物半導体層7と、ソース電極8およびドレイン電極9とを有し、ゲート電極3は、ゲートメタル層内に形成され、かつ、複数のゲートバスラインGLの対応する1つに電気的に接続されており、ゲートメタル層は、銅合金層g1と、銅合金層g1上に配置された銅層g2とを含む積層構造を有し、銅合金層g1はCuと少なくとも1つの添加金属元素とを含む銅合金からなり、添加金属元素はAlを含み、銅合金におけるAlの含有量は2at%以上8at%以下である。
【選択図】図2
【特許請求の範囲】
【請求項1】
複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板に支持された、複数のソースバスラインを含むソースメタル層、および、複数のゲートバスラインを含むゲートメタル層と、
前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と
を備え、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、前記ゲート電極は、前記ゲートメタル層内に形成され、かつ、前記複数のゲートバスラインの対応する1つに電気的に接続され、前記ソース電極は前記複数のソースバスラインの対応する1つに電気的に接続され、前記ドレイン電極は前記画素電極と電気的に接続されており、
前記ゲートメタル層は、銅合金層と銅層とを含む積層構造を有し、前記銅合金層は前記ゲートメタル層の最下層であり、前記銅層は、前記銅合金層上に配置されており、
前記銅合金層は、Cuと少なくとも1つの添加金属元素とを含む銅合金からなり、前記少なくとも1つの添加金属元素はAlを含み、前記銅合金におけるAlの含有量は2at%以上8at%以下である、アクティブマトリクス基板。
【請求項2】
前記少なくとも1つの添加金属元素はMgをさらに含む、請求項1に記載のアクティブマトリクス基板。
【請求項3】
前記銅合金におけるMgの含有量は1at%以上3at%以下である、請求項1または2に記載のアクティブマトリクス基板。
【請求項4】
前記銅合金におけるCuの含有量は80at%以上である、請求項1から3のいずれかに記載のアクティブマトリクス基板。
【請求項5】
前記少なくとも1つの添加金属元素はPを含まない、請求項1から4のいずれかに記載のアクティブマトリクス基板。
【請求項6】
前記ゲート絶縁層は、前記銅層の上面と直接接する酸素含有シリコン層を含み、前記酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、請求項1から5のいずれかに記載のアクティブマトリクス基板。
【請求項7】
前記酸素含有シリコン層は、SiOxNy(2>x>0、4/3>y>0)で表される酸窒化シリコン層であり、xおよびyは、0.4≦x/(x+y)<1を満たす、請求項6に記載のアクティブマトリクス基板。
【請求項8】
前記xおよび前記yは、x≧yを満たす、請求項7に記載のアクティブマトリクス基板。
【請求項9】
前記ゲート絶縁層は、前記酸素含有シリコン層、前記酸化物半導体層と直接接する他の酸素含有シリコン層、および、前記酸素含有シリコン層と前記他の酸素含有シリコン層との間に位置する窒化シリコン層を含む積層構造を有し、
前記他の酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、請求項6から8のいずれかに記載のアクティブマトリクス基板。
【請求項10】
前記他の酸素含有シリコン層は酸化シリコン層であり、
前記ゲート絶縁層は、前記他の酸素含有シリコン層と前記窒化シリコン層との間に、酸窒化シリコンからなる中間層をさらに含む、請求項9に記載のアクティブマトリクス基板。
【請求項11】
前記銅合金層の厚さは、前記銅層の厚さよりも小さい、請求項1から10のいずれかに記載のアクティブマトリクス基板。
【請求項12】
前記銅合金層の厚さは30nm以上である、請求項1から11のいずれかに記載のアクティブマトリクス基板。
【請求項13】
前記ゲートメタル層の全体の厚さは550nm以下であり、前記ゲートメタル層のシート抵抗は0.05Ω/□以下である、請求項1から12のいずれかに記載のアクティブマトリクス基板。
【請求項14】
前記基板はガラス基板であり、前記銅合金層は前記ガラス基板の表面と直接接している、請求項1から13のいずれかに記載のアクティブマトリクス基板。
【請求項15】
複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板に支持された、複数のソースバスラインを含むソースメタル層、および、複数のゲートバスラインを含むゲートメタル層と、
前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と
を備え、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、前記ゲート電極は、前記ゲートメタル層内に形成され、かつ、前記複数のゲートバスラインの対応する1つに電気的に接続され、前記ソース電極は前記複数のソースバスラインの対応する1つに電気的に接続され、前記ドレイン電極は前記画素電極と電気的に接続されており、
前記ゲートメタル層は、前記ゲート絶縁層と直接接する銅層を含み、
前記ゲート絶縁層は、前記酸化物半導体層と直接接する第1の酸素含有シリコン層、前記銅層の上面と直接接する第2の酸素含有シリコン層、および、前記第1の酸素含有シリコン層と前記第2の酸素含有シリコン層との間に位置する窒化シリコン層を含む積層構造を有し、
前記第1の酸素含有シリコン層および前記第2の酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、アクティブマトリクス基板。
【請求項16】
前記第2の酸素含有シリコン層は、SiOxNy(2>x>0、4/3>y>0)で表される酸窒化シリコン層であり、xおよびyは、0.4≦x/(x+y)<1を満たす、請求項15に記載のアクティブマトリクス基板。
【請求項17】
前記xおよび前記yは、x≧yを満たす、請求項16に記載のアクティブマトリクス基板。
【請求項18】
前記第1の酸素含有シリコン層は酸化シリコン層である、請求項15から17のいずれかに記載のアクティブマトリクス基板。
【請求項19】
前記第1の酸素含有シリコン層と前記窒化シリコン層との間に、酸窒化シリコンからなる中間層をさらに含む、請求項18に記載のアクティブマトリクス基板。
【請求項20】
前記酸化物半導体層は、In、GaおよびZnを含む、請求項1から19のいずれかに記載のアクティブマトリクス基板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、酸化物半導体を用いて形成されたアクティブマトリクス基板に関する。
【背景技術】
【0002】
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ(Thin Film Transistor;以下、「TFT」)などのスイッチング素子を備えている。このようなTFT(以下、「画素TFT」)としては、従来から、アモルファスシリコン膜を活性層とするTFT(以下、「アモルファスシリコンTFT」)や多結晶シリコン膜を活性層とするTFT(以下、「多結晶シリコンTFT」)が広く用いられている。
【0003】
一方、駆動回路などの周辺回路を、基板上にモノリシック(一体的)に設ける技術が知られている。駆動回路をモノリシックに形成することによって、非表示領域の狭小化や、実装工程簡略化によるコストダウンが実現される。本明細書では、アクティブマトリクス基板にモノリシックに形成された周辺回路を構成するTFTを「回路TFT」と呼ぶ。
【0004】
TFTの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いる場合がある。このようなTFTを「酸化物半導体TFT」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体TFTは、アモルファスシリコンTFTよりも高速で動作することが可能である。従って、酸化物半導体TFTは、画素TFTのみでなく、回路TFTとしても好適に用いられ得る。
【0005】
アクティブマトリクス基板は、また、複数のゲートバスラインおよび複数のソースバスラインを含んでおり、画素TFTのゲート電極は対応する1つのゲートバスライン、ソース電極は対応する1つのソースバスラインに電気的に接続される。画素TFTのゲート電極はゲートバスラインと同じ導電膜から形成され、ソースおよびドレイン電極はソースバスラインと同じ導電膜から形成されることが多い。本明細書では、ゲートバスラインと同じ導電膜から形成された層を「ゲートメタル層」、ソースバスラインと同じ導電膜から形成された層を「ソースメタル層」と称する。ゲートメタル層およびソースメタル層には、例えば、銅(Cu)層、アルミニウム(Al)層などの金属層が用いられる。
【0006】
近年、特に大型の表示パネルにおいて、高解像度化が進んでいる。例えば、「4K」(3840x2160画素)の4倍(あるいは「フルHD」(1920x1080画素)の16倍)に相当する「8K」(7680x4320画素)の解像度を有する表示パネルも開発されている。
【0007】
表示パネルの大型化と高精細化に伴い、画素数が増加し、一画素当たりの書き込み時間Tgが短くなる。このため、ゲートバスラインの時定数を小さくする必要があり、ゲートメタル層のさらなる低抵抗化が求められている。
【0008】
ゲートメタル層のシート抵抗を低減するために、ゲートメタル層に、Al層よりも電気抵抗の低いCu層を用いることが好ましい。例えば特許文献1は、ゲートメタル層の主たる層としてCu層を用い、かつ、Cu層と基板表面(または下地表面)との密着性を確保する目的で、Cu層の基板側にチタン(Ti)層を設けることを開示している。本明細書では、このような積層構造を「Cu/Ti積層メタル構造」と称する。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特許第5685204号明細書
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、本発明者が検討したところ、Cu層を用いても、ゲートメタル層のシート抵抗を所望の値まで低減できない場合があった。
【0011】
例えば、Cu/Ti積層メタル構造を有するゲートメタル層をアクティブマトリクス基板に適用すると、次のような問題が生じ得る。
【0012】
ボトムゲート型の画素TFTを備えたアクティブマトリクス基板では、基板上にゲートメタル層を形成した後に、ゲート絶縁層、半導体層およびソースメタル層の形成などのTFTプロセスが行われる。このTFTプロセスにおいて、プラズマCVD法による膜形成、酸化物半導体層に対するアニール処理等の熱の影響を受けて、ゲートメタル層の下層に含まれるTiがCu層へ拡散する可能性がある。この結果、Cu層が高抵抗化され、ゲートメタル層のシート抵抗が高くなってしまう。
【0013】
このように、従来は、ゲートメタル層のシート抵抗を低く抑えることは困難であった。
【0014】
本発明の一実施形態は上記事情に鑑みてなされたものであり、その目的は、低抵抗なゲートメタル層を備えたアクティブマトリクス基板を提供する、あるいは、低抵抗であり、かつ、密着性に優れたゲートメタル層を備えたアクティブマトリクス基板を提供することにある。
【課題を解決するための手段】
【0015】
本明細書は、以下の項目に記載のアクティブマトリクス基板を開示している。
[項目1]
複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板に支持された、複数のソースバスラインを含むソースメタル層、および、複数のゲートバスラインを含むゲートメタル層と、
前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と
を備え、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、前記ゲート電極は、前記ゲートメタル層内に形成され、かつ、前記複数のゲートバスラインの対応する1つに電気的に接続され、前記ソース電極は前記複数のソースバスラインの対応する1つに電気的に接続され、前記ドレイン電極は前記画素電極と電気的に接続されており、
前記ゲートメタル層は、銅合金層と銅層とを含む積層構造を有し、前記銅合金層は前記ゲートメタル層の最下層であり、前記銅層は、前記銅合金層上に配置されており、
前記銅合金層は、Cuと少なくとも1つの添加金属元素とを含む銅合金からなり、前記少なくとも1つの添加金属元素はAlを含み、前記銅合金におけるAlの含有量は2at%以上8at%以下である、アクティブマトリクス基板。
[項目2]
前記少なくとも1つの添加金属元素はMgをさらに含む、項目1に記載のアクティブマトリクス基板。
[項目3]
前記銅合金におけるMgの含有量は1at%以上3at%以下である、項目1または2に記載のアクティブマトリクス基板。
[項目4]
前記銅合金におけるCuの含有量は80at%以上である、項目1から3のいずれかに記載のアクティブマトリクス基板。
[項目5]
前記少なくとも1つの添加金属元素はPを含まない、項目1から4のいずれかに記載のアクティブマトリクス基板。
[項目6]
前記ゲート絶縁層は、前記銅層の上面と直接接する酸素含有シリコン層を含み、前記酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、項目1から5のいずれかに記載のアクティブマトリクス基板。
[項目7]
前記酸素含有シリコン層は、SiOxNy(2>x>0、4/3>y>0)で表される酸窒化シリコン層であり、xおよびyは、0.4≦x/(x+y)<1を満たす、項目6に記載のアクティブマトリクス基板。
[項目8]
前記xおよび前記yは、x≧yを満たす、項目7に記載のアクティブマトリクス基板。
[項目9]
前記ゲート絶縁層は、前記酸素含有シリコン層、前記酸化物半導体層と直接接する他の酸素含有シリコン層、および、前記酸素含有シリコン層と前記他の酸素含有シリコン層との間に位置する窒化シリコン層を含む積層構造を有し、
前記他の酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、項目6から8のいずれかに記載のアクティブマトリクス基板。
[項目10]
前記他の酸素含有シリコン層は酸化シリコン層であり、
前記ゲート絶縁層は、前記他の酸素含有シリコン層と前記窒化シリコン層との間に、酸窒化シリコンからなる中間層をさらに含む、項目9に記載のアクティブマトリクス基板。
[項目11]
前記銅合金層の厚さは、前記銅層の厚さよりも小さい、項目1から10のいずれかに記載のアクティブマトリクス基板。
[項目12]
前記銅合金層の厚さは30nm以上である、項目1から11のいずれかに記載のアクティブマトリクス基板。
[項目13]
前記ゲートメタル層の全体の厚さは550nm以下であり、前記ゲートメタル層のシート抵抗は0.05Ω/□以下である、項目1から12のいずれかに記載のアクティブマトリクス基板。
[項目14]
前記基板はガラス基板であり、前記銅合金層は前記ガラス基板の表面と直接接している、項目1から13のいずれかに記載のアクティブマトリクス基板。
[項目15]
複数の画素領域を有するアクティブマトリクス基板であって、
基板と、
前記基板に支持された、複数のソースバスラインを含むソースメタル層、および、複数のゲートバスラインを含むゲートメタル層と、
前記複数の画素領域のそれぞれに配置された薄膜トランジスタおよび画素電極と
を備え、
前記薄膜トランジスタは、ゲート電極と、前記ゲート電極を覆うゲート絶縁層と、前記ゲート絶縁層上に配置された酸化物半導体層と、前記酸化物半導体層に電気的に接続されたソース電極およびドレイン電極とを有し、前記ゲート電極は、前記ゲートメタル層内に形成され、かつ、前記複数のゲートバスラインの対応する1つに電気的に接続され、前記ソース電極は前記複数のソースバスラインの対応する1つに電気的に接続され、前記ドレイン電極は前記画素電極と電気的に接続されており、
前記ゲートメタル層は、前記ゲート絶縁層と直接接する銅層を含み、
前記ゲート絶縁層は、前記酸化物半導体層と直接接する第1の酸素含有シリコン層、前記銅層の上面と直接接する第2の酸素含有シリコン層、および、前記第1の酸素含有シリコン層と前記第2の酸素含有シリコン層との間に位置する窒化シリコン層を含む積層構造を有し、
前記第1の酸素含有シリコン層および前記第2の酸素含有シリコン層は、酸化シリコン層または酸窒化シリコン層である、アクティブマトリクス基板。
[項目16]
前記第2の酸素含有シリコン層は、SiOxNy(2>x>0、4/3>y>0)で表される酸窒化シリコン層であり、xおよびyは、0.4≦x/(x+y)<1を満たす、項目15に記載のアクティブマトリクス基板。
[項目17]
前記xおよび前記yは、x≧yを満たす、項目16に記載のアクティブマトリクス基板。
[項目18]
前記第1の酸素含有シリコン層は酸化シリコン層である、項目15から17のいずれかに記載のアクティブマトリクス基板。
[項目19]
前記第1の酸素含有シリコン層と前記窒化シリコン層との間に、酸窒化シリコンからなる中間層をさらに含む、項目18に記載のアクティブマトリクス基板。
[項目20]
前記酸化物半導体層は、In、GaおよびZnを含む、項目1から19のいずれかに記載のアクティブマトリクス基板。
[項目11]
前記酸化物半導体層は、In−Ga−Zn−O系半導体を含む、項目10に記載のアクティブマトリクス基板。
[項目12]
前記酸化物半導体層は結晶質部分を含む、項目11に記載のアクティブマトリクス基板。
【発明の効果】
【0016】
本発明の一実施形態によると、低抵抗なゲートメタル層を備えたアクティブマトリクス基板を提供できる、あるいは、低抵抗であり、かつ、密着性に優れたゲートメタル層を備えたアクティブマトリクス基板を提供できる。
【図面の簡単な説明】
【0017】
【図1】第1の実施形態のアクティブマトリクス基板1000の平面構造の一例を示す概略図である。
【図2】(a)は、第1の実施形態のアクティブマトリクス基板におけるTFT101の模式的な平面図であり、(b)および(c)は、それぞれ、TFT101のA−A’線およびB−B’線に沿った模式的な断面図である。
【図3】ゲートメタル層の厚さとシート抵抗との関係を示す図である。
【図4】(a)は、実施例のアクティブマトリクス基板の断面SEM像を示す図であり、(b)は、比較例のアクティブマトリクス基板の断面SEM像を示す図である。
【図5】実施例および比較例の表示パネルの可視光に対する透過率を示す図である。
【図6】ゲートのシート抵抗と時定数との関係を示す図である。
【図7】ゲート絶縁層の構造を説明するための断面図である。
【図8】(a)および(b)は、それぞれ、他のゲート絶縁層を例示する断面図である。
【図9】(a)および(b)は、それぞれ、第2の実施形態のアクティブマトリクス基板を例示する断面図である。
【発明を実施するための形態】
【0018】
(第1の実施形態)
本発明者は、低いシート抵抗と高い密着性とを両立し得る配線構造について、検討を重ねた。その結果、Cu層の基板側に、所定の組成を有するCu合金層を設けることにより、低いシート抵抗を確保しつつ、基板表面との密着性を改善できることを見出した。本明細書では、このような構造を「Cu/Cu合金積層メタル構造」と呼ぶ。
【0019】
以下、図面を参照しながら、本発明によるアクティブマトリクス基板の一実施形態を説明する。
【0020】
図1は、本実施形態のアクティブマトリクス基板1000の平面構造の一例を示す概略図である。
【0021】
アクティブマトリクス基板1000は、表示領域DRと、表示領域DR以外の領域(非表示領域または額縁領域)FRとを有している。表示領域DRは、マトリクス状に配列された画素領域Pixによって構成されている。画素領域Pixは、表示装置の画素に対応する領域であり、単に「画素」と呼ぶこともある。各画素領域Pixは、画素TFTであるTFT101と、画素電極PEとを有する。図示していないが、アクティブマトリクス基板1000をFFS(Fringe Field Switching)モードなどの横電界モードの表示装置に適用する場合、アクティブマトリクス基板1000には、画素電極PEと絶縁層(誘電体層)を介して対向するように共通電極が設けられる。
【0022】
非表示領域FRは、表示領域DRの周辺に位置し、表示に寄与しない領域である。非表示領域FRは、端子部が形成される端子部形成領域、駆動回路が一体的(モノリシック)に設けられる駆動回路形成領域などを含んでいる。駆動回路形成領域には、例えばゲートドライバGD、検査回路(不図示)などがモノリシックに設けられている。ソースドライバSDは、例えば、アクティブマトリクス基板1000に実装されている。
【0023】
表示領域DRには、第1の方向(ここでは列方向)に延びる複数のソースバスラインSLと、第1の方向に交差する第2の方向(ここでは行方向)に延びる複数のゲートバスラインGLとが形成されている。各画素は、例えばゲートバスラインGLおよびソースバスラインSLで規定されている。ゲートバスラインGLは、それぞれ、ゲートドライバGDの各端子に接続されている。ソースバスラインSLは、それぞれ、アクティブマトリクス基板1000に実装されたソースドライバSDの各端子に接続されている。
【0024】
<画素領域Pixの構成>
次いで、アクティブマトリクス基板1000における各画素領域Pixの構成を説明する。ここでは、FFSモードのLCDパネルに適用されるアクティブマトリクス基板を例に説明する。
【0025】
図2(a)は、アクティブマトリクス基板1000における1つの画素領域Pixの平面図であり、図2(b)および(c)は、それぞれ、図2(a)におけるA−A’線およびB−B’線に沿った断面図である。
【0026】
画素領域Pixは、ソースバスラインSLおよびゲートバスラインGLに包囲された領域である。画素領域Pixは、基板1と、基板1に支持されたTFT101と、下部透明電極15と、上部透明電極19とを有している。この例では、下部透明電極15は共通電極CEであり、上部透明電極19は画素電極PEである。なお、下部透明電極15が画素電極PE、上部透明電極19が共通電極CEであってもよい。
【0027】
TFT101は、例えば、チャネルエッチ型のボトムゲート構造TFTである。TFT101は、ゲート電極3と、ゲート電極3を覆うゲート絶縁層5と、ゲート絶縁層5上に配置された酸化物半導体層7と、酸化物半導体層7に電気的に接続されたソース電極8およびドレイン電極9とを有する。
【0028】
ゲート電極3は、複数のゲートバスラインGLを含むゲートメタル層内に形成されている。つまり、ゲート電極3とゲートバスラインGLとは同じ導電膜を用いて形成されている。ゲート電極3は、複数のゲートバスラインGLの対応する1つに電気的に接続されている。図示するように、ゲート電極3と対応するゲートバスラインGLとが一体的に形成されていてもよい。
【0029】
本実施形態では、ゲートメタル層は、基板1側から銅合金層g1と銅層g2とを含む積層構造(Cu/Cu合金積層メタル構造)を有する。
【0030】
銅合金層g1はゲートメタル層の最下層であり、例えば基板1の表面と直接接している。図示しないが、基板1とゲートメタル層との間に下地絶縁膜が設けられている場合には、銅合金層g1は下地絶縁膜と直接接する。銅層g2は、銅合金層g1上に配置されている。銅層g2は、銅合金層g1の上面と接していてもよい。
【0031】
銅合金層g1は、Cuと少なくとも1つの添加金属元素とを含むCu合金からなる層である。Cu合金の添加金属元素はAlを含み、Cu合金におけるAlの含有量は2at%以上8at%以下である。Alを2at%以上含むことで、基板表面に対する密着性を改善できる。また、ゲートメタル層の耐腐食性を改善できるので、信頼性を向上できる。一方、Alの含有量が8at%以下であれば、Alが銅層g2を酸化することによる銅層g2の高抵抗化を抑制できる。
【0032】
Cu合金は、Cu−Al合金(2元系)であってもよい。あるいは、Cu合金は、添加金属元素として、Alに加えて、Mg、Ca、Mo、Mnなどの他の金属元素を含んでもよい。他の金属元素の種類、含有量などは特に限定しない。ただし、Cu合金は、半導体への不純物の観点から、リン(P)、ナトリウム(Na)、ボロン(B)などを含まないことが好ましい。
【0033】
一例として、Cu合金は、添加金属元素として、AlおよびMgを含んでもよい。Alに加えてMgを添加することで、耐腐食性等の信頼性をさらに高めることができ、Cu合金の安定性を向上できる。この場合、Mgの含有量は、例えば、1at%以上3at%以下であってもよい。Mgの含有量は、Alの含有量以下でもよい。Cu合金は、Cu−Al−Mg合金(3元系)であってもよいし、他の金属元素をさらに含んでもよい。
【0034】
なお、本明細書において、「Cu合金」とは、Cuを主たる金属元素とする合金を指す。Cu合金におけるCuの含有量は、例えば80at%以上98at%以下である。
【0035】
銅層g2は、Cuを主成分とする層である。銅層g2におけるCuの含有率は例えば90%以上であってもよい。好ましくは、銅層g2は、純Cu層(Cuの含有率:例えば99.99%以上)である。
【0036】
銅合金層g1および銅層g2は、不可避不純物を含んでいてもよい。
【0037】
酸化物半導体層7は、その少なくとも一部がゲート絶縁層5を介してゲート電極3と重なるように配置されている。酸化物半導体層7は、例えばIn−Ga−Zn−O系半導体層である。
【0038】
ソース電極8およびドレイン電極9は、それぞれ、酸化物半導体層7の上面の一部と接するように配置されている。酸化物半導体層7のうち、ソース電極8と接する部分をソースコンタクト領域、ドレイン電極9と接する部分をドレインコンタクト領域と呼ぶ。基板1の法線方向から見たとき、ソースコンタクト領域およびドレインコンタクト領域の間に位置し、かつ、ゲート電極3と重なっている領域が「チャネル領域」となる。ソース電極8は、複数のソースバスラインSLの対応する1つに電気的に接続されている。ドレイン電極9は、画素電極PEと電気的に接続されている。
【0039】
ソース電極8およびドレイン電極9は、複数のソースバスラインSLを含むソースメタル層内に形成されていてもよい。つまり、ソース電極8、ドレイン電極9とソースバスラインSLとは同じ導電膜を用いて形成されていてもよい。ソース電極8は、対応するソースバスラインSLと一体的に形成されていてもよい。
【0040】
TFT101、ゲートメタル層およびソースメタル層は、層間絶縁層13で覆われている。層間絶縁層13は、特に限定しないが、例えば、無機絶縁層(パッシベーション膜)11と、無機絶縁層11上に配置された有機絶縁層12とを含んでいてもよい。無機絶縁層11は、TFT101のチャネル領域と接していてもよい。なお、層間絶縁層13は有機絶縁層を含んでいなくてもよい。
【0041】
層間絶縁層13上には、共通電極CEとなる下部透明電極15、誘電体層17、および画素電極PEとなる上部透明電極19が設けられる。画素電極PEおよび共通電極CEは、層間絶縁層13上に、誘電体層17を介して部分的に重なるように配置されている。画素電極PEは、画素毎に分離されている。共通電極CEは、画素毎に分離されていなくても構わない。ここでは、共通電極CEは、層間絶縁層13上に形成されている。画素電極PEは、誘電体層17上に形成され、層間絶縁層13および誘電体層17に設けられたコンタクトホールCH内で、ドレイン電極9と電気的に接続されている。この例では、層間絶縁層13の開口部13pと誘電体層17の開口部17pとが重なる部分がコンタクトホールCHとなる。図示していないが、画素電極PEは、画素ごとに少なくとも1つのスリットまたは切り欠き部を有している。共通電極CEは、コンタクトホールCHが形成されている領域に開口部15pを有している。共通電極CEは、この領域を除く画素領域Pix全体に亘って形成されていてもよい。
【0042】
このようなアクティブマトリクス基板1000は、例えばFFSモードの表示装置に適用され得る。FFSモードは、一方の基板に一対の電極(画素電極PEおよび共通電極CE)を設けて、液晶分子に、基板面に平行な方向(横方向)に電界を印加する横方向電界方式のモードである。
【0043】
本実施形態のアクティブマトリクス基板は、VAモードなどの縦電界駆動方式の表示装置に適用してもよい。その場合、共通電極CEは、アクティブマトリクス基板に液晶層を挟んで対向して配置される対向基板に形成される。
【0044】
<本実施形態による効果>
本実施形態のアクティブマトリクス基板1000では、ゲートメタル層の銅層g2の基板側に銅合金層g1が設けられているので、基板1の表面に対する密着性を向上できる。
【0045】
上述したように、Cu/Ti積層メタル構造を有する従来のゲートメタル層では、TFTプロセスにおける熱の影響によってTiがCu層に拡散することで、シート抵抗が高くなる可能性があった。これに対し、本実施形態では、TFTプロセスを行った後も、ゲートメタル層は低いシート抵抗を維持することが可能である。これは、ゲートメタル層の下層におけるCu以外の金属元素(Alなど)の含有量が抑えられているため(例えばCuの含有量が95%のときの添加金属元素の合計含有量は5%)、金属元素が銅層g2に拡散しても、その拡散による銅層g2の高抵抗化が抑制されるからである。従って、低いシート抵抗を有し、かつ、密着性に優れたゲートメタル層を実現できる。
【0046】
銅合金層g1におけるCuの含有量は、例えば80at%以上であってもよい。これにより、Alなどの添加金属元素の合計含有量が20at%以下に抑えられるので、添加金属元素の拡散による銅層g2の高抵抗化をより効果的に抑制できる。
【0047】
銅合金層g1の厚さは、例えば30nm以上であることが好ましい。これにより、基板1の表面(または下地表面)に対する密着性をより高めることができる。一方、銅合金層g1の厚さは、例えば100nm以下であってもよい。これにより、ゲートメタル層全体の厚さの増大を抑えることができる。銅合金層g1の厚さは、銅層g2の厚さよりも小さくてもよい。電気抵抗の低い銅層g2を厚くすることで、ゲートメタル層のシート抵抗をより効果的に低くできる。
【0048】
本実施形態は、次のようなメリットも有している。Cu/Ti積層メタル構造を有する従来のゲートメタル層を形成する際には、ゲートメタル層のパターニングには、例えば、フッ化アンモニウムおよび/または酸性フッ化アンモニウムを含む過酸化水素系エッチング液が用いられる。これにより、Cu層およびTi層の両方がエッチングされる。しかしながら、ゲートメタル層をガラス基板表面に直接形成する場合には、下地であるガラス基板の表面部分もゲートパターンに沿ってエッチングされてしまい、ガラス基板の強度が低下する可能性があった。これに対し、本実施形態では、ゲートメタル層のパターニングに、フッ化アンモニウムも酸性フッ化アンモニウムも含まない過酸化水素系エッチング液を用いることが可能である。このエッチング液によって、銅層g2および銅合金層g1の両方がエッチングされるが、ガラス基板はほとんどエッチングされない。従って、ガラス基板のオーバーエッチングを抑制できるので、ガラス基板の強度を確保できる。
【0049】
また、フッ化アンモニウムも酸性フッ化アンモニウムも含まない過酸化水素系エッチング液を用いることにより、フッ化アンモニウムおよび/または酸性フッ化アンモニウムを含む過酸化水素系エッチング液を用いる場合よりも、ゲートメタル層の側面のシフト量を小さくできるというメリットもある。
【0050】
さらに、本実施形態のアクティブマトリクス基板を用いた表示パネルでは、Cu合金層の下面で反射されたバックライト光を再度利用することが可能になるので、Cu/Ti積層メタル構造のゲートメタル層を有する従来の表示パネルよりも、可視光に対する透過率を向上できる。
【0051】
<ゲート絶縁層の構造>
ここで、本実施形態におけるゲート絶縁層5の構造の一例を説明する。
【0052】
ゲート絶縁層5には、酸化シリコン(SiOx、0<x≦2)層、窒化シリコン(SiNz、0<z<4/3)層、酸窒化シリコン(SiOxNy、2>x>0、4/3>y>0)層などを用いることができる。ゲート絶縁層5は積層構造を有していてもよい。ここでいう「酸窒化シリコン」は、酸素比率xが窒素比率yよりも大きい(x>y)酸化窒化珪素、および、窒素比率yが酸素比率xよりも大きい(y>x)窒化酸化珪素を含む。本明細書では、酸化シリコンおよび酸窒化シリコンのように酸素を含むシリコン層(絶縁層)を「酸素含有シリコン層」と総称する。
【0053】
図7は、TFT101におけるゲート絶縁層の構造を説明するための図であり、図2(a)におけるA−A’線に沿った断面構造を示す。
【0054】
図7に例示するように、ゲート絶縁層5は、窒化シリコン層nと、窒化シリコン層nの上に配置された酸素含有シリコン層(以下、第1の酸素含有シリコン層)a1とを含む積層構造を有していてもよい。第1の酸素含有シリコン層a1は、ゲート絶縁層5の最上層であり、酸化物半導体層7と直接接する。第1の酸素含有シリコン層a1は、好ましくは酸化シリコン層である。第1の酸素含有シリコン層a1は、酸化窒化シリコン(SiOxNy、x>y)層であってもよい。また、窒化シリコン層nの代わりに窒化酸化シリコン(SiOxNy、y>x)層を用いてもよい。ただし、非透湿性に優れた窒化シリコン層nを用いることが好ましい。
【0055】
ゲート絶縁層5の最上層(すなわち酸化物半導体層と接する層)として、第1の酸素含有シリコン層(例えばSiOなどの酸化物層)a1を用いると、酸化物半導体層7に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となるので、酸化物半導体層7の酸素欠損を低減できる。また、第1の酸素含有シリコン層a1の基板1側に、バリア性に優れた窒化シリコン層nを設けることにより、基板1からの不純物等が酸化物半導体層7に拡散することを効果的に防止できる。
【0056】
<変形例>
ゲート絶縁層5は、銅層g2の上面と接する酸素含有シリコン層を含んでもよい。酸素含有シリコン層は、窒化シリコン層よりも安定性の高い膜であり、酸素含有シリコン層に含まれる不純物量も窒化シリコン層より少ない。このため、ゲート絶縁層5の最下層として酸素含有シリコン層(以下、第2の酸素含有シリコン層)を配置すると、ゲート絶縁層5から銅層g2への不純物の拡散が抑制される。従って、ゲートメタル層(銅層g2)のシート抵抗をより効果的に低減でき、また、シート抵抗のばらつきを抑制することが可能になる。
【0057】
図8(a)および(b)は、それぞれ、変形例1および2のアクティブマトリクス基板におけるゲート絶縁層5を説明するための断面図である。以下では、図7に示すゲート絶縁層5と異なる点を主に説明し、共通の説明を適宜省略する。
【0058】
図8(a)に示すように、変形例1のゲート絶縁層5は、窒化シリコン層nの基板1側に第2の酸素含有シリコン層a2をさらに有する点で、図7に示すゲート絶縁層5と異なる。すなわち、変形例1のゲート絶縁層5は、酸化物半導体層7と直接接する第1の酸素含有シリコン層a1、銅層g2の上面と直接接する第2の酸素含有シリコン層a2、および、第1の酸素含有シリコン層a1と第2の酸素含有シリコン層a2との間に位置する窒化シリコン層nを含む積層構造を有する。
【0059】
第2の酸素含有シリコン層a2は、酸化シリコン層(SiOx、2>x>0)または酸窒化シリコン層(SiOxNy、2>x>0、4/3>y>0)である。これらのなかでは、銅層g2の表面に対する密着性を確保する観点から、酸窒化シリコン層を用いることが好ましい。第2の酸素含有シリコン層a2における酸素比率xおよび窒素比率yは、例えば、0.4≦x/(x+y)<1を満たすように設定され得る。x/(x+y)が0.4以上となるように酸素含有率を高くすることで、第2の酸素含有シリコン層a2の安定性を確保できるので、銅層g2への不純物の拡散をより効果的に抑制できる。好ましくは、酸素比率xは窒素比率y以上であり(x≧y)、より好ましくは、酸素比率xは窒素比率yよりも大きい(x>y、すなわちx/(x+y)>0.5)。一方、x/(x+y)が0.8以下(x/(x+y)≦0.8)であれば、銅層g2の表面に対する密着性をより確実に高めることができる。
【0060】
なお、第2の酸素含有シリコン層a2は、厚さ方向に酸素比率xおよび窒素比率yが変化する傾斜層であってもよい。この場合、第2の酸素含有シリコン層a2の下面(ゲートメタル層に接する面)の組成(x、y)が上記の関係を満たしていればよい。
【0061】
図8(b)に示すように、変形例2のゲート絶縁層5は、第1の酸素含有シリコン層a1と窒化シリコン層nとの間に、酸窒化シリコンからなる中間層bをさらに含む点で、変形例1のゲート絶縁層5と異なる。
【0062】
第1の酸素含有シリコン層a1(屈折率:例えば1.4〜1.5)および窒化シリコン層n(屈折率:例えば1.9〜2.0)の間に、これらの中間の屈折率を有する中間層bを設けることによって界面反射が少なくなる。この結果、干渉色をより効果的に抑制できる。
【0063】
中間層bの組成は特に限定しない。例えば、中間層bにおける酸素比率xおよび窒素比率yは、0.3≦x/(x+y)≦0.7を満たすように設定されてもよい。例えば、x:yが約1:1となるように設定されてもよい。なお、中間層bは、厚さ方向に酸素比率xおよび窒素比率yが変化する傾斜層であってもよい。
【0064】
変形例1、2において、ゲート絶縁層5を構成する各層の厚さは特に限定されない。
【0065】
窒化シリコン層nは、第1の酸素含有シリコン層a1、第2の酸素含有シリコン層a2および中間層bよりも厚いことが好ましい。これにより、ゲート絶縁層5のバリア性をより高めることができる。窒化シリコン層nの厚さは、例えば100nm以上500nm以下である。
【0066】
第1の酸素含有シリコン層a1の厚さは、例えば15nm以上であり、かつ、窒化シリコン層nの厚さ未満であってもよい。15nm以上であれば、酸化物半導体層7の酸素欠損をより確実に低減できる。
【0067】
第2の酸素含有シリコン層a2の厚さは、例えば20nm以上であり、かつ、窒化シリコン層nの厚さ未満であってもよい。20nm以上であれば、銅層g2への不純物の拡散をより確実に抑制できる。
【0068】
中間層bの厚さは、特に限定しないが、例えば100nm以上であり、かつ、窒化シリコン層nの厚さ未満であってもよい。100nm以上であれば、透湿防止効果が得られる。
【0069】
本実施形態におけるゲート絶縁層5の積層構造は、図7〜図9に例示した構造に限定されない。ゲート絶縁層5は、5層以上の積層構造を有していてもよい。例えば、複数の中間層bを含んでもよい。あるいは、第2の酸素含有シリコン層a2と窒化シリコン層nとの間に、他の中間層を含んでもよい。
【0070】
<TFT101の製造方法>
以下、図2を参照しながら、TFT101の製造方法の一例を説明する。
【0071】
まず、基板1上に、ゲート電極3およびゲートバスラインGLを含むゲートメタル層を形成する。
【0072】
基板1としては、例えばガラス基板、シリコン基板、耐熱性を有するプラスチック基板(樹脂基板)などを用いることができる。
【0073】
ゲートメタル層は、次のようにして形成される。まず、基板(例えばガラス基板)1上に、スパッタ法などによって、Cu合金膜およびCu膜をこの順で形成することにより、積層メタル膜を得る。次いで、積層メタル膜のウェットエッチングを行う。ウェットエッチングには、過酸化水素系エッチング液(フッ化アンモニウム、酸性フッ化アンモニウムを含まない)を用いる。これにより、銅合金層g1を下層、銅層g2を上層とする積層メタル構造を有するゲートメタル層が得られる。ゲートメタル層は、ゲート電極3およびゲートバスラインGLなどを含む。
【0074】
なお、ゲートメタル層は、銅合金層g1および銅層g2を含んでいればよく、3層以上の積層構造を有していてもよい。例えば、銅層g2上にさらなるCu合金層を有していてもよい。ただし、過酸化水素系エッチング液を用いたウェットエッチングでパターニングするためには、ゲートメタル層はTi層、W層またはその合金などを含んでいないことが好ましい。
【0075】
次いで、ゲートメタル層を覆うようにゲート絶縁層5を形成する。ゲート絶縁層5は、CVD法等によって形成され得る。
【0076】
ゲート絶縁層5としては、酸化シリコン(SiO)層、窒化シリコン(SiNz)層、酸化窒化シリコン(SiOxNy;x>y)層、窒化酸化シリコン(SiNzOy;x>y)層等を適宜用いることができる。これらの層は、公知の方法(例えばCVD法、プラズマCVD法など)により形成され得る。
【0077】
ゲート絶縁層5として、図7を参照しながら前述したように、例えば、基板側(下層)に、基板1からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層(上層)に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。ここでは、基板1側から、厚さ300nmのSiNz膜および厚さ50nmのSiO膜をこの順で含む積層膜を形成してもよい(図7参照)。
【0078】
あるいは、ゲート絶縁層5として、図8(a)を参照しながら前述したように、第2の酸素含有シリコン層a2として厚さ100nmのSiOxNy(例えばx≧y)層、窒化シリコン層nとして厚さ300nmのSiNz層、および、第1の酸素含有シリコン層a1として厚さ50nmのSiO層をこの順で含む積層膜を形成してもよい。プラズマCVD法を用いる場合、SiOxNy層の組成は、原料ガス(SiH)と、反応ガス(NH、N及びNO)との流量比を調整することで制御できる。例えば、x:yが略1:1となるような流量比でSiOxNy層を形成してもよい。なお、SiOxNy層の厚さ方向でx:yが変化するように、流量比を段階的または連続的に変化させてもよい。
【0079】
または、ゲート絶縁層5として、図8(b)を参照しながら前述したように、第2の酸素含有シリコン層a2として厚さ100nmのSiOxNy(例えばx≧y)層、窒化シリコン層nとして厚さ300nmのSiNz層、中間層bとして厚さ100nmのSiOxNy(例えばx:y=約1:1)層、および、第1の酸素含有シリコン層a1として厚さ50nmのSiO層をこの順で含む積層膜を形成してもよい。プラズマCVD法を用いる場合、第2の酸素含有シリコン層a2および中間層bとなるSiOxNy層の組成は、原料ガスおよび反応ガスの流量比を調整することで制御できる。第2の酸素含有シリコン層a2および中間層bの組成(x:y)は同じでもよいし、異なっていてもよい。第2の酸素含有シリコン層a2および中間層bとして、例えば、x:yが略1:1となるような流量比でSiOxNy層を形成してもよい。
【0080】
続いて、ゲート絶縁層5上に、例えばスパッタ法を用いて酸化物半導体膜(例えばIn−Ga−Zn―O系半導体膜)を形成する。酸化物半導体膜の厚さは、例えば30nm以上200nm以下であってもよい。この後、酸化物半導体膜のアニール処理を行ってもよい。ここでは、大気雰囲気中、300℃以上500℃以下の温度で熱処理を行う。熱処理時間は、例えば30分以上2時間以下である。次いで、酸化物半導体膜のパターニングを行い、酸化物半導体層7を得る。
【0081】
次いで、ソース電極8およびドレイン電極9、ソースバスラインSLを含むソースメタル層を形成する。
【0082】
ソースメタル層は、単層構造を有していてもよいし、積層構造を有していてもよい。ここでは、酸化物半導体層7の側からTi膜(厚さ:30nm)およびCu膜(厚さ:300nm)をこの順で形成し、得られた積層膜をパターニングすることで、ソースメタル層を得る。過酸化水素系エッチング液を用いて上層のCu膜をウェットエッチングでパターニングした後、下層のTi膜をドライエッチングでパターニングしてもよい。
【0083】
なお、ソースメタル層の材料として、例えばアルミニウム(Al)、タングステン(W)、モリブデン(Mo)、タンタル(Ta)、クロム(Cr)、チタン(Ti)、銅(Cu)等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。この後、酸化物半導体層7のチャネル領域に対し酸化処理、例えばNOガスを用いたプラズマ処理を行ってもよい。このようにして、TFT101を得る。
【0084】
次に、TFT101のチャネル領域と接するように、無機絶縁層11を形成する。無機絶縁層11は、例えば、酸化珪素(SiO)膜、窒化珪素(SiNz)膜、酸化窒化珪素(SiOxNy;x>y)膜、窒化酸化珪素(SiNzOy;x>y)膜等であってもよい。ここでは、無機絶縁層として、CVD法により、厚さが例えば300nmのSiO層を形成する。無機絶縁層の形成温度は、例えば200℃以上450℃以下であってもよい。図示していないが、無機絶縁層11上に有機絶縁層を形成してもよい。有機絶縁層として、例えば、厚さが2000nmのポジ型の感光性樹脂膜を形成してもよい。
【0085】
層間絶縁層13上には、共通電極CEとなる下部透明電極15、誘電体層17、および画素電極PEとなる上部透明電極19が設けられる。画素電極PEおよび共通電極CEは、それぞれ、例えばITO(インジウム・錫酸化物)膜、In−Zn−O系半導体(インジウム・亜鉛酸化物)膜、ZnO膜(酸化亜鉛膜)などから形成されていてもよい。画素電極PEおよび共通電極CEの厚さは、それぞれ、例えば50nm以上200nm以下であってもよい。誘電体層17は、例えば、窒化珪素(SiNz)膜、酸化珪素(SiOx)膜、酸化窒化珪素(SiOxNy;x>y)膜、窒化酸化珪素(SiNzOy;x>y)膜等であってもよい。誘電体層17の厚さは、例えば70nm以上300nm以下であってもよい。
【0086】
(第2の実施形態)
図9(a)および(b)は、それぞれ、第2の実施形態のアクティブマトリクス基板を例示する断面図である。
【0087】
本実施形態のアクティブマトリクス基板では、ゲート絶縁層5は、酸化物半導体層7と直接接する第1の酸素含有シリコン層a1、銅層g2の上面と直接接する第2の酸素含有シリコン層a2、および、第1の酸素含有シリコン層a1と第2の酸素含有シリコン層a2との間に位置する窒化シリコン層nを含む。ゲート絶縁層5は、図9(b)に例示するように、窒化シリコン層nと第1の酸素含有シリコン層a1との間に酸窒化シリコン層(中間層)bをさらに含んでもよい。各層の具体的な材料および厚さは、図8(a)および(b)を参照して前述した材料および厚さと同様であるため、説明を省略する。
【0088】
本実施形態では、ゲートメタル層はCu層を含んでいればよい。図示するように、銅層g2を上層とし、高い密着性を有し得る金属層(例えば、銅合金層、Ti層またはMo層)m1を最下層とする積層構造を有してもよい。ゲートメタル層の最下層となる金属層m1は、Cuと少なくとも1つの添加金属元素とを含む銅合金層であってもよい。添加金属元素の種類および添加量は特に限定しない。つまり、金属層m1として、前述の実施形態における銅合金層g1とは異なる組成を有する銅合金層を用いてもよい。また、ゲートメタル層の最下層となる金属層m1は、Ti層またはMo層であってもよい。なお、ゲートメタル層は、Cu層の単層であってもよい。
【0089】
本実施形態によると、ゲート絶縁層5の最下層として、第2の酸素含有シリコン層a2を設けることにより、ゲート絶縁層5から銅層g2への不純物の拡散を低減できるので、金属層m1の材料にかかわらず、不純物の拡散に起因するゲートメタル層のシート抵抗の上昇およびシート抵抗のばらつきを抑制できる。
【0090】
(実施例および比較例)
<ゲートメタル層のシート抵抗の評価>
実施例1、2および比較例のアクティブマトリクス基板を作製し、ゲートメタル層のシート抵抗を比較した。
【0091】
・実施例1のアクティブマトリクス基板の作製方法
まず、ガラス基板(厚さ:0.7mm)上に、Cu/Cu合金積層メタル構造を有するゲートメタル層を形成した。
【0092】
次いで、ゲートメタル層を覆うように、第2の酸素含有シリコン層a2、窒化シリコン層nおよび第1の酸素含有シリコン層a1を含むゲート絶縁層を形成した。実施例1では、ゲートメタル層上に、第2の酸素含有シリコン層a2として酸窒化シリコン層(厚さ:100nm)、窒化シリコン層n(厚さ:300nm)、および、第1の酸素含有シリコン層a1として酸化シリコン層(厚さ:50nm)をこの順で形成した。これらの膜の形成には、プラズマCVD法を用いた。酸窒化シリコン(SiOxNy)膜を形成する際には、x:yが略1:1となるように、原料ガス(SiH)と反応ガス(NH、N及びNO)との流量比を設定した。
【0093】
続いて、ソースおよびドレイン電極を含むソースメタル層および画素TFTを形成することにより、サンプル基板A1〜C1を5個ずつ作製した。
【0094】
・実施例2のアクティブマトリクス基板の作製方法
実施例2では、窒化シリコン層nおよび第1の酸素含有シリコン層a1を含み、かつ、第2の酸素含有シリコン層a2を含まないゲート絶縁層を形成した。具体的には、ゲートメタル層上に、窒化シリコン層n(厚さ:400nm)、および、第1の酸素含有シリコン層a1として酸化シリコン層(厚さ:50nm)をこの順で形成した。これらの膜は、実施例1と同様に、プラズマCVD法を用いて形成した。ゲート絶縁層以外は、実施例1と同様の方法で、サンプル基板A2、C2を5個ずつ作製した。
【0095】
・比較例のアクティブマトリクス基板の製造方法
比較例のアクティブマトリクス基板として、Cu/Ti積層メタル構造を有するゲートメタル層を用いる点以外は、実施例2と同様の方法でサンプル基板Dを作製した。
【0096】
各サンプル基板のゲートメタル層およびゲート絶縁層の厚さおよび組成を表1に示す。
【0097】
【表1】
【0098】
次いで、各サンプル基板におけるゲートメタル層のシート抵抗(平均値)を測定した。結果を図3に示す。
【0099】
図3に示す結果から、ゲートメタル層の下層の材料をTiからCu−Al合金に変えることによって、シート抵抗が低減できることが確認される。この理由は、次のように考察される。
【0100】
ゲートメタル層の下層がTi層のとき(サンプル基板D)、TFTプロセスにおける熱の影響を受けて、Tiが上層のCu層に拡散する。この結果、Cu層が高抵抗化し、ゲートメタル層のシート抵抗が高くなる。これに対し、Cu/Cu合金積層メタル構造を有するゲートメタル層では(サンプル基板A1〜C1、A2、C2)、TFTプロセスに起因するCu層の高抵抗化が抑制されている。これは、Cu合金層に含まれるAlが少量であるため(ここでは3at%)、Alの一部がCu層に拡散しても、Cu層の電気抵抗がサンプル基板Dほど高くならないからと考えられる。
【0101】
例えばゲートメタル層の厚さが550nmのとき、Cu/Cu合金積層メタル構造を有するゲートメタル層のシート抵抗は0.04Ω/□となり、Cu/Ti積層メタル構造を有するゲートメタル層の1/2程度まで低減されることが分かる。
【0102】
また、図3からも分かるように、一般に、ゲートメタル層(特にCu層)を厚くするほど、ゲートメタル層のシート抵抗を低くできる。しかしながら、ゲートメタル層が厚くなりすぎると、基板に反りが生じる場合がある。基板に反りが生じると、製造工程において、搬送装置のステージからガラス基板のエッジが浮いてしまうため、搬送不良が生じ、量産性が低下する可能性がある。一例として、厚さが0.7mmのガラス基板を用いる場合、ゲートメタル層の厚さを例えば560nm以下(好ましくは550nm以下)に抑えることにより、反りによる量産性の低下を抑制できる。一方、例えば、8Kの解像度を有する液晶表示パネルでは、書き込み時間Tgは2μs程度に短くなり、ゲートの時定数を例えば2μs以下に抑えることが要求される。このため、ゲートメタル層のシート抵抗を、例えば0.05Ω/□以下に低減することが好ましい(図6参照)。本実施形態によると、図3に示すように、ゲートメタル層の厚さを抑えて(例えば550nm以下)基板の反りを抑制しつつ、ゲートメタル層のシート抵抗を0.05Ω/□以下に低減することが可能である。
【0103】
さらに、図3に示す結果から、ゲート絶縁層の最下層として酸窒化シリコン(SiOxNy)層を設けたサンプル基板A1〜C1では、ゲート絶縁層の最下層が窒化シリコン(SiNz)層であるサンプル基板A2、C2よりも、ゲートメタル層のシート抵抗がさらに低減され、かつ、シート抵抗のばらつきも抑制されることが分かる。これは、ゲート絶縁層からゲートメタル層への不純物の拡散が抑制され、この結果、不純物拡散に起因するCu層の抵抗の増加が抑えられるからと考えられる。また、図3から、このような効果が、Cu層が薄いほど顕著になることも確認される。
【0104】
<ゲートメタル層のCu合金層の密着性の評価>
・Cu合金層の厚さと密着性との関係
JIS K 5600に規定するクロスカット法を用いて、Cu合金膜の厚さと密着性との関係を調べた。
【0105】
具体的には、まず、ガラス基板表面にCu合金膜およびCu膜をこの順で堆積し、積層メタル膜を形成した。Cu合金膜として、Cu−Mg−Al合金膜(Mg:2at%、Al:3at%)を用いた。また、Cu膜の厚さを一定(500nm)とし、Cu合金膜の厚さを異ならせて、複数の評価用サンプルを作製した。
【0106】
次に、各評価用サンプルにおいて、積層メタル膜に碁盤の目状に切れ込みを入れ、10×10の100マスの碁盤目にカットした。続いて、テープテストを実施した。テープを剥がした後、面内の9点において、積層メタル膜の剥離状態を6段階のレベル(剥がれレベル)に分類した。剥がれレベルLv0〜Lv6の分類(クロスカット法における6段階の分類に準ずる)を表2、密着性の評価結果を表3に示す。
【0107】
【表2】
【0108】
【表3】
【0109】
表3に示す結果から、Cu合金膜の厚さが30nm以上、好ましくは35nm以上であれば、基板表面との密着性を十分に確保できることが確認された。
【0110】
なお、密着性を確保し得るCu合金膜の厚さの下限値は、下地表面の材料によって変わり得る。ここでは、ガラス基板表面に直接積層メタル膜を形成したが、ガラス基板と積層メタル膜との間に下地絶縁膜を形成した場合には、Cu合金膜をさらに薄くしてもよい。
・Cu合金層におけるAlの含有量とCu合金層の密着性との関係
上記のクロスカット法を用いて、Cu合金膜におけるAlの含有量と密着性との関係を調べた。
【0111】
具体的には、ガラス基板表面に、Cu合金膜およびCu膜を形成し、積層メタル膜を得た。ここでは、Cu合金膜(Cu−Mg−Al合金膜)の組成を異ならせて、複数の評価用サンプルを作製した。Cu膜の厚さを500nm、Cu合金膜の厚さを45nmとした。なお、比較のため、Cu合金膜を形成せず、基板表面に直接Cu膜(厚さ:500nm)を形成した評価用サンプルも作製した。
【0112】
次に、上記と同様のテープテストにより、各評価用基板の面内9点において、積層メタル膜の密着性(剥がれレベル)を評価した。評価結果を表4に示す。
【0113】
【表4】
【0114】
表4に示す結果から、Alを含むCu合金からなるCu合金膜は、Cu膜よりも、基板表面に対する密着性が高いことが確認される。また、Alの組成比が2at%以上であれば、高い密着性を確保できることが分かる。
【0115】
<ガラス基板のエッチング量およびゲートメタル層の断面形状>
実施例および比較例の観察用基板を作製し、ゲートメタル層およびガラス基板の断面形状を観察した。
【0116】
ガラス基板表面に、直接、Cu合金膜(厚さ:45nm)およびCu膜(厚さ:500nm)を形成し、積層メタル膜を得た。ここでは、Cu合金膜として、Cu−Mg−Al合金膜(Mg:2at%、Al:3at%)を形成した。続いて、過酸化水素系エッチング液(フッ化アンモニウムおよび酸性フッ化アンモニウムを含まない)を用いて、積層メタル膜のパターニングを行い、ゲートメタル層を得た。続いて、所定のTFTプロセスを行い、実施例の観察用基板を作製した。
【0117】
また、比較のため、積層メタル膜として、Ti膜(厚さ:25nm)およびCu膜(厚さ:500nm)を形成した点、および、積層メタル膜のパターニングにフッ化アンモニウムを含有したエッチング液を用いた点以外は、実施例と同様の材料を用い、同様の方法で、比較例の観察用基板を作製した。
【0118】
この後、実施例および比較例の観察用基板の断面を観察し、ゲートメタル層の断面形状およびガラス基板のエッチング量を調べた。
【0119】
図4(a)は、実施例の観察用基板の断面SEM像を示す図であり、基板(ガラス基板)1とゲート電極3およびゲート絶縁層5との界面近傍の拡大図である。この図から、実施例では、積層メタル膜のパターニング工程において、ガラス基板の表面がほとんどエッチングされなかったことが確認される。
【0120】
図4(b)は、比較例の観察用基板の断面SEM像を示す図であり、基板(ガラス基板)1とゲート電極3およびゲート絶縁層5との界面近傍の拡大図である。この図から、比較例では、積層メタル膜のパターニング工程において、ゲートメタル層のパターンに沿って、ガラス基板の表面部分がエッチングされていることが分かる。ガラス基板のエッチング量(エッチングされた部分の厚さ)dxを測定したところ、35nmであった。ガラス基板がエッチングされると、上述したように、ガラス基板の強度が低下し、アクティブマトリクス基板の信頼性を低下させる要因となる。
【0121】
<光透過率>
Cu/Cu合金積層メタル構造のゲートメタル層を有する実施例の液晶パネル、および、Cu/Ti積層メタル構造のゲートメタル層を有する比較例の液晶パネルをそれぞれ作製し、可視光の透過率を比較した。実施例では、Cu合金層の厚さを45nm、Cu層の厚さを500nmとした。Cu合金層として、Cu−Mg−Al合金層(Mg:2at%、Al:3at%)を用いた。比較例では、Ti層の厚さを350nm、Cu層の厚さを500nmとした。
【0122】
続いて、実施例および比較例の液晶パネルの可視光に対する透過率を測定した。透過率の測定は、基板上の8箇所で行った。
【0123】
結果を図5に示す。図5の縦軸に示す「透過率比」は、比較例のアクティブマトリクス基板の平均透過率を0.500としたときの透過率比である。
【0124】
この測定結果から、実施例の液晶パネルの平均透過率比は0.507であり、比較例よりも1.4%程度高くなることが分かる。これは、ゲートメタル層の下層としてCu合金層を設けると、ゲートメタル層の下面(Cu合金層の下面)に入射したバックライト光が反射され、表示に利用(再利用)できるからと考えられる。これに対し、比較例では、ゲートメタル層の下層として、Cu合金層よりも反射率の低いTi層を用いているので、ゲートメタル層の下面(Ti層の下面)に入射したバックライト光のうち再利用される光の割合は実施例よりも小さくなる。このため、実施例よりも透過率が低くなると考えられる。
【0125】
(TFT構造および酸化物半導体について)
TFT構造は、図2に例示した構造に限定されない。例えば、図2に示すTFT101は、ソースおよびドレイン電極が半導体層の上面と接するトップコンタクト構造を有しているが、ソースおよびドレイン電極が半導体層の下面と接するボトムコンタクト構造を有していてもよい。
【0126】
また、図2に示すTFT101は、チャネルエッチ構造を有するが、エッチストップ構造を有してもよい。「チャネルエッチ型のTFT」では、チャネル領域上にエッチストップ層が形成されておらず、ソースおよびドレイン電極のチャネル側の端部下面は、酸化物半導体層の上面と接するように配置されている。TFTを覆うパッシベーション膜は、半導体層のチャネル領域と直接接している。一方、「エッチストップ型TFT」では、チャネル領域上にエッチストップ層が形成されている。ソースおよびドレイン電極のチャネル側の端部下面は、例えばエッチストップ層上に位置する。エッチストップ型のTFTは、例えば酸化物半導体層のうちチャネル領域となる部分を覆うエッチストップ層を形成した後、酸化物半導体層およびエッチストップ層上にソース・ドレイン電極用の導電膜を形成し、ソース・ドレイン分離を行うことによって形成される。
【0127】
<酸化物半導体>
酸化物半導体層7に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、c軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
【0128】
酸化物半導体層7は、2層以上の積層構造を有していてもよい。酸化物半導体層7が積層構造を有する場合には、酸化物半導体層7は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、複数の非晶質酸化物半導体層を含んでいてもよい。酸化物半導体層7が上層と下層とを含む2層構造を有する場合、上層に含まれる酸化物半導体のエネルギーギャップは、下層に含まれる酸化物半導体のエネルギーギャップよりも大きいことが好ましい。ただし、これらの層のエネルギーギャップの差が比較的小さい場合には、下層の酸化物半導体のエネルギーギャップが上層の酸化物半導体のエネルギーギャップよりも大きくてもよい。
【0129】
非晶質酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開2014−007399号公報に記載されている。参考のために、特開2014−007399号公報の開示内容の全てを本明細書に援用する。
【0130】
酸化物半導体層7は、例えば、In、GaおよびZnのうち少なくとも1種の金属元素を含んでもよい。本実施形態では、酸化物半導体層7は、例えば、In−Ga−Zn−O系の半導体(例えば酸化インジウムガリウム亜鉛)を含む。ここで、In−Ga−Zn−O系の半導体は、In(インジウム)、Ga(ガリウム)、Zn(亜鉛)の三元系酸化物であって、In、GaおよびZnの割合(組成比)は特に限定されず、例えばIn:Ga:Zn=2:2:1、In:Ga:Zn=1:1:1、In:Ga:Zn=1:1:2等を含む。このような酸化物半導体層7は、In−Ga−Zn−O系の半導体を含む酸化物半導体膜から形成され得る。
【0131】
In−Ga−Zn−O系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質In−Ga−Zn−O系の半導体としては、c軸が層面に概ね垂直に配向した結晶質In−Ga−Zn−O系の半導体が好ましい。
【0132】
なお、結晶質In−Ga−Zn−O系の半導体の結晶構造は、例えば、上述した特開2014−007399号公報、特開2012−134475号公報、特開2014−209727号公報などに開示されている。参考のために、特開2012−134475号公報および特開2014−209727号公報の開示内容の全てを本明細書に援用する。In−Ga−Zn−O系半導体層を有するTFTは、高い移動度(a−SiTFTに比べ20倍超)および低いリーク電流(a−SiTFTに比べ100分の1未満)を有しているので、駆動TFT(例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるTFT)および画素TFT(画素に設けられるTFT)として好適に用いられる。
【0133】
酸化物半導体層7は、In−Ga−Zn−O系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばIn−Sn−Zn−O系半導体(例えばIbO−SnO−ZnO;InSnZnO)を含んでもよい。In−Sn−Zn−O系半導体は、In(インジウム)、Sn(スズ)およびZn(亜鉛)の三元系酸化物である。あるいは、酸化物半導体層7は、In−Al−Zn−O系半導体、In−Al−Sn−Zn−O系半導体、Zn−O系半導体、In−Zn−O系半導体、Zn−Ti−O系半導体、Cd−Ge−O系半導体、Cd−Pb−O系半導体、CdO(酸化カドミウム)、Mg−Zn−O系半導体、In−Ga−Sn−O系半導体、In−Ga−O系半導体、Zr−In−Zn−O系半導体、Hf−In−Zn−O系半導体、Al−Ga−Zn−O系半導体、Ga−Zn−O系半導体、In−Ga−Zn−Sn−O系半導体などを含んでいてもよい。
【0134】
上記の実施形態は、酸化物半導体TFTを用いたアクティブマトリクス基板に好適に適用される。アクティブマトリクス基板は、液晶表示装置、有機EL表示装置、無機EL表示装置などの種々の表示装置、および表示装置を備えた電子機器等に用いられ得る。アクティブマトリクス基板では、酸化物半導体TFTは、各画素に設けられるスイッチング素子として使用されるだけでなく、ドライバなどの周辺回路の回路用素子として用いることもできる(モノリシック化)。このような場合、本発明における酸化物半導体TFTは、高い移動度(例えば10cm/Vs以上)を有する酸化物半導体層を活性層として用いているので、回路用素子としても好適に用いられる。
【産業上の利用可能性】
【0135】
本発明の実施形態は、酸化物半導体TFTを有する種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス(EL)表示装置および無機エレクトロルミネセンス表示装置、MEMS表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置、指紋読み取り装置、半導体メモリ等の種々の電子装置にも適用される。
【符号の説明】
【0136】
1 :基板
3 :ゲート電極
5 :ゲート絶縁層
7 :酸化物半導体層
8 :ソース電極
9 :ドレイン電極
11 :無機絶縁層
12 :有機絶縁層
13 :層間絶縁層
15 :下部透明電極
17 :誘電体層
19 :上部透明電極
g1 :銅合金層
g2 :銅層
a1、a2 :酸素含有シリコン層
n :窒化シリコン層
b :中間層
m1: :金属層
101 :TFT
1000 :アクティブマトリクス基板
DR :表示領域
FR :非表示領域
GL :ゲートバスライン
SL :ソースバスライン
PE :画素電極
Pix :画素領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】