(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2019193379
(43)【公開日】20191031
(54)【発明の名称】DC/DCコンバータ、及びDC/DCコンバータの制御方法
(51)【国際特許分類】
   H02M 3/155 20060101AFI20191004BHJP
【FI】
   !H02M3/155 H
   !H02M3/155 W
【審査請求】未請求
【請求項の数】5
【出願形態】OL
【全頁数】42
(21)【出願番号】2018081792
(22)【出願日】20180420
(71)【出願人】
【識別番号】000001292
【氏名又は名称】株式会社京三製作所
【住所又は居所】神奈川県横浜市鶴見区平安町2丁目29番地の1
(74)【代理人】
【識別番号】110001151
【氏名又は名称】あいわ特許業務法人
(74)【代理人】
【識別番号】100101915
【弁理士】
【氏名又は名称】塩野入 章夫
(72)【発明者】
【氏名】譲原 逸男
【住所又は居所】神奈川県横浜市鶴見区平安町2丁目29番地の1 株式会社京三製作所内
(72)【発明者】
【氏名】細山田 悠
【住所又は居所】神奈川県横浜市鶴見区平安町2丁目29番地の1 株式会社京三製作所内
【テーマコード(参考)】
5H730
【Fターム(参考)】
5H730AA04
5H730AS01
5H730AS02
5H730AS03
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5H730FG24
5H730FG25
5H730XX03
5H730XX15
(57)【要約】      (修正有)
【課題】複数の異なる電圧間での電圧切替において遅延時間による制御の影響を抑制する。
【解決手段】DC/DCコンバータは、スイッチング回路を含む主回路と、指令値に向けて離散制御による離散制御を行う制御部と、スイッチング回路を駆動するスイッチング信号を生成するスイッチング信号生成部を備える。制御部は、制御周期Ts毎に行う離散制御の操作量として、遅延時間Tdをパラメータとして備えるスイッチング信号のパルス幅ΔT(k)を演算する。スイッチング信号生成部は、制御部の演算で得られたパルス幅ΔT(k)に基づいてスイッチング信号を生成する。主回路は、スイッチング信号生成部のスイッチング信号に基づいてスイッチング回路を駆動して電圧レベルを切り替える。
【選択図】図7
【特許請求の範囲】
【請求項1】
スイッチング回路を含む主回路と、
指令値に向けて離散制御を行う制御部と、
前記スイッチング回路を駆動するスイッチング信号を生成するスイッチング信号生成部を備え、
前記制御部は、制御周期Ts毎に行う離散制御の操作量として、遅延時間Tdをパラメータとして備えるスイッチング信号のパルス幅ΔT(k)を演算し、
前記スイッチング信号生成部は、前記パルス幅ΔT(k)に基づいてスイッチング信号を生成し、
前記主回路は、前記スイッチング信号に基づいて前記スイッチング回路を駆動することを特徴とする、DC/DCコンバータ。
【請求項2】
前記主回路は、スイッチング回路と、インダクタンスLA及びコンデンサCの直並列回路からなるLC回路とを備え、
制御部による離散制御の主回路の周期(k)のパルス幅ΔT(k)は、LC回路において、制御周期(ks)におけるコンデンサCにかかる電圧成分、制御周期(ks)における入力電圧vo、及び主回路の前回の周期(k−1)のパルス幅ΔT(k−1)は時間項を有し、
前記電圧成分及び入力電圧の時間項は、制御周期Tsに遅延時間Tdを加算した加算値(Ts+Td)をパラメータとして備え、
前記パルス幅ΔT(k-1)の時間項は、遅延時間Tdを制御周期Tsで除算した(Td/Ts)の係数を備えることを特徴とする、請求項1に記載のDC/DCコンバータ。
【請求項3】
前記離散制御は、1相又は多相のインターリーブ制御であり、
n相(nは2以上の整数)の多相のインターリ−ブ制御のパルス幅ΔT(k)におけるインダクタンスの値は、1相のインターリ−ブ制御のパルス幅ΔT(k)のインダクタンスの値の1/nであることを特徴とする、請求項1に記載のDC/DCコンバータ。
【請求項4】
スイッチング回路を含む主回路と、
指令値に向けて離散制御を行う制御部と、
前記スイッチング回路を駆動するスイッチング信号を生成するスイッチング信号生成部を備えるDC/DCコンバータの制御方法において、
前記制御部は、制御周期Ts毎に行う離散制御の操作量として、遅延時間Tdをパラメータとして備えるスイッチング信号のパルス幅ΔT(k)を演算し、
前記スイッチング信号生成部は、前記パルス幅ΔT(k)に基づいてスイッチング信号を生成し、
前記主回路は、前記スイッチング信号に基づいて前記スイッチング回路を駆動することを特徴とする、DC/DCコンバータの制御方法。
【請求項5】
前記離散制御は、1相又は多相のインターリーブ制御である、請求項4に記載のDC/DCコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【0001】
本願発明は、直流電圧の電圧レベルを切り替えるDC/DCコンバータ、及びDC/DCコンバータの制御方法に関する。
【背景技術】
【0002】
(High/Lowパルス運転)
近年、例えばプラズマ応用分野において、数十Hz〜数十kHzの周期でON/OFFさせるON/OFFパルス運転や、RF電力振幅を高速に可変するHigh/Lowパルス運転により生成した高周波電力(RF出力)が使用されている。
【0003】
これらのパルス運転は、成膜時におけるパーティクルにより発生する異常放電の抑制や、低温プラズマによる微細加工等に有効であると言われている。
【0004】
ON/OFFパルス運転は、負荷に対して断続した高周波電力(RF出力)を供給する運転モードである。この運転モードは、負荷に電力が供給されないOFF区間において、プラズマが消滅するおそれがある。そのため、一度プラズマが消滅すると、RF出力はプラズマインピーダンスとミスマッチングが生じる。
【0005】
一方、High/Lowパルス運転は、負荷に対して常に断続することのない連続した高周波電力を、HighレベルとLowレベルの異なる2つのレベルに分けて周期的に可変させる運転モードであり、ON/OFFパルス運転のOFF区間の代わりにHighレベルとは異なるレベルの電力を供給する。例えば、プラズマへの電力供給では、薄膜生成に必要なHigh側電力と、プラズマ放電を維持し続けるためのLow側電力との間で連続した出力を供給することによって、プラズマの消滅を防ぎ、安定したプラズマ放電を常に維持する。
【0006】
(DC/DCコンバータ)
高周波電力の生成において、High/Lowパルス運転をDC/DCコンバータ部の制御で行う方式がある。
【0007】
DC/DCコンバータ部の制御では、2つの異なる電圧レベルを高速に遷移する必要があるため、High/Lowパルス運転の周波数限界はDC/DCコンバータの制御応答性に依存する。そのため、電圧レベル間を高速に遷移させるには、DC/DCコンバータにおいて高速な電圧変化と共に、安定な電圧制御が求められる。
【0008】
DC/DCコンバータの制御方式としてPI制御が一般的に知られている。PI制御は、指令値と検出値の差分を比例及び積分することで操作量を計算する古典的な制御である。一例としてコンデンサ電流を用いたマイナーループと、出力電圧を用いたメジャーループを備えた2重閉ループ制御系によるPI制御がある。閉ループ制御方式のPI制御は古典制御であり、メジャーループ及びマイナーループの制御応答には、それぞれ以下の制限がある。
【0009】
1)マイナーループは、むだ時間等の影響を受けるため、スイッチング周波数の約1/10の周波数が最大の制御応答となる。
2)メジャーループは、マイナーループとの干渉防止のため、マイナーループの制御応答の約1/10の周波数が最大の制御応答となる。
【0010】
従って、メジャーループは、スイッチング周波数に対して約1/100の周波数が最大の制御応答となる。この制御応答の制約により、10kHzやそれ以上の周波数でのHigh/Lowパルス運転を行う場合、スイッチング周波数が1MHzを越えて制御が複雑化する上、閉ループ制御の制御応答は限界を超えることになる。従って、PI制御では、高速な立ち上がり時間と立ち下がり時間が得ることができる安定なHigh/Lowパルス運転を実現することは困難である。
【0011】
(離散制御)
高い応答性を有するDC/DCコンバータの制御方式として離散制御がある。図20はPI制御と離散制御の概略を示している。図20(a)に示すPI制御では、出力と指令値とのエラー分を検出して操作量を求め、制御の応答周波数に応じて徐々に追従する。
【0012】
これに対して、図20(b)に示す離散制御では、DC/DCコンバータの主回路のモデルと検出値を用いて、1サンプル後に制御値が目標値と一致するために必要な操作量を求める。その操作量を主回路へ与えることにより、指令値と制御値とを次のサンプル点において一致させる非線形制御を行う。
【0013】
離散制御は、入力及び出力を状態変数とする回路状態を離散モデルで展開して得られる状態方程式について、サンプリング周期(ks+1)番目の制御値が目標値と等しくなるようにパルス幅ΔT(k)をサンプリング周期ごとに演算し、求めたパルス幅ΔT(k)によるスイッチング動作によって出力を制御する。
【0014】
離散制御は、理想状態においてはスイッチング周波数がそのまま最大の制御応答となる。このとき、離散制御の操作量は、モデル化された主回路の関係式と検出値から求める。
【0015】
非特許文献1では、電圧検出値のみを用いた制御が提案されている。また、非特許文献2−4では、遅延に対して推定し補償する制御について記述されている。また、非特許文献5では、ディジタル制御において、平均化により生じる遅延時間が与える安定性への影響について言及されている。
【0016】
これまでにHigh/Lowパルス運転による制御について、インダクタ電流iLを検出値として用いるILref制御が提案されている(非特許文献6)。このILref制御は、インダクタ電流を目標値として、出力電流Ioutを変動外乱とみなして行う出力制御である。非特許文献7では、スイッチング周波数200kHzの条件において、Low 12VからHigh 120Vへの108Vの遷移を518μsで実現することが示されている。
【先行技術文献】
【非特許文献】
【0017】
【非特許文献1】A. Kawamura, T. Haneyoshi, and R. G. Hoft: "Deadbeat Controlled PWM Inverter with Parameter Estimation Using Only Voltage Sensor", IEEE transactions on Power Electronics, Vol. 3, Issue 2, pp. 118-125 (1988)
【非特許文献2】C. Li, S. Shen, M. Guan, J. Lu, and J. Zhang: "A Delay-compensated Deadbeat Current Controller for AC Electronic Load", In Proceeding of the 25th Chinese Control Conference, CCC 2006, pp. 1981-1985 (2006)
【非特許文献3】K. Hung, C. Chang, and L. Chen : "Analysis and Implementation of a Delay-compensated Deadbeat Current Controller for Solar Inverters", In Proceeding of Circuits, Devices and Systems, Vol. 148, pp. 279-286 (2001)
【非特許文献4】T. Nussbaumer, M. L. Heldwein, G. Gong, S. D. Round, and J. W. Kolar: "Comparison of Prediction Techniques to Compensate Time Delays Caused by Digital Control of a Three-Phase Buck-Type PWM Rectifier System", IEEE Transactions on Industrial Electronics, Vol. 55, Issue 2, pp. 791-799 (2008)
【非特許文献5】J. Chen, A. Prodic, R. W. Erickson, and D. Maksimovic: "Predictive Digital Current Programmed Control", IEEE Transactions on Power Electronics, Vol. 18, Issue 1, pp. 411-419 (2003)
【非特許文献6】S. Mizushima, A. Kawamura, I. Yuzurihara, A. Takayanagi, and R. Ohma : "DC Converter Control Using Deadbeat Control of High Switching Frequency for Two-type Operation Modes", In Proceeding of the 40th Annual Conference of the IEEE, IECON 2014, Vol. 1, pp. 5029-5034 (2014)
【非特許文献7】S. Mizushima, H. Adachi, A. Kawamura, I. Yuzurihara, and R. Ohma : "High/Low Pulse Generation of Deadbeat Based High Power DC-DC converter with Very Short Rise Time", In Proceeding of the 8th International Power Electronics and Motion Control Conference of the IEEE, IPEMC-ECCE Asia 2016, Vol. 1, pp. 609-615 (2016)
【発明の概要】
【発明が解決しようとする課題】
【0018】
DC/DCコンバータのHigh/Lowパルス運転では、Low側電力からHigh側電力へ遷移する際の立ち上がりに要する遷移時間、及びHigh側電力からLow側電力へ遷移する際の立ち下がりに要する遷移時間が遅い場合には、遷移区間で不安定なプラズマが生じ、不均一な薄膜生成の要因になる。そのため、立ち上がりと立ち下がりを高速化して遷移時間を短縮することが求められている。
【0019】
高速応答のためスイッチング周波数を高周波化すると、電圧や電流の検出値を取得する際において、主回路と制御部との間で生じる遅延時間による影響が無視できなくなる。遅延時間として、検出器での取得遅延、離散制御等の操作量を算出する際の計算遅延、DC/DCコンバータのスイッチングデバイスの反応遅延等がある。
【0020】
例えば、DC/DCコンバータのHigh/Lowパルス運転の制御によって高周波パルス電力を発生し、この高周波パルス電力でプラズマ制御を行う場合には、高周波パルス信号の立ち上がり及び立ち下がり時の電圧変化において、プラズマイオンの生成/消滅する時間であるμs単位の短い遷移時間が求められる。DC/DCコンバータ中のインダクタ電流を検出する直流電流センサは、高速なデバイスであっても約1μsの遅延時間が存在し、無視できない。遅延時間は、制御対象と制御モデルとの間に誤差を生じさせ、離散制御の精度に問題を生じさせて制御発振の原因となることもある。
【0021】
そこで、複数の異なる電圧間での電圧切替において、高速制御と共に遅延時間による制御の影響を抑制することが求められる。
【0022】
本発明は前記した従来の問題点を解決し、複数の異なる電圧間での電圧切替において遅延時間による制御の影響を抑制することを目的とする。
【課題を解決するための手段】
【0023】
本発明は、制御の計算遅延等の不可避な遅延時間の課題に対して、離散制御における主回路のモデリングにより補償する。本発明の離散制御は、現時点からnサンプル後の時点において指令値とおりの出力が得られるようにするパルス幅ΔTを決定する制御であり、nは任意の整数とすることができ、nを“1”とした場合には1サンプル後の時点を制御する。
【0024】
主回路のモデリングによる補償は、遅延時間Tdの存在を考慮した離散制御の操作量の導出することにより行う。遅延時間Tdを考慮した離散制御の操作量として、遅延時間Tdのパラメータを加えた離散制御のパルス幅ΔT(k)を用いる。これにより、高速な応答性を持つDC/DCCコンバータの制御を実現する。またこの技術を用いることにより、異なる電圧レベル間の電圧切替において遅延時間による制御の影響が抑制され、高速な電圧切替を可能とする。本発明をHigh/Lowパルス運転に適用した際には、高電圧レベルと低電圧レベルとの間で電圧の切替が行われる。
【0025】
交流電流センサは10MHz以上の応答性能を持つデバイスが多く存在するため、直流電流センサに代えて交流電流センサを用いると共に、離散制御の検出値として交流電流センサにより検出が可能なキャパシタ電流を用いる。
【0026】
本発明はDC/DCコンバータの形態とDC/DCコンバータの制御方法の形態を備える。
【0027】
(DC/DCコンバータ)
DC/DCコンバータは、スイッチング回路を含む主回路と、指令値に向けて離散制御による離散制御を行う制御部と、スイッチング回路を駆動するスイッチング信号を生成するスイッチング信号生成部を備える。
【0028】
制御部は、制御周期Ts毎に行う離散制御の操作量として、遅延時間Tdをパラメータとして備えるスイッチング信号のパルス幅ΔT(k)を演算する。スイッチング信号生成部は、制御部の演算で得られたパルス幅ΔT(k)に基づいてスイッチング信号を生成する。主回路は、スイッチング信号生成部のスイッチング信号に基づいてスイッチング回路を駆動して電圧レベルを切り替える。
【0029】
主回路がスイッチング回路と、インダクタンスLA及びコンデンサCの直並列回路からなるLC回路とを備えた構成において、制御部による離散制御の主回路の周期(k)のパルス幅ΔT(k)は、LC回路において、制御周期(ks)でのコンデンサCにかかる電圧成分、制御周期(ks)での入力電圧vo、及び主回路の前回の周期(k−1)のパルス幅ΔT(k−1)は時間項である。
【0030】
例えば、インダクタンス電流を検出値とする場合のコンデンサCにかかる電圧成分は、((Ts+Td)/2C)・iLA-ave(ks)/Vin、及び((Ts+Td)/2C)・iR(ks)/Vinであり、キャパシタンス電流を検出値とする場合のコンデンサCにかかる電圧成分は、((Ts+Td)/2C)・iC-ave(ks)/Vinであり、いずれも(Ts+Td)の時間項である。入力電圧voは((Ts+Td)・vo(ks))/Vinであり、(Ts+Td)の時間項である。また、パルス幅ΔT(k−1)は(Td/Ts)の係数を有する時間項である。なお、各パルス幅ΔT(k)を表す式は後に記述する。
【0031】
各電圧成分の時間項は、制御周期Tsに遅延時間Tdを加算した加算値(Ts+Td)をパラメータとして備える。パルス幅ΔT(k-1)の時間項は、遅延時間Tdを制御周期Tsで除算した(Td/Ts)の係数を備える。本発明のDC/DCコンバータは、パルス幅ΔT(k)に遅延時間Tdのパラメータを有することにより、遅延時間による制御の影響を抑制する。
【0032】
本発明は、1相又は多相のインターリーブ制御を適用することができる。n相(nは2以上の整数)の多相のインターリ−ブ制御のパルス幅ΔT(k)におけるインダクタンスの値は、1相のインターリ−ブ制御のパルス幅ΔT(k)のインダクタンスの値の1/nである。
【0033】
(1相)
1相による離散制御において、主回路は1相のスイッチング回路と、インダクタンスLA及びコンデンサCの直並列回路からなる1相のLC回路とを備える。
【0034】
制御部は、1相の離散制御の操作量として、制御周期Tsに遅延時間Tdを加算した(Ts+Td)をパラメータとするスイッチング信号のパルス幅ΔT(k)を演算により取得する。
【0035】
1相の離散制御の場合において、離散制御の操作量であるパルス幅ΔT(k)は、インダクタンス電流iLAを検出値とする場合には以下の式で表される。
【数1】
【0036】
キャパシタンス電流iCを検出値とするパルス幅ΔT(k)は以下の式で表される。
【数2】
【0037】
上記式のパルス幅ΔT(k)は、検出値として平均値を用いた場合である。式中のiLA-ave(ks)はインダクタンス電流iLAの平均値、iC-ave(ks)はキャパシタンス電流iCの平均値、Vo(ks)は検出出力電圧voの平均値である。時点ksでのインダクタンス電流の平均電流iLA-ave及びキャパシタンス電流iC-ave(ks)はスイッチングの一周期である[ks-1〜ks]の区間の平均値を用い、時点ksで導出する[k〜k+1]の平均値入力はVin×Duty(=ΔT(k)/Ts)を用いる。
【0038】
制御周期の各時点の検出値を用いる場合の離散制御式は、上記の式中の平均値に代えて制御周期の各時点の検出値を用いることで得られる。
【0039】
上記したパラメータ幅ΔT(k)は、状態方程式の一般解x(t)を2次の展開式で近似した近似式であり、制御周期Ts及び遅延時間Tdを含む(Ts+Td)について2次の項を含んでいる。状態方程式の一般解x(t)は2次の展開式による近似に限らず、より高次の展開式で近似しても良く、高次の展開によってΔT(k)の近似度を高めることができる。
【0040】
スイッチング信号生成部は、操作量(パルス幅ΔT(k))に基づいて1相のスイッチング信号を生成し、主回路のスイッチング回路を駆動する。
【0041】
(多相:n相)
多相による離散制御において、主回路は、並列接続された各相のインダクタンスLとコンデンサCの直並列回路からなるn相のLC回路を備える。
【0042】
制御部は、n相の離散制御の操作量として、制御周期Tsの遅延時間Tdを加算した(Ts+Td)をパラメータとするスイッチング信号のパルス幅ΔT(k)を演算により取得する。
【0043】
制御部のn相インターリーブによる離散制御の操作量であるパルス幅ΔT(k)は、インダクタンス電流iLAを検出値とする場合には以下の式で表される。
【数3】
【0044】
キャパシタンス電流iCを検出値とするパルス幅ΔT(k)は以下の式で表される。
【数4】
【0045】
上記したパルス幅ΔT(k)は、電流検出値としてインダクタンス電流及びキャパシタンス電流の平均値を用いた場合である。
なお、式において
Vin(k)は入力電圧、
vo(ks)は制御周期の時点ksの出力電圧、
iL(k)は主回路の周期の時点kでのインダクタンス電流の合成電流、
iL−ave(ks)は制御周期の時点ks-1〜時点ksの間のインダクタンス電流の合成電流の平均値、
iC(k)は主回路の周期のk時点でのキャパシタンス電流の合成電流、
iC−ave(ks)は制御周期の時点ks-1〜時点ks時点の間のキャパシタンス電流の合成電流の平均値、
iR(ks)は制御周期の時点ksの負荷電流、
ICrefはキャパシタンス電流の指令値、
LはLC回路のインダクタンス、
CはLC回路のキャパシタンス、
である。
【0046】
n相が3相である場合におけるパラメータ幅ΔT(k)は、インダクタンス電流iLAを検出値とする場合には以下の式で表される。
【数5】
【0047】
キャパシタンス電流iCを検出値とするパルス幅ΔT(k)は以下の式で表される。
【数6】
【0048】
スイッチング信号生成部は、操作量(パルス幅ΔT(k))に基づいてn相のスイッチング信号を生成し、主回路のスイッチング回路を駆動する。
【0049】
(電圧レベル切替の3モード制御)
本発明のDC/DCコンバータは、直流入力を異なる電圧レベルの切替は、3モードによる制御態様を備える。
【0050】
前記制御部は、
第1の電力レベルと第2の電力レベルの間の遷移させる遷移区間を定電流制御で行う第1のモード、
第1の電力レベル及び第2の電力レベルの各電圧を保持する維持区間を定電圧制御で行う第3のモード、
及び、
前記遷移区間から前記維持区間との間の緩衝区間を定電圧制御で行う第2のモード
の3つのモードの繰り返しにより、直流入力を異なる電圧レベルの高周波パルス出力に変換する。
【0051】
切替の電圧レベルを変えることにより、複数の電圧レベル(マルチレベル)間において電圧レベルを切り替えることができる。
【0052】
各モードのn相インターリーブによる離散制御の操作量(パルス幅ΔT(k))において、
第1のモードの離散制御の操作量(パルス幅ΔT(k))は、
【数7】
第2のモードの離散制御の操作量(パルス幅ΔT(k))は、
【数8】
第3のモードの離散制御の操作量(パルス幅ΔT(k))は、
【数9】
となる。
【0053】
ここで、
Vin(k)は入力電圧、
Vrefは電圧指令値、
vodet(ks)は初期値vo(ks)、及びvo(ks-1)から求めた出力電圧検出値、
ICrefはキャパシタンス電流の指令値、
iC−ave(ks)はn相×スイッチング周波数の最後の三角リプル電流を平均値であり、制御周期の時点ksのキャパシタンス電流の平均値により得られる。
LはLC回路のインダクタンス、
CはLC回路のキャパシタンス
である。
スイッチング信号生成部は、操作量に基づいてn相のスイッチング信号を生成する。
【0054】
(DC/DCコンバータの制御方法)
スイッチング回路を含む主回路と、指令値に向けて離散制御による離散制御を行う制御部と、スイッチング回路を駆動するスイッチング信号を生成するスイッチング信号生成部を備えるDC/DCコンバータの制御方法において、制御部は、制御周期Ts毎に行う離散制御の操作量として、遅延時間Tdをパラメータとして備えるスイッチング信号のパルス幅ΔT(k)を演算し、スイッチング信号生成部は、前記パルス幅ΔT(k)に基づいてスイッチング信号を生成し、主回路は、スイッチング信号に基づいてスイッチング回路を駆動する。離散制御は、1相の制御、又は多相のインターリーブ制御の各制御態様とすることができる。
【発明の効果】
【0055】
本発明のDC/DCコンバータによれば、遅延時間Tdを考慮した離散制御の操作量として、遅延時間Tdのパラメータを加えた離散制御のパルス幅ΔT(k)を用いて、離散制御における主回路のモデリングを行うことにより、異なる電圧レベル間の電圧切替において遅延時間による制御の影響が抑制され、高速な電圧切替が可能となり、制御の計算遅延等の不可避な遅延時間の影響が抑制される。
【図面の簡単な説明】
【0056】
【図1】本発明のDC/DCコンバータの概略構成例を説明するための図である。
【図2】本発明のDC/DCコンバータにおいて1相の降圧型DC/DCコンバータの回路を示す図である。
【図3】本発明のDC/DCコンバータにおいて制御回路(コントローラ)と主回路間の遅延時間Tdの関係を説明するための図である。
【図4】制御回路(コントローラ)と主回路との周期関係において遅延時間Tdが無い場合を説明するための図である。
【図5】制御回路(コントローラ)と主回路との周期関係において遅延時間Tdが有る場合を説明するための図である。
【図6】本発明において、制御回路(コントローラ)と主回路との周期関係において遅延時間Tdが有る場合を説明するための図である。
【図7】制御周期Tsと遅延時間Tdとの関係及び積分区間を説明するための図である。
【図8】3相インターリーブ方式の適用例を説明するための図である。
【図9】3相インターリーブ方式による降圧型DC/DCコンバータの概略構成を説明するための図である。
【図10】図9の降圧型DC/DCコンバータ回路の等価回路を説明するための図である。
【図11】3相インターリーブ方式の双方向降圧チョッパ回路の一つの相の等価回路を説明するための図である。
【図12】平均電流を取得する平均区間を説明するための図である。
【図13】定電圧制御と定電流制御とを組み合わせた制御形態を説明するための図である。
【図14】本発明の離散制御のHigh/Lowパルス運転における各モードを説明するための図である。
【図15】本発明の離散制御の各モードの制御形態、及び各パラメータを説明するための図である。
【図16】本発明の3相による離散制御の各モードの制御形態を説明するための図である。
【図17】本発明のモードI、モードII、及びモードIIIによる離散制御における信号状態を説明するための図である。
【図18】Low電力側からHigh電力側への移行時のモード遷移の一例を説明するためのフローチャートである。
【図19】本発明のDC/DCコンバータを直流電源装置、交流電源装置の適用例を説明するための図である。
【図20】PI制御と離散制御の概略を説明するための図である。
【発明を実施するための形態】
【0057】
本発明のDC/DCコンバータ、及びDC/DCコンバータの制御方法について図を用いて説明する。以下、図1を用いて本発明のDC/DCコンバータの概略構成例を説明し、図2〜7を用いて本発明の離散制御について1相の場合を説明し、図8〜図12を用いて本発明の離散制御について多相の場合を説明する。図13〜図18を用いて本発明の離散制御の各モードを説明する。
【0058】
(本発明のDC/DCコンバータの概略構成)
本発明のDC/DCコンバータの概略構成について図1を用いて説明する。本発明のDC/DCコンバータ1は、入力電圧Vinを入力とし、検出出力電圧vo及び負荷電流iRを出力する主回路(LCチョッパ回路)2、主回路2のスイッチングデバイスのオン/オフ動作を制御するスイッチング信号を生成するスイッチング信号生成部5、主回路2及び負荷7からの検出信号を入力してパルス幅ΔT(k)を演算し、演算したパルス幅ΔT(k)をスイッチング信号生成部5に出力する制御部6を備える。
【0059】
主回路2のLCチョッパ回路は、インダクタンスLとキャパシタンスCの直並列接続で構成されるLC回路4と、入力電圧Vinを多相でスイッチング制御を行い、形成したインダクタンス電流iLをLC回路4に供給するスイッチング回路3とを備える。
【0060】
制御部6は、スイッチング回路3のスイッチングデバイスのオン/オフ動作を制御するスイッチング信号のパルス幅ΔT(k)を演算する。パルス幅ΔT(k)はスイッチングの1周期内において、スイッチングデバイスのオン状態の時間幅を定める。制御部6は、パルス幅ΔT(k)の長短によってLC回路4を経て負荷7に供給する電力を制御する。制御部6は、スイッチング周期の時間幅をTsとした場合には、時間幅Tに対するパルス幅ΔT(k)のデューティー比Duty(=ΔT(k)/Ts)を演算し、このDutyに基づいて制御を行っても良い。制御部6は、指定値の形態に応じて電圧制御、電流制御、及び電力制御の各制御形態で行う。
【0061】
制御部6は、図20(b)に示したように、サンプリング周期(ks+1)番目の出力を制御値とし、この制御値が目標値である指令値と等しくなるようにパルス幅ΔT(k)をサンプリング周期ごとに演算し、求めたパルス幅ΔT(k)によってスイッチング動作を制御する離散制御を行う。制御部6は、離散制御において、主回路2中の相電流を含む制御電流に基づいて所定周期で定電流制御を行い、主回路2のスイッチング回路3のスイッチングデバイス(図示していない)を駆動するスイッチング信号のパルス幅ΔT(k)の演算をサンプリング周期Ts毎に行う。多相インターリーブによる離散制御では、各相の相電流を合成した合成電流を用いて制御信号とする。なお、ここでは、スイッチング周期としてサンプリング周期を用いている。
【0062】
制御部6は、合成電流を含む制御電流の定電流制御により演算されたパルス幅ΔT(k)を各相電流のパルス幅ΔT(k)とする。制御電流を定電流制御することによって、ステップ応答は電流のステップ応答となり電圧のステップ応答でなくなるため、出力電圧の二次振動電圧は抑制される。
【0063】
本発明のスイッチング信号生成部5は、制御部6が演算したパルス幅ΔT(k)を各相のパルス幅ΔT(k)として各相のスイッチング信号を生成する。パルス幅ΔT(k)の演算において、相電流を合成して得られる合成電流を含む制御電流に基づいてパルス幅ΔT(k)を演算する。この演算において、制御電流は相電流の合成電流に基づくものであるため、各相のパルス幅ΔT(k)の重なりによる制限を除くことができ、各相のパルス幅ΔTが互いに重なることを許容したパルス幅ΔT(k)を求めることができる。
【0064】
(離散制御)
本発明の離散制御は、現時点からnサンプル後の時点において指令値とおりの出力が得られるようにするパルス幅ΔTを制御する。なお、nは任意の整数とすることができ、nを“1”とした場合には1サンプル後の時点を制御する。
【0065】
電流や電圧の状態変数をnサンプル後に整定させるためにフィードバックゲインを定める制御が知られている。この制御はデッドビート制御と称される。本発明の離散制御は、nサンプル後に所定値に向けて制御するという点においてこのデッドビート制御御と類似しているが、フィードバックゲインの取得に代えて、離散制御に必要な操作量として各制御周期の電力を定めるパルス幅ΔTを決定する。
【0066】
離散制御において、制御量が1サンプル後の指令値に追従するために必要な操作量を導出するため、制御対象の主回路の状態方程式を用いてモデル化する。なお、本発明のDC/DCコンバータの制御において、商用交流信号の単相交流、多相交流と区別するために、所定周期の一連の制御信号を1相として行う制御を1相の制御と称し、所定周期の一連の制御信号を互いに位相をずらして複数備えて行う制御を多相の制御と称する。本発明のDC/DCコンバータは、相が1相の場合に限らず複数相の場合についても適用することができる。以下、はじめに1相の場合について説明し、次に複数相の場合について説明する。相が複数相(n相)の場合については3相の場合について説明する。
【0067】
〈主回路の状態方程式〉
図2は1相の降圧型DC/DCコンバータの回路例を示している。DC/DCコンバータは、入力電圧Vinと負荷RLとの間に、直列接続されたスイッチングデバイスS1Aと、並列接続されたスイッチングデバイスS2Aを備えたスイッチング回路と、スイッチング回路及び負荷に対して直列接続されたインダクタンスLAと、同じくスイッチング回路及び負荷に対して並列接続されたキャパシタンスCを備えたLC回路とを備える。
【0068】
このDC/DCコンバータにおいて、スイッチングデバイスS1A、S2AによってLC回路に対する入力電圧をu1(t)とすると、LC回路の回路方程式は次式で表される。
【数10】
【0069】
上記回路方程式から以下の状態方程式が得られる。
【数11】
【0070】
ただし、x(t)、A、B、u(t)は以下の通りである。
【数12】
【0071】
〈遅延時間を考慮した離散制御式の導出〉
次に、主回路の状態方程式を用いて離散制御式を導出する。式(2),(3)の状態方程式の一般解は、入力u1(τ)が一定である区間ごとに分割して次式(4)で表される。
【数13】
【0072】
式(4)の一般解を用いて、離散制御の指令値と操作量の関係式を導出する。ここで、制御部(コントローラ)の制御と主回路の動作との間には、検出器において電圧や電流の検出値を取得する際の取得遅延、制御部において検出値から操作量を算出する際の計算遅延、また、主回路においてスイッチングデバイスがゲート信号を受けてから動作するまでの動作遅延等により、遅延時間が存在する。遅延時間は、制御対象である実回路と制御モデルとの誤差となり、離散制御の精度に問題が生じ、制御発振の原因となることもある。
【0073】
遅延時間を考慮するために、遅延時間の項を導入した離散制御式を導出し、主回路の出力を指令値に制御する操作量を導出する。制御回路(コントローラ)は、離散制御式に基づいて主回路のスイッチングを制御する操作量として、入力電圧をON/OFFして出力を制御するパルス幅ΔT(k)を生成する。以下、遅延時間をTdで表す。
【0074】
スイッチング回路のスイッチング動作は、制御部から出力されるゲート信号により行われる。スイッチング動作は、1相のゲート信号で行う他、複数の相(n相)による多相ゲート信号で行うことができ、多相ゲート信号によるスイッチング動作は多相インターリーブとなる。
【0075】
以下、はじめに1相の場合の離散制御式について説明し、次に複数相(n相)の場合の離散制御式について説明する。なお、相が複数相(n相)の場合については3相の場合について説明する。
【0076】
(1相の離散制御式)
以下、スイッチング動作を1相で行う場合について、遅延時間Tdを考慮した離散制御式の導出を説明する。
【0077】
遅延時間Tdは前記した種々の要因に依存して時間幅が変動する。図3は遅延時間Tdがサンプリング周期Tsの1周期以内であると仮定した場合を示している。図3において、主回路の制御周期をkで示し、制御部(コントローラ)の制御周期(サンプリング周期)をksで示している。
【0078】
離散制御は、主回路の制御周期kの1周期後において、主回路の出力が指令値に追従するように制御する。このために、制御部(コントローラ)の制御周期の時点ksにおいて、主回路の制御周期の1周期の終わりである時点(k+1)までの状態方程式の一般解を求める。遅延時間Tdを考慮するために、一般解に遅延時間Tdの項を導入して離散制御の操作量であるパルス幅ΔT(k)を求める。
【0079】
制御部(コントローラ)は、主回路の制御周期の時点(k+1)において制御量が指令値に一致するための操作量をks時点で算出し、この操作量に基づいてパルス幅ΔT(k)を求める。スイッチング回路は、求めたパルス幅ΔT(k)に基づいて形成したゲート信号により主回路のスイッチングデバイスを開閉する。
【0080】
状態方程式(2)、(3)において、状態方程式の一般解x(t)はインダクタンス電流iLA(t)と検出出力電圧vo(t)を含んでいる。
【0081】
操作量の算出において、インダクタンス電流iLA(t)は、式の上では制御周期の各時点の値を用いる。インダクタンス電流iLA(t)はスイッチング時のリプル成分を含むため、1相では主回路の周期kの1周期内で電流値が変動する。そのため、制御周期の各時点の値を用いる他、電流値の変動による影響を抑制するために、インダクタンス電流iLA(t)の検出値を主回路の周期kの1周期の平均値から取得しても良い。なお、インダクタンス電流iLA(t)のリプル成分は検出出力電圧voの上昇電圧や下降電圧に影響しないため、平均値には検出出力電圧voの変動による影響は反映されない。
【0082】
入力電圧u1(t)についても式の上では制御周期の各時点の値を用いる。主回路の入力電圧u1(t)はゲート信号に応じたパルス状の入力波形となる。そのため、制御周期の各時点の値を用いる他、サンプリング時点が異なることによる検出電圧値の変動を避けるために、入力電圧においても制御周期ksの1サンプリング周期の平均値から取得しても良い。入力電圧u1(t)は入力電圧値Vinと零電圧の2つの値について、ゲート信号のパルス幅ΔT(t)のデューティー(Duty)で定まる時間幅で出力されるため、制御周期ksの1サンプリング周期の平均値は(入力電圧値Vin×Duty)として計算される。ただし、時点(ks−1)で決定したDutyは、一周期分の時間幅Tsに対するゲート信号の時間幅ΔT(k−1)の比率ΔT(k−1)/Tsによって表され、時点ksの検出値から導出されるΔT(k)のDutyは一周期分の時間幅Tsに対するゲート信号の時間幅ΔT(k)の比率ΔT(k)/Tsによって表される。
【0083】
検出電流であるインダクタンス電流iLA(t)や入力電圧u1(t)は、インターリーブの相数や遅延時間によっては、上記したように平均値を用いる必要がないため、制御周期の各時点の検出値を用いることができる。
【0084】
式(4)の一般解を用いて、1相の場合において、遅延時間Tdを考慮した離散制御の操作量であるパルス幅ΔT(k)は次式(5)で表される。
【数14】
【0085】
式(5)において、主回路の周期(k)のパルス幅ΔT(k)は、LC回路において、主回路の次の周期(k+1)におけるiLA(k+1)によるインダクタンスLAの電圧成分LA・iLA(k+1)、及び制御周期(ks)における平均検出電流であるiLA-ave(ks)によるインダクタンスLA及びコンデンサCの電圧成分(LA−(Ts+Td)/2C)・iLA-ave(ks)、入力電圧(Ts+Td)・vo(ks)、iR(ks)によるコンデンサCの電圧成分((Ts+Td)/2C)・iR(ks)の各電圧成分の入力電圧Vinに対する比率、及び前回の周期(k-1)のパルス幅ΔT(k-1)の項(Td/Ts)・ΔT(k-1)を有している。
【0086】
パルス幅ΔT(k)は、インダクタンス、キャパシタンス、及び抵抗の各素子の電圧成分の各電圧成分の入力電圧Vinに対する比率について、制御周期Tsに遅延時間Tdを加算した(Ts+Td)又は(Ts+Td)の時間項を有する。また、前回のパルス幅ΔT(k-1)については、制御周期Tsで遅延時間Tdを除算した(Td/Ts)の時間項の係数を有する。
【0087】
式(5)のパルス幅ΔT(k)は、検出値としてインダクタンス電流の平均値を用いた場合を示している。式(5)において、iLA-ave(ks)はインダクタンス電流iLAの平均値、Vo(ks)は検出出力電圧voである。時点ksでのインダクタンス電流の平均電流iLA-aveはスイッチングの一周期である[ks-1〜ks]の区間の平均値を用い、時点ksで導出する[k〜k+1]の平均値入力はVin×Duty(=ΔT(k)/Ts)を用いる。
【0088】
制御周期の各時点の検出値を用いる場合の離散制御式は、式(5)において平均値に代えて制御周期の各時点の検出値を用いることで得られる。
【0089】
式(5)は、状態方程式の一般解x(t)を2次の展開式で近似した近似式であり、遅延時間Tdを含む(Ts+Td)について2次の項を含んでいる。状態方程式の一般解x(t)をより高次の展開式で近似することによって、ΔT(k)の近似度を高めることができる。
【0090】
式(5)で表されるパルス幅ΔT(k)は遅延時間Tdの項を含む。この遅延時間Tdの項を含むパルス幅ΔT(K)に基づいて主回路のスイッチングデバイスを開閉することにより、遅延時間Tdを考慮した制御が行われる。
【0091】
〈遅延〉
主回路の周期kに対する制御部(コントローラ)の制御周期ksの遅延時間Tdについて図4〜図7を用いて説明する。
【0092】
〈遅延無しの場合〉
図4は遅延時間Tdが無い場合である。この場合には、主回路の周期kと制御部(コントローラ)の制御周期ksは一致する。
【0093】
図4(a)〜(d)は、制御部(コントローラ)におけるサンプリング、検出出力、指令値、及び操作量を示し、図4(e),(f)は、主回路におけるゲート信号、及び出力を示している。
【0094】
主回路の周期kと制御部(コントローラ)の制御周期ksは一致しているため、検出出力(b)と出力(f)との間に時間的なずれは生じない。時点ksにおいて検出出力(b)と指令値(c)とに基づいて操作量であるパルス幅ΔT(k)が形成される。このパルス幅ΔT(k)は、時点(k+1)において出力が指令値となるように制御を行う操作量である。主回路は、時点kと時点(k+1)との間の制御周期において、時点ksのパルス幅ΔT(k)でスイッチングデバイスの閉動作を行い、出力が時点(k+1)において指令値に達するように制御する。
【0095】
〈遅延有り(遅延時間Tdの考慮無し)の場合〉
図5は遅延がある場合であって、離散制御の操作量であるパルス幅ΔT(k)に対して遅延時間Tdを考慮しない場合を示している。遅延によって、主回路の周期kと制御部(コントローラ)の制御周期ksとの間に遅延時間Td分のずれが生じる。
【0096】
図5(a)〜(d)は、制御部(コントローラ)におけるサンプリング、検出出力、指令値、及び操作量を示し、図5(e),(f)は、主回路におけるゲート信号、及び出力を示している。
【0097】
主回路の周期kと制御部(コントローラ)の制御周期ksとの間には遅延時間Tdのずれがあり、制御部(コントローラ)の検出出力(b)は主回路で出力される出力(f)からTdだけ遅れて検出される。図示する検出出力(b)は遅延が無い場合の時点ksに対して遅延時間Tdだけ前の時点ksにおける出力波形を示している。
【0098】
形成されるパルス幅ΔT(k)は、時点ksにおいて検出出力(b)と指令値(c)とに基づいて、時点ksにおいて出力が指令値に追従するための操作量である。このパルス幅ΔT(k)の形成において、制御部(コントローラ)の制御周期ksは主回路の周期kよりも遅延時間Tdだけ遅れているため、出力と検出出力との間には検出出力(b)に示されるような検出誤差が生じる。なお、図5(b)に示す検出誤差は、出力(図中の四角で表される)と検出出力(図中の×印で表される)との差分であり、時点(ks+1)における検出誤差を示している。
【0099】
主回路は、時点kと時点(k+1)との間の制御周期において、遅延時間Tdだけ遅れた時点ksで得られたパルス幅ΔT(k)を時点kで取得してスイッチングデバイスを閉動作する。主回路の操作量であるパルス幅ΔT(k)は、遅延時間Tdによる出力誤差を含む検出出力に基づいて形成されているため、パルス幅ΔT(k)のゲート制御を[ks〜ks+1]の間で完了させるには十分な時間が得られず、パルス幅ΔT(k)によって制御される出力は指令値との間に出力誤差(図5(f))が生じる。検出値の誤差と出力の誤差は、発振の要因となる。
【0100】
〈遅延有り(遅延時間Tdを考慮した)の場合〉
図6は遅延がある場合であって、離散制御の操作量であるパルス幅ΔT(k)において遅延時間Tdを考慮した場合を示している。電圧や電流の検出値を取得する際の検出器での取得遅延、離散制御等の操作量を算出する際の計算遅延、DC/DCコンバータのスイッチングデバイスの反応遅延等の遅延によって、主回路の周期kと制御部(コントローラ)の制御周期ksとの間に遅延時間Td分のずれが生じる。
【0101】
図4で示した遅延が無い制御と同様に、時点ksの値を用いて時点(ks+1)を予測すると、操作量を求めるための検出出力に遅延時間Tdのずれによる遅れ分が含まれることにより、操作量に誤差が生じる。
【0102】
そこで、本発明による制御ではこの遅延時間Tdによる誤差を抑制するために、制御部の制御周期区間[ks〜ks+1]において、時点ksの検出信号の値を用いた時点(ks+1)の予測に代えて、時点(ks+1)から遅延時間Td分だけ後の時点((ks+1)+Td)を予測する。この予測時点は主回路の制御周期の時点(k+1)である。時点ksの離散制御によって、時点ksから(ks+1)+Td)経過後の時点(k+1)において、制御対象が指令値に追従するための操作量(パルス幅ΔT(k))を求める。
【0103】
図6(a)〜(d)は、制御部(コントローラ)におけるサンプリング、検出出力、推定出力(平均値)、指令値、及び操作量を示し、図6(e),(f)は、主回路におけるゲート信号、及び出力を示している。
【0104】
主回路の周期kと制御部(コントローラ)の制御周期ksとの間には遅延時間Tdのずれがあるため、検出出力(b)は出力からTdだけ遅れて検出される。図6(b)の検出出力(濃い線で示す)は出力(淡い線で示す)に対して遅延時間Td遅れて検出される状態を示している。
【0105】
本発明は、時点(k+1)の操作量であるパルス幅ΔT(k)を、時点ksの検出出力(b)と指令値(c)、及び前回のパルス幅ΔT(k−1)に基づいて形成する。
【0106】
ここで、時点kにおいてパルス幅ΔT(k)の形成に用いる時点ksの検出値は、時点kの値ではなく遅延時間Tdだけ遅れた値であることから、本発明では、前回のパルス幅ΔT(k-1)及び時点ksの検出値に対して遅延時間Tdを補償して、時点ksから遅延時間Td後の時点に当たる時点kでの値を求める。パルス幅ΔT(k)において遅延時間Tdの補償を補償することにより遅延時間Tdによる検出誤差を解消する。
【0107】
制御部で生じる遅延時間Tdにより、主回路側から見ると制御側のパルス周期ksはTdだけ遅れているように認識され、一方、制御側から見ると主回路側の周期kは遅延時間Tdだけ進んでいるように認識される。
【0108】
そのため、主回路側から見ると、制御部の時点ksの検出値は遅延時間Tdだけ遅れているため、主回路の時点kにおいて制御部の検出値は遅延時間Td分の遅れがある。本発明は、制御側において、前回のパルス幅ΔT(k-1)、及び時点ksの検出値について遅延時間Tdを補償した値を求め、この補償した値を用いて時点kのパルス幅ΔT(k)を形成する。このパルス幅ΔT(k)は主回路の時点kから周期kで行う操作量である。
【0109】
主回路は制御側から見て遅延時間Td分進んでいるが、遅延時間Tdが補償されたパルス幅ΔT(k)の操作量を用いてゲートを制御することによって、遅延時間Tdによる誤差は解消される。このとき、主回路の周期kは時点kと時点(k+1)の区間であり、この区間においてパルス幅ΔT(k)の操作量でゲートを制御する。
【0110】
なお、周期kの[k〜k+1]間のパルス幅ΔT(k)の形成で用いる検出値は、時点kから遅延時間Tdだけ以前の時点ksの検出値を時点kの値としてそのまま用いる他、時点ksよりも以前のパルス周期ksでの所定区間内の値から得られる推定値を用いることができる。所定区間内の値から得られる推定値を用いることにより、パルス周期ksの周期内において検出値が変動することによる検出誤差を回避することができる。
【0111】
所定区間内の値を用いた検出値の推定では、例えば、[ks-1〜ks]の区間におけるキャパシタンス電流icの検出値の平均値を求め、この平均値による推定値を時点ksでのキャパシタンス電流icの検出値とし、この検出値を用いて周期kの[k〜k+1]間でのゲート制御を行うパルス幅ΔT(k)を形成する。
【0112】
このパルス幅ΔT(k)の形成において、制御部(コントローラ)の制御周期ksは主回路の周期kよりも遅延時間Tdだけ遅れているが、時点(ks+1)を予測するのではなく、時点(ks+1)から遅延時間Td分だけ後の((ks+1)+Td)時点である主回路の制御周期の時点(k+1)を予測する。主回路は、時点kと時点(k+1)との間に制御周期[k〜k+1]において、遅延時間Tdだけ遅れた時点ksで得られたパルス幅ΔT(k)によりスイッチングデバイスを閉動作する。
【0113】
前記式(5)で示した、遅延時間Tdを考慮した離散制御の操作量パルス幅ΔT(k)は、遅延時間Tdと制御周期の時点(k+1)の相当する制御周期Tsの時間項(Ts+Td)を考慮している。
【0114】
制御部(コントロール)側において、時点ksから遅延時間Tdだけ遅れた時点において検出される値は、主回路側の周期kと一致する。そのため、主回路側から見ると、主回路の周期kで得られる操作量(パルス幅ΔT(k))は、主回路の状態を正しく認識した操作量となり、遅延時間Tdによる主回路と制御側での誤差が解消された状態となる。
【0115】
これにより、パルス幅ΔT(k)のゲート制御に十分な時間を得ることができ、パルス幅ΔT(k)によって制御される出力と指令値との間の出力誤差((図6)中の破線の丸印)は抑制される。図6(b)は時点(ks+1)での検出誤差(出力に対する検出出力の差分)を示している。
【0116】
(遅延時間Tdが1制御周期Tsを越える場合)
前記した遅延時間Tdを考慮した離散制御式の導出では、遅延時間Tdが主回路の周期kの1サンプリング周期Ts以内であると仮定した場合を示したが、遅延時間Tdが主回路の周期kの1サンプリング周期Tsを越える場合についても、予測時点を遅延時間Tdに応じて延ばすことによって操作量(パルス幅ΔT(k))を同様の手法で定めることができる。
【0117】
図7(a)は遅延時間Tdが1サンプリング周期Ts以内である場合を示し、図7(b)は遅延時間Tdが1サンプリング周期Tsを越え2サンプリング周期2Ts以内である場合を示している。
【0118】
図7(a)に示すように、遅延が制御周期ksの1サンプリング周期Ts以内である場合には、時点ksの検出出力及び指令値に基づいて、時点ksから1サンプリング周期Tsに遅延時間Td分だけ後の(Ts+Td)の時点である主回路の制御周期の時点(k+1)を予測する。なお、多相インターリーブの場合においても、時点ksから1サンプリング周期Tsに遅延時間Td分だけ後の(Ts+Td)の時点である主回路の制御周期の時点(k+1)を予測する。
【0119】
なお、時点ksに対して[ks〜k+1]を状態方程式の積分期間として、(Ts+Td)後の時点(k+1)を予測し、[k〜k+1]の制御期間においてパルス幅ΔT(k)でスイッチング制御を行う。
【0120】
図7(b)において、遅延が制御周期ksの1サンプリング周期Tsを越え2サンプリング周期2Ts以内である場合には、時点ksの検出出力及び指令値に基づいて、時点ksから遅延時間Tdとサンプリング周期Tsを加算した(Ts+Td)後に主回路の制御周期の時点(k+2)を予測する。なお、遅延時間Tdが1サンプリング周期Tsを越えるため、時点ksから(Ts+Td)後の時点は時点(k+2)となる。
【0121】
なお、時点ksに対して[ks〜k+2]を状態方程式の積分期間として、(2Ts+Td)後の時点(k+2)を予測し、[k+1〜k+2]の制御期間においてパルス幅ΔT(k)でスイッチング制御を行う。
【0122】
(3相インターリーブ方式の離散制御)
前記した(1相の離散制御式)では、1相における離散制御の操作量を示した。ここでは、DC/DCコンバータの高速化の一手法である多相インターリーブ方式を適用してDC/DCコンバータを高速化する場合について、3相インターリーブ方式の降圧型DC/DCコンバータの離散制御の操作量に拡張した3相の離散制御式を説明する。
【0123】
図8は多相インターリーブ方式として3相インターリーブ方式を適用した例であり、3相の位相電流の場合のパルス幅ΔT(k)の例について示している。
【0124】
3相インターリーブ方式では、3相の各相の位相をそれぞれ120度ずつずらすことにより、リプル周波数が3倍となる。従って、3相インターリーブ方式では、1相と比べ、1/3の出力キャパシタの容量で同等の出力リプルが実現され、DC/DCコンバータの電圧レベルに切り替える動作が高速化される。
【0125】
図8(a)はスイッチングの1周期の時間幅Tにおいて、3相の位相電流の3つの位相電流のパルス幅ΔT(k)が重なる例を示している。図8(b)はスイッチングの1周期の時間幅Tsにおいて、3相の位相電流の内の2つの位相電流のパルス幅ΔT(k)が重なる例を示している。図8(c)は3相の位相電流について位相電流のパルス幅ΔT(k)に重なりがない例を示している。
【0126】
n相の多相インターリーブによってスイッチング回路3をスイッチング動作させる場合には、主回路2のLCチョッパ回路に含まれるn個のインダクタンスL(L1〜Ln)にはそれぞれインダクタンス電流iL1〜iLnが流れる。制御部6は、これらのインダクタンス電流iL1〜iLnである各相電流を合成した合成電流iLを含む電流を制御電流として入力する。
【0127】
制御電流は、各相電流のインダクタンス電流を合成した合成電流iLの他、合成電流iLから負荷電流iRを減算したキャパシタンス電流iCを用いても良い。
【0128】
1相の離散制御式において、遅延時間Tdを考慮した離散制御の操作量は式(5)で表される。このパルス幅ΔT(k)を3相インターリーブ方式の降圧型DC/DCコンバータへ拡張することにより、3相インターリーブ方式によって高速化したコンバータの遅延時間Tdを考慮した離散制御の操作量が得られる。なお、ここでは3相インターリーブ方式について示すが、3相インターリーブは多相インターリーブの一例であって、3相以上の多相インターリーブ方式にも同様に適用される。
【0129】
図9は3相インターリーブ方式による降圧型DC/DCコンバータの概略構成を示している。スイッチングデバイスS1A、S2A及びインダクタンスLA、スイッチングデバイスS1B、S2B及びインダクタンスLB、並びにスイッチングデバイスS1C、S2C及びインダクタンスLCは3相の各相を構成し、キャパシタンスC及び負荷抵抗RLを共通に備えている。
【0130】
合成電流を制御電流として検出する定電流制御及び定電圧制御の制御電流および出力電圧の式を導出する。図10(a),(b)は図9の3相インターリーブ方式による降圧型DC/DCコンバータ回路の等価回路であり、閉ループ自動制御応答の領域において、スイッチング周波数より充分長い時間帯域の等価回路を表している。
【0131】
〈定電圧制御〉
図10(b)のLCR回路の等価回路は、検出出力電圧voを検出する定電圧制御を説明するための図である。なお、ここでは、LCR回路で構成された降圧チョッパ回路を含むDC/DCコンバータの例を示している。
【0132】
LCR回路の等価回路において、入力電圧Uを入力したときのステップ応答で得られる検出出力電圧voは、以下の式で表される。
【数15】
【0133】
上記の式(6)は、検出出力電圧voが二次振動電圧であることを示し、オーバーシュートやアンダーシュートの発生を示唆している。
【0134】
〈定電流制御〉
図10(a)の等価回路において、各相の相電流iLA、iLB、及びiLCの合成電流(iLA+iLB+iLC=iL)を電流源で表し、3つのスイッチング回路のそれぞれのインダクタンスLの合成インダクタンスを(L/3)で表している。この等価回路において、電流源から入力された入力電流(iL)による検出出力電圧voのステップ応答は、
【数16】
で表される。
【0135】
式 (7)は、検出出力電圧voのステップ応答が二次振動電圧を起こすことなく、(RL・iL)に向かって指数関数的に増加することを示している。
【0136】
インダクタンス電流iLの合成電流の時間関数iL(t)を以下の式(8)で定義すると、
【数17】
となる。
【0137】
合成電流(iL(t))、キャパシタンス電流iC(t)、及び検出出力電圧vo(t)はそれぞれ以下の式(9)で表される。
【数18】
【0138】
式(9)で示される検出出力電圧vo(t)は、式(7)で表される検出出力電圧vo(t)から負荷抵抗RLが削除され、十分な時間が経過した後(t→∞)の最終値は指令電圧Vrefに収束することを示している。
【0139】
したがって、式(8)で示されるインダクタンス電流iL(t)の合成電流を制御電流として定電流制御を行うことによって、二次振動電圧を生じさせることなく、ステップ応答を制御することができる。
【0140】
なお、式(9)で示される検出出力電圧vo(t)において、Avは検出出力電圧vo(t)と指令電圧Vrefとの差分値(Vref−Vo(t))に乗じる係数である。例えば、係数Avが大きいほど、差分値(Vref−Vo(t))の大きさが強く反映されたステップ応答となる。
【0141】
〈双方向降圧チョッパ回路の状態方程式〉
次に、3相インターリーブ方式の双方向降圧チョッパ回路の状態方程式を導出する。図11は3相の内の一つの相の等価回路を示している。前記式(8)で表される合成電流(iL)を、定電流制御に適用した形態に変換するために、図9に示すiL1,iL2,及びiL3の合成電流であるiL(=iL1+iL2+iL3)の状態方程式を求め、パルス幅ΔTとの関係式を導出する。
【0142】
図9の各相のS1A〜S1C,S2A〜S2CのON/OFF動作によって、u1(τ)、u2(τ)及びu3(τ)にはVinまたは0の電圧が印加される。重ねの理を用いて表現すると、u1(τ)に関しては図11の等価回路で表される。図11において、u1(τ)は、S1AをオンとしS2Aをオフとした場合にはVinとなり、S1AをオフとしS2Aをオンとした場合にはu1(τ)は0となる。但しS1BとS2B、S1CとS2Cの入力Vinは短絡状態とする。
【0143】
LA=LB=LC=Lとし、図11において電圧u1(t)、u2(t)、及びu3(t)における状態方程式を求め、これらを重ね合わせの理により3相インターリーブ方式の降圧DC/DCコンバータの状態方程式を得る。
【数19】
【0144】
ただし、x(t)はインダクタンスLA、LB、LCの各電流iLA(t)、iLB(t) 、iLC(t)、及び検出出力電圧vo(t)の要素であり、u(t)は各相の入力電圧u1(t)、u2(t)、及びu3(t)であり、A2は各相のインダクタンスL、キャパシタンスC、及び抵抗Rの要素からなる係数の項であり、B2は各相のインダクタンスLの要素からなる係数の項である。
【0145】
前記した1相の場合と同様に、[(ks-1)〜k]区間におけるDutyをΔT(k−1)/Ts、[k〜(k+1)]区間におけるDutyをΔT(k)/Tsとすると、操作量であるパルス幅ΔT(k)は以下の式(11)で計算される。
【数20】
【0146】
これにより、操作量をΔT(k)、指令値をiL(k+1)として、遅延時間Tdを考慮した離散制御式は、1相では式(5)により導出され、3相では式(11)により導出される。
【0147】
なお、n相のパルス幅ΔT(k)は以下の式で表される。
【数21】
【0148】
(多相インターリーブの場合)
前記では、スイッチング動作を1相のゲート信号で行う場合について示しているが、多相インターリーブによってスイッチング動作を多相のゲート信号で行う場合についても同様とすることができる。
【0149】
多相のスイッチング動作は、1相のゲート信号によるスイッチング動作と同様に、遅延時間Tdがサンプリング周期Ts以内である場合には、時点ksの検出出力及び指令値に基づいて、時点ksからサンプリング周期Tsに遅延時間Td分を加算した(Ts+Td)の時点である主回路の制御周期の時点(k+1)を予測する。
【0150】
多相のスイッチング動作では、操作量であるパルス幅ΔT(k)の算出において、算出に用いる時点ksの検出値として平均値による推定値を用いる際に、平均区間はサンプリング周期Tsに代えてリプル周期Trを用いる。例えば、A相,B相,及びC相の3相インターリーブの場合、遅延時間Tdがサンプリング周期Tsよりも短いときには、A相の時点ksAでは、遅延時間Td遅延を考慮して主回路の時点kA+1を予測し、主回路周期の周期kの区間[kA〜kA+1]のパルス幅ΔT(k)を決定する。
【0151】
このとき、コンデンサ電流iCの時点ksAの検出値として、制御周期[ksC-1〜ksA]の区間の平均値を用いる。ここで、時点ksC-1は周期ksでのC相の時点であり、この制御周期の時間幅は1リプル周期Tr(=Ts/3)である。なお、n相の場合の1リプル周期TrはTs/nである。
【0152】
サンプリング時点ksにおいて、遅延時間Tdを考慮して、主回路の時点(k+1)を予測して[k〜k+1]のパルス幅ΔT(k)を決定する。このとき、検出値として平均値を用いる場合は、時点kから(1相分のリプル周期Tr+遅延時間Td)だけ前の区間の平均値を用いる。
【0153】
また、遅延時間Tdが1サンプリング周期Ts以上で2サンプリング周期2Ts以内である場合には、時点ksの検出出力あるいは推定値、及び指令値に基づいて、時点ksからnサンプリング周期Tsに遅延時間Td分だけ後の(nTs+Td)の時点である主回路の制御周期の時点(k+2)を予測する。なお、遅延時間Tdが1サンプリング周期Tsを越えるため、時点ksから(nTs+Td)後の時点は時点(k+2)となる。
【0154】
1相ではサンプリング周期Tsごとにパルス幅ΔT(k)を決定している。3相において、1相の場合に合わせて、遅延時間Tdが[0〜Ts]の間である場合には、時点ksにおいて[k〜k+1]のパルス幅ΔT(k)を決定し、遅延時間Tdが[Ts〜2Ts]の間である場合には、時点ksにおいて[k+1〜k+2]のパルス幅ΔT(k)を決定する。
【0155】
3相インターリーブ方式の離散制御においても、1相の離散制御と同様に、検出するインダクタンス電流に含まれるリプル成分による変動の影響を抑制するために、インダクタンス電流iLA(t)の検出値を平均値から取得する。
【0156】
電流が周期変動する区間はリプル周波数の1周期分に相当する。このリプル周波数の1周期分の区間を平均値の取得区間とすることにより、リプル成分による変動を平均化する。1相の場合には、検出値の平均値を求める取得区間を、リプル周波数の1周期分である主回路の周期kの1周期とする。主回路の周期kの1周期は主回路のスイッチングデバイスのスイッチングの1周期である。
【0157】
3相インターリーブ方式の場合においてもリプル周波数の1周期分とする。このリプル周波数の1周期分は、3相の場合にはスイッチングの主回路の周期kの1/3周期である。3相以上のn相の多相インターリーブについても同様であり、取得区間をスイッチングの主回路の周期kの1/n周期として平均値を求める。
【0158】
図12は、(a)3相のスイッチング回路のON/OFF状態と、(b)1相によるスイッチングで流れる各インダクタンス電流iL1〜iL3と、(c)3相によるスイッチングで流れる合成電流(iL1+iL2+iL3)を示している。平均電流を取得する区間は、1相ではスイッチング周期の1周期分であり、3相ではスイッチング周期の1/3周期分である。
【0159】
(キャパシタンス電流iCによる離散制御)
遅延時間Tdを考慮した1相の離散制御式(5)、及び多相の離散制御式(12)はインダクタンス電流iL(k+1)を指令値として導出している。
【0160】
しかしながら、インダクタ電流iLを検出する直流電流センサや、検出出力電圧voを検出する絶縁アンプには、制御周期以上の遅延時間が見込まれる。このような場合には、式(5)あるいは式(12)で導出したパルス幅ΔT(k)では、スイッチング動作に十分な安定性が得られないことが予想される。
【0161】
(キャパシタ電流iCを検出値として用いる離散制御)
インダクタ電流iLを検出値とした際の過度な遅延を解消するために、直流電流センサで検出するインダクタ電流iLに代えて、交流電流センサで検出するキャパシタ電流iCを用い、キャパシタ電流iCを検出値とする制御系による離散制御を行う。交流電流センサは高速検出が可能であるため、検出における遅延が低減される。
【0162】
DC/DCコンバータの電圧レベルの切替運転の離散制御において、定電流制御と定電圧制御とを組み合わせについて説明する。
【0163】
以下、はじめに、遅延が無い場合の定電圧離散制御、定電流離散制御、及び定電圧離散制御と定電流離散制御の組み合わせについて説明し、次に、遅延がある場合の離散制御のモード制御について説明する。離散制御のモード制御については、遅延時間の他、定電流制御から定電圧制御への切替時に発生するオーバーシュートやアンダーシュートを考慮した制御について説明する。なお、以下の各離散制御の説明では、高電圧レベル(Highレベル)と低電圧レベル(Lowレベル)の間で電圧レベルを切り替えるH/Lの2レベル制御を例として説明する。
【0164】
なお、図12(b),図12(c)に示す電流波形は説明の為に模式的に示すものであって、実際の電流波形を示すものではない。
【0165】
〈定電圧制御と定電流制御とを組み合わせた制御形態)
H/Lの2レベル制御において、定電圧制御と定電流制御とを組み合わせた制御形態について図13を用いて説明する。
【0166】
この制御形態では、Low電力側からHigh電力側への電力レベルの切替、及びHigh電力側からLow電力側への電力レベルの切替を行う2レベル間の遷移を、定電圧制御と定電流制御とを組み合わせて行う。
【0167】
図13は定電圧制御と定電流制御の組み合わせの制御態様を説明するための図であり、図13(a)は制御部の概略を示し、図13(b),(c)は指令電圧Vref及び指令電流IC-refを示し、図13(d)は検出出力電圧voを示している。なお、ここでは、検出電流としてキャパシタンス電流iCを用いている。
【0168】
Low電力側及びHigh電力側を指令電圧に保持する維持区間では定電圧制御を行い、Low電力側からHigh電力側との間で電力レベルを切り替える遷移区間では定電流制御を行う。
【0169】
定電圧制御では、式(13)あるいは式(14)のパルス幅ΔT(k)を用いて指令電圧Vrefに保持する。
【数22】
【数23】
【0170】
式(13)で表されるパルス幅ΔT(k)は、検出されたキャパシタンス電流iC(k)及び検出出力電圧vo(k)を用いて、検出出力電圧vo(k)が指令電圧Vrefとなるようにを制御する。
【0171】
式(14)で表されるパルス幅ΔT(k)は、検出されたキャパシタンス電流iC(k)を用いて、検出出力電圧vo(k)が指令電圧Vrefとなるように制御を行う。なお、式(14)では、係数AvをAv=3Ts/Lに設定することによって、検出出力電圧vo(k)の検出を不要とし、キャパシタンス電流iC(k)のみを検出するだけでパルス幅ΔT(k)を定める。
【0172】
定電流制御では、式(15)のパルス幅ΔT(k)を用いて検出電流iCを指令電流IC-refに維持した状態で、Low電力側の指令電圧VLからHigh電力側の指令電圧VHに向けて、あるいはHigh電力側の指令電圧VHからLow電力側の指令電圧VLに向けて移行させる。
【数24】
【0173】
キャパシタンス電流の指令電流IC-refは、H/Lの2レベル制御において、HighレベルのVHに対応するIC-refHの指令電流と、LowレベルのVLに対応するIC-refLの指令電流の例を用いる。
【0174】
H/Lの2レベル制御において、電力維持区間の定電圧制御と電力遷移区間の定電流制御とを繰り返す。
【0175】
(離散制御のモード制御)
離散制御において、前記した定電圧制御と定電流制御とを組み合わせて制御形態を適用した場合、遅延時間、定電流制御から定電圧制御への切替時に発生するオーバーシュートやアンダーシュートを考慮する必要がある。以下、遅延時間、オーバーシュートやアンダーシュートを考慮した離散制御のモード制御について説明する。
【0176】
High/Lowパルス運転においては、High電力側とLowパルス電力側との間を円滑に遷移させるために定電流制御と定電圧制御とを組み合わせた複数モードによる離散制御を行う。前記した定電圧制御と定電流制御とを組み合わせた制御において、定電流制御から定電圧制御への制御切替時の切替において、オーバーシュートやアンダーシュートを抑制して円滑に行うために、本発明の離散制御では以下で説明する3つのモードを用いて制御を行う。
【0177】
本発明の離散制御は、High/Lowパルス運転においては、図14に示すように、High電力側とLow電力側の間の電圧遷移時に用いる定電流制御の第1のモード(モードI)及び、High電力時、又はLow電力時に用いる定電圧制御の第3のモード(モードIII)に加えて、定電流制御から定電圧制御への切替を滑らかに行うための緩衝区間の制御の第2のモード(モードII)の3つのモードで構成される。以下では、第1のモード、第2のモード、及び第3のモードをそれぞれモードI、モードII、及びモードIIIで表す。
【0178】
図14は本発明の離散制御のモードI〜モードIIIの3モードの電力遷移状態を示し、High/Lowパルス運転における各モードを示している。図14(a)は、Low電力側からHigh電力側への電力遷移を示し、図14(b)は、High電力側からLow電力側への電力遷移を示している。
【0179】
Low電力側からHigh電力側へ電力を遷移させる場合には、Low電力時においてモードIIIの定電圧制御を行い、Low電力側からHigh電力側への電圧遷移においてモードIの定電流制御を行い、モードIの定電流制御からモードIIIの定電圧制御への切替の間においてモードIIの緩衝モードの定電圧制御を行う。
【0180】
一方、High電力側からLow電力側へ電力を遷移させる場合には、High電力時においてモードIIIの定電圧制御を行い、High電力側からLow電力側への電圧遷移においてモードIの定電流制御を行い、モードIの定電流制御からモードIIIの定電圧制御への切替の間においてモードIIの緩衝モードの定電圧制御を行う。
【0181】
以下、各モードI、モードII、及びモードIIIについて説明する。
〈モードI:定電流離散制御〉
モードIは、High電力側とLow電力側の間の電圧遷移時に行う定電流離散制御であり、Low電力側からHigh電力側への遷移時、及びHigh電力側からLow電力側への遷移時に定電流離散制御を用いる。定電流離散制御を行うことによって遷移時におけるオーバーシュートやアンダーシュートの発生、及び過電流の発生を抑制する。
【0182】
インダクタンス電流iL(ks)を直流電流センサによって検出する際には数μsの遅延時間が発生する。それに対し、交流電流センサは汎用品においても遅延時間が少ないデバイスが多く存在する。そこで、交流電流センサで検出が可能なキャパシタ電流を制御に用いるため、インダクタンス電流iLに係る指令値iL(k+1)を次式(16)で定義する。以下では、電圧の指令値をVrefで表記し、キャパシタンス電流の指令値をIC-ref又はICrefで表記して説明する。
【数25】
【0183】
また、インダクタンスの平均電流iL-ave(ks)、キャパシタンス電流iCの平均電流iC-ave(ks)、及び負荷電流iR(ks)との間の関係は以下の式(17)で表される。
【数26】
【0184】
式(16)及び式(17)を式(13)に代入することにより、検出したキャパシタンス電流iCを用いた離散制御式が得られる。
【数27】
【0185】
1相及びn相の場合のパルス幅ΔT(k)は以下の式で表される。
【数28】
【数29】
【0186】
式(19),(20)のパルス幅ΔT(k)は、検出値として、キャパシタンス平均電流iC-ave(ks)と検出出力電圧vo(ks)とを含んでいる。
【0187】
キャパシタンス平均電流iC-ave(ks)の算出は、制御周期Tsよりも短いサンプリングの周期Tsampleごとにキャパシタンス電流iCを検出して平均値を求めることにより、制御周期Ts間の平均電流が得られる。
【0188】
出力の検出電圧vo(ks)は、一般に絶縁アンプを介して取得するため、数μsの遅延時間が発生する。そこで、高速検出が可能な交流電流センサで検出するキャパシタ電流を用いて検出出力電圧vo(ks)を求める。
【0189】
キャパシタ電流iCを用いた検出出力電圧vo(ks)の算出は、サンプリング周期Tsよりも短いサンプリングの周期Tsampleごとに検出と演算を行うことにより、サンプリング周期Ts間の平均電流、及び平均電流を用いた電圧変化を求めることで行う。
【0190】
Low電力側からHigh電力側への移行、又はHigh電力側からLow電力側への移行の各移行の直前の時点で取得した出力電圧の検出値を初期値vo(ks)としたとき、出力電圧vodet(ks+1)は、サンプリング周期Ts後の制御サンプル時の演算により求められる。
【0191】
出力電圧vodet(ks+1)は、キャパシタンスCのサンプリング周期Tsの電圧分iC/C、及び時点ksにおける出力電圧vodet(ks)のそれぞれに(ks+ (m-1)・Tsample/Ts)の係数を乗じた値の和で表され、以下のように計算される。
【数30】
【0192】
ただし、Tsampleはキャパシタ電流iCを高速で検出する時間間隔、mは1制御周期内で高速検出できる回数とする。つまり、Ts=m×Tsampleとなる。
【0193】
以上の高速演算によって得られる出力の検出電圧vodetを式(20)のvoに代入する。これにより、指令値をICrefとすると、キャパシタンス電流iCのみを用いて、操作量のパルス幅ΔT(k)が以下の式(22)で得られる。
【0194】
モードI(定電流離散制御のパルス幅ΔT(k))
【数31】
このパルス幅ΔT(k)が、モードIにおけるIC離散制御の操作量となる。
【0195】
〈モードII:制御切替時の緩衝モード〉
モードIは定電流離散制御を用いるのに対して、モードII及びモードIIIでは定電圧離散制御を用いる。定電圧離散制御においても、定電流離散制御と同様に、キャパシタ電流iCを検出値として用いる。インダクタンス電流iLに代えてキャパシタンス電流iCを用いた制御式を得るために、指令値iL(k+1)をゲインA1を用いて次のように定義する。
【数32】
【0196】
また、上記式(23)を用いてパルス幅ΔT(k)の式(11)を変形すると、以下の式(24)が得られる。
【0197】
モードII(定電圧離散制御のパルス幅ΔT(k))
【数33】
【0198】
モードIIは、図14に示すように定電流制御から定電圧制御へ移行する緩衝モードである。この緩衝モードでは、モードIIIの定電圧制御におけるゲインA2よりも小さなゲインA1を用いることにより、オーバーシュート及びアンダーシュートを抑制する。また、モードIIでは出力電圧は遷移中であることから、低速の検出電圧を用いると、遅延時間の影響を大きく受ける。そのため、モードIと同様にキャパシタ電流から推定した出力電圧vodetを離散制御に用いる。
【0199】
従って、モードIIにおける、キャパシタンス電流iCを用いたiC離散制御の操作量は、式(24)で表されるパルス幅T(k)のゲインA1をAH1、AL1に置き換えると、以下の式(25)、(26)で表される。ゲインAH1はHigh電力側のゲインであり、ゲインAL1はLow電力側のゲインである。
【0200】
モードII(定電圧離散制御のパルス幅ΔT(k))
【数34】
【0201】
〈モードIII:定電圧離散制御〉
モードIIIでは、モードIIと同様に式(23)によりiL(k+1)を指令値として定義する。また、低速の検出電圧の影響を消去するため、ゲインA2を新たに次式(27)で定義する。
【数35】
【0202】
ゲインA2を式(27)で定義することにより、モードIIIにおける離散制御式は以下の式(28)で得られる。
【0203】
モードIII(定電圧離散制御のパルス幅ΔT(k))
【数36】
【0204】
これにより、定電圧離散制御においても、低速の検出電圧vo(ks)の項が削除され、高速検出が可能なキャパシタ電流iCのみを検出値とした離散制御式が得られる。
【0205】
図15は上記したモードI、モードII、及びモードIIIの各モードの制御形態、制御区間、パルス幅ΔT(k)、指令値、出力検出電圧、遅延時間Td、制御対象、ゲイン等を示し、図16はモードI、モードII、及びモードIIIの各モードの制御形態を示している。
【0206】
図15及び図16(a)において、モードIは、Low電力側とHigh電力側との間を移行させる遷移区間において定電流離散制御を行って、制御対象のキャパシタンス電流iCが指令値IC-refとなるよう定電流離散制御を行う。このモードIでは、キャパシタンス電流iCから出力の検出電圧を推定する。また、時点ksにおける離散制御の出力電圧vodet(ks)は、時点ksにおける出力検出電圧vo(ks-1)、又は時点(ks-1)における離散制御の出力電圧vodet(ks-1)から推定する。
【0207】
図15及び図16(b)において、モードIIは、遷移区間と維持区間との間の緩衝区間において定電圧離散制御を行って、制御対象の検出出力電圧voが指令値Vrefとなるよう定電圧制御を行う。このモードIIにおいても、キャパシタンス電流iCから出力の検出電圧を推定する。モードIからモードIIへの切替は、検出出力電圧voが切替電圧Vc1又はVc2に達した後に行う。モードIIによって制御切替を行う緩衝区間は、制御回路(コントローラ)の制御周期の1サンプリング周期Tsであり、1サンプリング周期Tsの後にモードIIIの制御に切り替える。
【0208】
図15及び図16(c)において、モードIIIは、維持区間において定電圧離散制御を行い、制御対象の検出出力電圧voが指令値Vrefに維持されるよう定電圧制御を行う。このモードIIIにおいて、パルス幅ΔT(K)中のゲインA2を3(Ts+Td)/Lに設定して検出出力電圧vo(ks)の項を除くことにより、出力の検出電圧は不要となる。出力の検出電圧を不要とすることで制御の高速化が図られる。
【0209】
次に、本発明のDC/DCコンバータの電圧レベルの切替運転において、モードI、モードII、及びモードIIIによる離散制御における信号状態を図17に基づいて説明する。
【0210】
以下の各モードによる離散制御の説明において、高電圧レベル(High電力側)と低電圧レベル(Low電力側)の間で電力レベルを切り替えるH/Lの2レベル制御を例として説明する。H/Lの2レベル制御は一例であって、電力レベルを異にする複数の電力レベル間についても同様の離散制御を適用することができる。
【0211】
モードI、モードII、及びモードIIIによる離散制御では、Low電力側からHigh電力側への電力レベルの切替、及びHigh電力側からLow電力側への電力レベルの切替を、定電圧制御と定電流制御とを組み合わせて行う。
【0212】
図17はモードI、モードII、及びモードIIIによる離散制御の制御態様を説明するための図であり、図17(a)は制御部の概略を示し、図17(b),(c)は指令電圧Vref及び指令電流IC-refを示し、図17(d)は検出出力電圧voを示している。なお、ここでは、検出電流としてキャパシタンス電流iCを用いている。
【0213】
〈モードI〉
Low電力側からHigh電力側への遷移、及びHigh電力側から電力側への遷移をモードIの定電流離散制御により行う。モードIでは式(20)又は式(22)のパルス幅ΔT(k)を用いて検出電流iCを指令電流IC-refに維持した状態で、Low電力側の指令電圧VLからHigh電力側の指令電圧VHに向けて、あるいはHigh電力側の指令電圧VHからLow電力側の指令電圧VLに向けて移行させる。
【0214】
〈モードII〉
検出出力電圧voが切替電圧Vc1又はVc2に達した時点で、モードIの定電流制御からモードIIIの定電圧制御への制御切替を行うために、定電圧離散制御を行う。このモードIIの制御区間は、定電流制御から定電圧制御に円滑な制御切替を行う緩衝区間である。この緩衝区間の時間幅は、制御回路(コントローラ)の制御周期のサンプリング周期Tsの整数倍とすることができる。緩衝区間の時間幅を1サンプリング周期Ts分とすることで、モードIからモードIIIへの切替を1サンプリング周期Tsで行い、制御を高速化することができる。緩衝区間の時間幅は1サンプリング周期Tsに限らず、nサンプリング周期(n・Ts)としても良い。なお、nは整数としている。
【0215】
モードIIでは式(25)のパルス幅ΔT(k)を用いて、Low電力側の指令電圧VLからHigh電力側の指令電圧VHに向けて、あるいはHigh電力側の指令電圧VHからLow電力側の指令電圧VLに向けて移行させる。モードIIにより定電圧制御によるオーバーシュート及びアンダーシュートを抑制する。モードIIの定電圧離散制御を制御周期の1サンプリング周期Ts分だけで行った後、モードIIIの定電圧離散制御に切り替える。
【0216】
〈モードIII〉
モードIIの後にモードIIIの定電圧離散制御を行って、検出出力電圧voを指令電圧値Vrefに制御する。図17では、Low電力側の指令電圧VrefをVLとし、High電力側の指令電圧VrefをVHとしている。
【0217】
モードI、モードII、及びモードIIIにより、高レベルと低レベルの2レベルを有する1パルスが形成され、この3モードを繰り返すことによって複数のパルス出力が形成される。なお、図17(b)〜(d)に示す電圧波形は説明の為に模式的に示すものであって、実際の電圧波形を示すものではない。
【0218】
〈モードの切替〉
上記したモードは、モードI、モードII、モードIIIの順序で遷移を繰り返す。図18はLow電力側からHigh電力側への移行時のモード遷移の一例を示したフローチャートである。なお、この例では、モードIIを1サンプリング周期の一サイクルで行う例を示しているが、モードIIは複数のサイクルで行っても良く、また各サイクルはサンプリング周期に限らず、任意の周期としてもよい。
【0219】
Low電力側からHigh電力側への移行指令により(s1)、指令後の制御サンプル時で行う演算により求めた検出出力電圧vo(k)をvodet(ks)として、計算されサンプリング時点での電圧検出値を出力電圧vodet(k)を演算する演算初期値vodet(0)とする。
【0220】
Low電力側からHigh電力側への移行指令により(s1)、移行の直前の時点で取得した出力電圧の検出値vo(k)を初期値vo(ks)とし(s2)、モードIにおいて、式(19)を用いて制御周期Ts後の制御サンプル時で演算を行い、vodet(ks+1)を出力電圧として推定する(s3)。時点(ks+1)以降のvodetについても、同様にしてvodet(ks+1), vodet(ks+2),vodet(ks+3)を推定することができる。
【0221】
モードIで推定した出力電圧の推定値vodetが切替電圧Vc1を超えると、緩衝モードであるモードIIへ移行する(s4)。モードIIにおいて、出力電圧の推定値vodetを演算により推定する。モードIIを動作させた後、モードIIIへ移行する。モードIIは、1サンプリング周期のみで行う他、数サンプリング周期で行っても良い。また、周期はサンプリング周期に限らず、任意に設定した周期を用いても良い(s5)。モードIIIにおいて定電圧制御を行う。この定電圧制御は、低速の電圧検出値を検出して、指令電圧値に制御する。このモードIIIの定電圧制御は、High電力側への移行指令に基づいているためHigh電力側での定電圧制御である。なお、モードIIIの定電圧制御では、ゲインの値を回路定数に合わせて設定することによって、電圧検出値を不要とすることもできる。電圧検出値の検出を不要とすることによって、低速の電圧検出に起因される遅れの影響を除くことができる。(s6)。
【0222】
その後、High電力側からLow電力側への移行指令に切り替わると(s7)、前記したs2〜s6と同様の移行を行う。なお、この移行では、High電力側からLow電力側への移行である。
【0223】
〈切替電圧Vc1、Vc2〉
モードIからモードIIへの切替電圧Vc1、Vc2は以下の式(29)、式(30)で計算される。
【数37】
【数38】
【0224】
Vc1はLow電力側からHigh電力側への切替時の切替電圧であり、Vc2はHigh電力側からLow電力側への切替時の切替電圧である。
【0225】
切替電圧Vc1、Vc2は、モードIIIへの切替までの時間における最大の電圧変化を考慮して設定され、モードIIIの開始時における電圧変化がオーバーシュートまたはアンダーシュートする発生限界電圧の値である。例えば、切替電圧のジッタにより発生する最大時間Tsでの電圧変化及び、指令値が変更した後の1サンプル間に生じる電圧変化、及び制御遅延時間Td中における電圧変化を考慮して、オーバーシュートが発生しない電圧として選定する。
【0226】
切替電圧Vc1、Vc2は、モードIIIへの切替までの時間において最大の電圧変化を電圧指令値から減算することで、あらゆる条件においてオーバーシュートが発生しないモードの切替を行う。
【0227】
つまり、切替電圧のジッタにより発生する最大時間Tsでの電圧変化((Ts/Co)×ICref)、指令値が変更した後の1サンプル間に生じる電圧変化((Ts/2Co)×ICref)、制御の遅延時間Td中における電圧変化((Td/Co)×ICref)を電圧指令値VHrefから減算することにより式(29)、(30)が得られる。なお、Coは主回路の出力容量である。
【0228】
なお、式(29)、(30)で表される切替電圧Vc1、Vc2は、3相インターリーブの例であり、最大の電圧変化を考慮したものであり、相数がn相である場合には式中のTsの係数を3からnに代えることで対応することができ、また、最大の電圧変化以内を許容する場合には、切替電圧Vc1、Vc2に値に1より小さい所定値の係数を乗じることで対応することができる。
【0229】
〈ゲインA1(AH1、AL1)〉
モードIIの離散制御の操作量は式(25),(26)で示され、この式に含まれるゲインA1(AH1、AL1)によりオーバーシュートやアンダーシュートを抑制する。以下、モードIIのゲインA1(AH1、AL1)の範囲について説明する。なお、ここでは、Low電力側からHigh電力側への遷移時について説明する。
【0230】
High時の電圧指令値をVHrefとし、モードIIのキャパシタンス電流iCから演算した電圧検出値をVodet-mode2、モードIIIの検出電流値をVo-mode3とすると、各モードのコンデンサ電流指令値は以下で表される。
モードI:ICref
モードII:AH1(VHref−Vodet-mode2)
モードIII:A2(VHref−Vo-mode3)≒0、ただしA2=3(Ts+Td)/L
【0231】
モードIIはモードIとモードIIIをつなぐ緩衝区間であるため、モードIIのコンデンサ電流指令はモードIとモードIIIの間の範囲であり、ICref>AH1(VHref−Vodet-mode2)>0以下の関係にある。
【0232】
この大小関係、及び、式(29)で表される切替の判定電圧VC1を用いることによって、ゲインAH1の範囲は以下の式で表される。
【数39】
【0233】
したがって、ゲインAH1は上記の範囲において、High側の指令電圧VHrefに対する追従特性を定める係数として用いる。ゲインAL1については記述しないが、ゲインAH1と同様とすることができる。
〈ゲインA2〉
【0234】
定電圧離散制御のパルス幅T(k)を表す式(24)において、検出電圧の項は{(L/3)×A1×vo(ks)/Vin}と{(Td+Ts)×vo(ks)/Vin}である。式(24)をモードIIIに適用してA1をA2とし、ゲインA2を式(27)で定義することによって、2つの検出電圧の項は互いに相殺され、出力電圧のvo(k)の項が削除される。これにより、モードIIIにおける離散制御式は検出出力電圧vo(k)を含まない式(28)で表される。
【0235】
以下に、モードI、モードII、及びモードIIIの各モードにおけるパルス幅ΔT(k)について、Low電力側からHigh電力側に遷移する場合の各式(Highで示した式)とHigh電力側からLow電力側に遷移する場合の各式(Lowで示した式)についてまとめて示す。
【0236】
【数40】
【0237】
また、従来のインダクタ電流を検出する直流電流センサは、高速なデバイスであっても約1μsの遅延が存在する。それに対し、交流電流センサは10MHz以上(0.1μs以下の遅延)の応答性能を持つデバイスが多く存在する。そこで、交流電流センサにより検出が可能なキャパシタ電流を用い、キャパシタ電流iCによるIC離散制御を行うことによって高速な制御が図られる。なお、上記したセンサの応答特性の数値例は一例であってこの数値例に限られるものではないが、一般に交流電流センサは直流電流センサよりも高い応答性能を有している。
【0238】
回路シミュレーション及び実機を用いた検証により、本発明のDC/DCコンバータによるHigh/Lowパルス運転の動作を実測し、制御遅延を考慮した離散制御の有効性を確認している。
【0239】
(直流電源装置、交流電源装置の適用例)
次に、図19を用いて本発明のDC/DCコンバータを直流電源装置、交流電源装置に適用した例を説明する。
【0240】
図19は、本発明のDC/DCコンバータを直流電源装置、交流電源装置への適用例の制御系を説明するための制御ブロック図である。
【0241】
図19(a)に示す制御ブロックの制御系は、メインループ制御系を構成するPI制御と、マイナーループ制御系を構成する離散制御とを備える構成例であり、図19(b)に示す制御ブロックの制御系は、マイナーループ制御系を構成する離散制御のみの構成例である。
【0242】
図19(a)に示す構成は、メインループ制御系において指令電力PH、PLに基づいてPI制御によって指令電圧VH、VLを生成し、マイナーループ制御系において離散制御を行う。
【0243】
また、図19(b)に示す構成は、与えられた指令電圧VH、VLに基づいてマイナーループ制御系において離散制御を行う。指令電圧VH、VLが得られている場合には、メインループ制御系は不要となり、そのまま離散制御を行うことができる。
【0244】
本発明は、マイナーループ制御系を構成する離散制御に対して、本発明のDC/DCコンバータの多相インターリーブ方式の双方向降圧チョッパ回路のHighレベル指令電圧VHとLowレベル指令電圧VLの直流指令電圧に従って制御する2レベル離散制御系を適用する。
【0245】
HighレベルとLowレベルの2レベル制御を行う場合には、メインループにおいて、指令信号として、Highレベル電力指令PH、Lowレベル電力指令PLを用い、負荷側から取得した電力を検出してPI制御を行って、Highレベル指令電圧VHとLowレベル指令電圧VLを得る。
【0246】
マイナーループでは、PI制御で得られたHighレベル指令電圧VH及びLowレベル指令電圧VLを指令値とし、検出出力電圧voあるいはキャパシタンス電流iCを検出して離散制御を行う。
【0247】
なお、上記実施の形態及び変形例における記述は、本発明に係るDC/DCコンバータの一例であり、本発明は各実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形することが可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【0248】
本発明のDC/DCコンバータは、半導体や液晶パネル等の製造装置、真空蒸着装置、加熱・溶融装置等の高周波を使用する装置に対する高周波電力の供給に適用することができる。
【符号の説明】
【0249】
1 DC/DCコンバータ
2 主回路(チョッパ回路)
3 スイッチング回路
4 LC回路
5 スイッチング信号生成部
6 制御部
7 負荷
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】