(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2021002611
(43)【公開日】20210107
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
   H01L 21/336 20060101AFI20201204BHJP
   H01L 29/788 20060101ALI20201204BHJP
   H01L 29/792 20060101ALI20201204BHJP
   H01L 27/1157 20170101ALI20201204BHJP
   H01L 27/11573 20170101ALI20201204BHJP
   H01L 27/11546 20170101ALI20201204BHJP
   H01L 21/8238 20060101ALI20201204BHJP
   H01L 27/092 20060101ALI20201204BHJP
【FI】
   !H01L29/78 371
   !H01L27/1157
   !H01L27/11573
   !H01L27/11546
   !H01L27/092 C
   !H01L27/092 F
   !H01L27/092 E
【審査請求】未請求
【請求項の数】14
【出願形態】OL
【全頁数】39
(21)【出願番号】2019116338
(22)【出願日】20190624
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
【住所又は居所】東京都江東区豊洲三丁目2番24号
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】三原 竜善
【住所又は居所】東京都江東区豊洲三丁目2番24号 ルネサスエレクトロニクス株式会社内
【テーマコード(参考)】
5F048
5F083
5F101
【Fターム(参考)】
5F048AA01
5F048AA07
5F048AB01
5F048AB03
5F048AC01
5F048AC03
5F048BA01
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5F048BC03
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5F083EP18
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5F083NA01
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5F101BA45
5F101BB02
5F101BC01
5F101BC11
5F101BD05
5F101BD22
5F101BD32
5F101BD36
5F101BH16
5F101BH21
(57)【要約】
【課題】FINFETにより構成されるメモリセルにおいて、エピタキシャル層とゲート電極との間の耐圧低下およびチャネル領域の応力増大を防ぎ、かつ、FINFETを低抵抗化することで、半導体装置の信頼性を向上させる。
【解決手段】フィンFAの上部に形成されたスプリットゲート型のMONOSメモリのメモリセルMCにおいて、フィンFA上のエピタキシャル層EP内のドレイン領域と、フィンFA内のソース領域と、当該ソース領域が形成されたフィンFAの上面にシリサイド層S2とを形成する。
【選択図】図3
【特許請求の範囲】
【請求項1】
第1領域を有する半導体基板と、
前記第1領域の前記半導体基板の一部分であって、前記半導体基板の上面に形成された第1溝の底面から上方に突出し、前記半導体基板の前記上面に沿う第1方向に延在する第1突出部と、
前記第1突出部の上面上および側面上に第1絶縁膜を介して形成され、前記第1方向と平面視で交差する第2方向に延在する第1ゲート電極と、
前記第1突出部の前記上面上および前記側面上に電荷蓄積部を含む第2絶縁膜を介して形成され、前記第1ゲート電極の一方の側面に第3絶縁膜を介して隣接し、前記第2方向に延在する第2ゲート電極と、
前記第1ゲート電極および前記第2ゲート電極を平面視で挟む前記第1突出部のうち、前記第1ゲート電極側の前記第1突出部の前記上面に接して形成された第1半導体層と、
前記第1半導体層内に形成された第1導電型の第1半導体領域と、
前記第1ゲート電極および前記第2ゲート電極を平面視で挟む前記第1突出部のうち、前記第2ゲート電極側の前記第1突出部内に形成された前記第1導電型の第2半導体領域と、
前記第2半導体領域の上面に接するシリサイド層と、
を有し、
前記第2方向において、前記第1半導体層の幅は、前記第1突出部の幅よりも大きく、
前記第1ゲート電極、前記第2ゲート電極、前記第2絶縁膜、前記第1半導体領域および前記第2半導体領域は、不揮発性記憶素子を構成している、半導体装置。
【請求項2】
請求項1記載の半導体装置において、
前記不揮発性記憶素子上に形成された第1導電性接続部および第2導電性接続部をさらに有し、
前記第1導電性接続部は、前記第1半導体層の上面に接し、
前記第2導電性接続部は、前記シリサイド層の上面に接している、半導体装置。
【請求項3】
請求項1記載の半導体装置において、
前記第1半導体層の上面の位置は、前記第2ゲート電極の下面の位置よりも高く、
前記シリサイド層の上面の位置は、前記第2ゲート電極の前記下面の位置よりも低い、半導体装置。
【請求項4】
請求項1記載の半導体装置において、
前記第2方向において、前記第1半導体領域の幅は、前記第2半導体領域の幅よりも大きい、半導体装置。
【請求項5】
請求項1記載の半導体装置において、
前記半導体基板の前記第1領域とは異なる第2領域の前記半導体基板の一部分であって、前記半導体基板の前記上面に形成された第2溝の底面から上方に突出し、前記半導体基板の前記上面に沿う第3方向に延在する第2突出部と、
前記第2突出部の上面上に第4絶縁膜を介して形成され、前記第3方向と平面視で交差する第4方向に延在する第3ゲート電極と、
前記第3ゲート電極を平面視で挟む前記第2突出部のそれぞれの上に、前記第2突出部の前記上面に接して形成された一対の第2半導体層と、
前記一対の第2半導体層のうち、一方の内部に形成されたドレイン領域、および、他方の内部に形成されたソース領域と、
を有し、
前記第4方向において、前記一対の第2半導体層のそれぞれの幅は、前記第2突出部の幅よりも大きく、
前記第3ゲート電極は、金属膜から成り、
前記第3ゲート電極、前記ドレイン領域および前記ソース領域は、電界効果トランジスタを構成している、半導体装置。
【請求項6】
請求項1記載の半導体装置において、
前記第1突出部は、前記第1領域において前記第2方向に複数並んで配置され、
複数の前記第1突出部のうち、前記第2方向における端部の前記第1突出部の前記上面、または、前記第1方向における前記第1突出部の端部であって、前記第1ゲート電極と隣り合う前記第1突出部の前記端部の前記上面は、前記第1半導体層から露出している、半導体装置。
【請求項7】
(a)第1領域を有する半導体基板を準備する工程、
(b)前記第1領域の前記半導体基板の上面に第1溝を形成することで、前記第1領域の前記半導体基板の一部から成り、前記第1溝の底面から上方に突出し、前記半導体基板の前記上面に沿う第1方向に延在する第1突出部を形成する工程、
(c)前記第1突出部の周囲を埋め込む素子分離膜を形成する工程、
(d)前記第1方向と平面視で交差する第2方向に延在する第1ゲート電極を、前記第1突出部の上面上および側面上に第1絶縁膜を介して形成し、前記第1ゲート電極の一方の側面に第3絶縁膜を介して隣接し、前記第2方向に延在する第2ゲート電極を、前記第1突出部の前記上面上および前記側面上に、電荷蓄積部を含む第2絶縁膜を介して形成する工程、
(e)平面視において前記第1ゲート電極および前記第2ゲート電極を挟む前記第1突出部の前記上面のうち、前記第1ゲート電極側の前記第1突出部の前記上面上に第1エピタキシャル層を形成する工程、
(f)前記第1エピタキシャル層内に第1導電型の第1半導体領域を形成し、平面視において前記第1ゲート電極および前記第2ゲート電極を挟む前記第1突出部のうち、前記第2ゲート電極側の前記第1突出部内に前記第1導電型の第2半導体領域を形成する工程、
(g)前記(f)工程の後、前記第1ゲート電極の上面上および前記第2ゲート電極の上面上に第1シリサイド層を形成し、平面視において前記第1ゲート電極および前記第2ゲート電極を挟む前記第1突出部のうち、前記第2ゲート電極側の前記第1突出部の前記上面上に、前記第2半導体領域に電気的に接続された第2シリサイド層を形成する工程、
を有し、
前記第1ゲート電極、前記第2ゲート電極、前記第2絶縁膜、前記第1半導体領域および前記第2半導体領域は、不揮発性記憶素子を構成している、半導体装置の製造方法。
【請求項8】
請求項7記載の半導体装置の製造方法において、
前記半導体基板は、第2領域をさらに有し、
前記(b)工程では、前記第2領域の前記半導体基板の前記上面に第2溝を形成することで、前記第2領域の前記半導体基板の一部から成り、前記半導体基板の前記第2溝の底面から上方に突出し、前記半導体基板の前記上面に沿う第3方向に延在する第2突出部を形成し、
前記(c)工程では、前記第2突出部の周囲を埋め込む前記素子分離膜を形成し、
前記(d)工程では、前記第3方向と平面視で交差する第4方向に延在する第3ゲート電極を、前記第2突出部の上面上および側面上に第4絶縁膜を介して形成し、
前記(e)工程では、平面視において前記第3ゲート電極を挟む前記第1突出部の前記上面上に一対の第2エピタキシャル層を形成し、
前記(f)工程では、前記一対の第2エピタキシャル層のうち、一方の内部に前記第1導電型のソース領域を形成し、他方の内部に前記第1導電型のドレイン領域を形成し、
(f1)前記(f)工程の後、前記第3ゲート電極を除去し、前記一対の第2エピタキシャル層の相互間の前記第2突出部の前記上面上および前記側面上に、前記第4方向に延在し、第1金属膜から成る第4ゲート電極を形成する工程をさらに有し、
前記第4ゲート電極、前記ソース領域および前記ドレイン領域は、電界効果トランジスタを構成している、半導体装置の製造方法。
【請求項9】
請求項8記載の半導体装置の製造方法において、
前記(f1)工程は、前記(g)工程の前に行う、半導体装置の製造方法。
【請求項10】
請求項9記載の半導体装置の製造方法において、
前記(f1)工程は、
(f2)前記第3ゲート電極を除去する工程、
(f3)前記(f2)工程の後、前記一対の第2エピタキシャル層の相互間の前記第2突出部の前記上面上および前記側面上に第1膜を形成する工程、
(f4)前記(f3)工程の後、前記半導体基板に対し第1温度で熱処理を行う工程、
(f5)前記(f4)工程の後、前記第2突出部の前記上面上および前記側面上に前記第1膜を介して前記第4ゲート電極を形成する工程、
を有し、
前記(g)工程は、
(g1)前記第1ゲート電極の前記上面および前記第2ゲート電極の前記上面をそれぞれ覆う第2金属膜を形成する工程、
(g2)前記(g1)工程の後、前記半導体基板に対し、前記第1温度より低い第2温度で熱処理を行うことで、前記第1シリサイド層および前記第2シリサイド層を形成する工程、
(g3)前記(g2)工程の後、前記半導体基板に対し、前記第1温度より低い第3温度で熱処理を行う工程、
を有する、半導体装置の製造方法。
【請求項11】
請求項7記載の半導体装置の製造方法において、
(h)前記(g)工程の後、前記第1エピタキシャル層の上面に接する第1導電性接続部と、前記第2シリサイド層の上面に接する第2導電性接続部とを形成する工程をさらに有する、半導体装置の製造方法。
【請求項12】
請求項7記載の半導体装置の製造方法において、
(d1)前記(d)工程の後、前記(e)工程の前に、平面視において前記第1ゲート電極および前記第2ゲート電極を挟む前記第1突出部の前記上面のうち、前記第1ゲート電極側の前記第1突出部の前記上面を後退させることで第3溝を形成する工程をさらに有し、
前記(e)工程では、前記第3溝上に前記第1エピタキシャル層を形成する、半導体装置の製造方法。
【請求項13】
請求項7記載の半導体装置の製造方法において、
(f6)前記(f)工程の後、前記(g)工程の前に、前記第1エピタキシャル層を覆い、平面視において前記第1ゲート電極および前記第2ゲート電極を挟む前記第1突出部のうち、前記第2ゲート電極側の前記第1突出部の前記上面を露出する層間絶縁膜を形成する工程をさらに有し、
前記(g)工程では、前記層間絶縁膜が前記第1エピタキシャル層を覆った状態で前記第1シリサイド層および前記第2シリサイド層を形成する、半導体装置の製造方法。
【請求項14】
請求項7記載の半導体装置の製造方法において、
前記(b)工程では、前記第1領域において、前記第1突出部を前記第2方向に複数並べて形成し、
前記(e)工程では、複数の前記第1突出部のうち、前記第2方向における端部の前記第1突出部の前記上面、または、前記第1方向における前記第1突出部の端部であって、前記第1ゲート電極と隣り合う前記第1突出部の前記端部の前記上面を保護膜により覆った状態で、前記第1エピタキシャル層を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、フィン型トランジスタを含む半導体装置に適用して有効な技術に関するものである。
【背景技術】
【0002】
動作速度が速く、リーク電流および消費電力の低減および微細化が可能なトランジスタとして、フィン型のトランジスタが知られている。フィン型の電界効果トランジスタ(FINFET:Fin Field Effect Transistor)は、例えば、基板上に突出する板状の半導体層のパターンをチャネル層として有する半導体素子である。FINFETは、当該パターン上を跨ぐように形成されたゲート電極を有する。
【0003】
また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、EEPROMが使用されている。フラッシュメモリに代表されるこれらの記憶装置は、MISFETのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極またはトラップ性絶縁膜を有している。当該記憶装置は、浮遊ゲート電極またはトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、この記憶情報をトランジスタのしきい値として読み出すものである。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜であり、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってMISFETのしきい値をシフトさせ記憶素子として動作させる。このフラッシュメモリとしては、MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)膜を用いたスプリットゲート型メモリセルがある。
【0004】
特許文献1(特開2006−041354号公報)には、FINFETを備えたスプリットゲート型のMONOSメモリにおいて、フィンの表面を覆うシリサイド層を形成することが記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006−041354号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
FINFETでは、幅が細いフィン内に形成されたソース・ドレイン領域と、コンタクトプラグとの接続抵抗を低減する方法として、次の第1の方法および第2の方法が考えられる。第1の方法は、ソース・ドレイン領域上にエピタキシャル層を形成することである。しかし、FINFETから成るスプリットゲート型のMONOSメモリでは、高電圧が印加されるエピタキシャル層とメモリゲート電極との間の距離が短いため、エピタキシャル層とメモリゲート電極との間の耐圧が低い。また、エピタキシャル層を形成することで、FINFETのチャネル領域の応力が増大し、記憶素子の性能が低下する虞がある。第2の方法は、ソース・ドレイン領域上にシリサイド層を形成した後に、ゲート電極をメタルゲート電極(金属膜)に置換することである。しかし、メタルゲート電極への置換工程で行う熱処理によりシリサイド層が変質し、逆に当該接続抵抗が高くなる虞がある。すなわち、MONOSメモリをFINFETにより構成する場合、MONOSメモリの耐圧および性能を下げることなく、当該接続抵抗を低減する課題がある。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0009】
一実施の形態である半導体装置は、半導体基板の一部である第1突出部上に形成され、互いに隣り合う第1ゲート電極および第2ゲート電極を備えたFINFETから成るスプリットゲート型のMONOSメモリに関するものである。ここでは、第1ゲート電極および第2ゲート電極を平面視で挟む第1突出部のうち、第1ゲート電極側の第1突出部上に第1半導体領域を含む第1半導体層を形成する。また、第1ゲート電極および第2ゲート電極を平面視で挟む第1突出部のうち、第2ゲート電極側に位置し、内部に第2半導体領域を含む第1突出部上にシリサイド層を形成する。
【0010】
また、一実施の形態である半導体装置の製造方法は、FINFETから成るスプリットゲート型のMONOSメモリのドレイン領域をエピタキシャル層により覆い、ゲート電極を金属膜に置換した後、当該MONOSメモリのソース領域をシリサイド層により覆うものである。
【発明の効果】
【0011】
本願において開示される一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の実施の形態である半導体装置を示す平面図である。
【図2】本発明の実施の形態である半導体装置を示す斜視図である。
【図3】本発明の実施の形態である半導体装置を示す断面図である。
【図4】本発明の実施の形態である半導体装置を示す断面図である。
【図5】本発明の実施の形態である半導体装置を示す断面図である。
【図6】本発明の実施の形態である半導体装置の製造工程を説明する断面図である。
【図7】図6に続く半導体装置の製造工程を説明する断面図である。
【図8】図7に続く半導体装置の製造工程を説明する断面図である。
【図9】図8に続く半導体装置の製造工程を説明する断面図である。
【図10】図9に続く半導体装置の製造工程を説明する断面図である。
【図11】図10に続く半導体装置の製造工程を説明する断面図である。
【図12】図11に続く半導体装置の製造工程を説明する断面図である。
【図13】図12に続く半導体装置の製造工程を説明する断面図である。
【図14】図13に続く半導体装置の製造工程を説明する断面図である。
【図15】図14に続く半導体装置の製造工程を説明する断面図である。
【図16】図15に続く半導体装置の製造工程を説明する断面図である。
【図17】図16に続く半導体装置の製造工程を説明する断面図である。
【図18】図17に続く半導体装置の製造工程を説明する断面図である。
【図19】図18に続く半導体装置の製造工程を説明する断面図である。
【図20】図19に続く半導体装置の製造工程を説明する断面図である。
【図21】図20に続く半導体装置の製造工程を説明する断面図である。
【図22】図21に示すフィンの短手方向に沿う断面図である。
【図23】図22に続く半導体装置の製造工程を説明する断面図である。
【図24】図23に続く半導体装置の製造工程を説明する断面図である。
【図25】図24に続く半導体装置の製造工程を説明する断面図である。
【図26】図25に続く半導体装置の製造工程を説明する断面図である。
【図27】図26に続く半導体装置の製造工程を説明する断面図である。
【図28】図27に続く半導体装置の製造工程を説明する断面図である。
【図29】図28に続く半導体装置の製造工程を説明する断面図である。
【図30】図29に続く半導体装置の製造工程を説明する断面図である。
【図31】図30に続く半導体装置の製造工程を説明する断面図である。
【図32】図31に続く半導体装置の製造工程を説明する断面図である。
【図33】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図34】本発明の実施の形態の変形例である半導体装置を示す平面図である。
【図35】比較例である半導体装置の製造工程を説明する断面図である。
【発明を実施するための形態】
【0013】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。
【0014】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0015】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0016】
<半導体チップの構成例>
以下に、本実施の形態における不揮発性メモリを有する半導体チップの構成について説明する。本実施の形態における半導体チップ(図示しない)は、CPU(Central Processing Unit)、RAM(Random Access Memory)およびアナログ回路を有している。さらに、本実施の形態における半導体チップは、EEPROM(Electrically Erasable Programmable Read Only Memory)を有している。また、当該半導体チップは、フラッシュメモリおよびI/O(Input/Output)回路を有している。
【0017】
CPU(回路)は、中央演算処理装置とも呼ばれ、記憶装置から命令を読み出して解読し、それに基づいて演算および制御などを行う。RAM(回路)は、記憶情報を随時書込みおよび読み出しができるメモリである。RAMとしては、スタティック回路を用いたSRAM(Static RAM)を用いる。アナログ回路は、時間的に連続して変化する電圧および電流の信号、すなわちアナログ信号を扱う回路であり、例えば増幅回路、変換回路、変調回路、発振回路および電源回路などから構成されている。
【0018】
EEPROMおよびフラッシュメモリは、書込み動作および消去動作において、記憶情報を電気的に書き換え可能な不揮発性メモリの一種であり、電気的消去可能なプログラマブル読み出し専用メモリとも呼ばれる。このEEPROMおよびフラッシュメモリのメモリセルは、例えば、記憶(メモリ)用のMONOS型トランジスタなどから構成される。ここでは、記憶用のMONOS(Metal Oxide Nitride Oxide Semiconductor)型トランジスタをMONOSメモリと呼ぶ場合がある。
【0019】
I/O回路は、入出力回路である。I/O回路は、半導体チップ内から半導体チップの外部に接続された機器へのデータの出力、または、半導体チップの外部に接続された機器から半導体チップ内へのデータの入力などを行うための回路である。
【0020】
本実施の形態の半導体装置は、メモリセル領域とロジック回路領域とを有している。メモリセル領域には、複数の不揮発性メモリセルが行列状に配置されたメモリセルアレイが形成されている。ロジック回路領域には、CPU、RAM、アナログ回路、I/O回路およびEEPROMなどが形成されている。また、ロジック回路領域には、フラッシュメモリのアドレスバッファ、行デコーダ、列デコーダ、ベリファイセンスアンプ回路、センスアンプ回路または書込み回路などが形成されている。
【0021】
<半導体装置のデバイス構造>
以下に、図1〜図5を用いて、本実施の形態の半導体装置の構造について説明する。図1は、本実施の形態における半導体装置の平面図である。図2は、本実施の形態における半導体装置の斜視図である。図3〜図5は、本実施の形態における半導体装置の断面図である。図1では、フィン、素子分離膜、エピタキシャル層、ゲート電極、プラグおよび配線のみを示している。図2では、ウェル、素子分離膜および各素子の上の層間絶縁膜などの絶縁膜および配線の図示を省略している。図3では、素子分離膜および各素子の上の層間絶縁膜などの絶縁膜、プラグおよび配線の図示を省略している。また、図4および図5では、第1配線層を構成する層間絶縁膜および第1配線上の他の配線層の図示を省略している。なお、本願の断面図では、図を分かり易くするため、メモリセル領域の制御ゲート電極およびメモリゲート電極をロジック回路領域(nMIS領域およびpMIS領域)のゲート電極より小さい幅で示している。しかし、実際にはロジック回路領域(nMIS領域およびpMIS領域)のゲート電極の方が、制御ゲート電極およびメモリゲート電極に比べ、ゲート長方向における幅が小さい。
【0022】
図1では、左から順に、メモリセル領域1Aのメモリセルアレイ、nMIS領域1Bのn型トランジスタQN、および、pMIS領域1Cのp型トランジスタQPを示している。n型トランジスタQNおよびp型トランジスタQPは、ロジック回路領域のロジック回路などを構成している。n型トランジスタQNとしてはn型のMISFET(Metal Insulator Semiconductor Field Effect Transistor、MIS型の電界効果トランジスタ)を例示する。p型トランジスタQPとしては、p型のMISFETを例示する。ここでは、n型のMISFETをnMISと呼び、p型のMISFETをpMISと呼ぶ場合がある。
【0023】
メモリセル領域1Aに形成されたメモリセルMCは、例えばフラッシュメモリに形成されている。また、nMIS領域1Bのn型トランジスタQNおよびpMIS領域1Cのp型トランジスタQPは、例えばRAMまたはCPUなどに形成されている。
【0024】
図1に示すように、メモリセル領域1Aには、X方向に延在する複数のフィンFAが、Y方向に等間隔に配置されている。X方向およびY方向は、半導体基板SBの上面(主面)に沿う方向であり。X方向はY方向に対して交差(直交)している。フィンFAは、例えば、半導体基板SBの上面に形成された溝の底面から選択的に突出した直方体の突出部(凸部)であり、板状の形状を有している。つまり、フィンFAは、半導体基板SBの上面をエッチングにより後退させて複数の溝を形成した際、隣り合う溝同士の間において板状に残った半導体基板SBの一部である。フィンFAの下端部分の周囲は、当該溝の底面を覆う素子分離膜(素子分離領域)EIで囲まれている。フィンFAは、半導体基板SBの一部であり、半導体基板SBの活性領域である。平面視において、隣り合うフィンFA同士の間の溝内は、素子分離膜EIで埋まっている。本願でいう半導体基板SBの上面(主面)は、上記溝が形成される前の半導体基板SBの上面、または、上記溝が形成されていない領域の半導体基板SBの上面(例えばフィンFAの上面)を指す。
【0025】
複数のフィンFA上には、Y方向(フィンFAの短手方向)に延在する複数の制御ゲート電極CGおよび複数のメモリゲート電極MGが配置されている。平面視で制御ゲート電極CGと隣り合うフィンFAであって、メモリゲート電極MGとは反対側のフィンFAの上面には溝が形成されており、当該溝内にはエピタキシャル層(せり上げ半導体層)EPが形成されている。すなわち、エピタキシャル層EPは、制御ゲート電極CGおよびメモリゲート電極MGを平面視で挟むフィンFAのうち、制御ゲート電極CG側のフィンFAの上面に接して形成されている。エピタキシャル層EP内にはドレイン領域(n型半導体領域)DRが形成されている。平面視でメモリゲート電極MGと隣り合うフィンFAであって、制御ゲート電極CGとは反対側のフィンFAの上面および側面には、ソース領域(n型半導体領域)SRが形成されている。すなわち、ソース領域SRは、制御ゲート電極CGおよびメモリゲート電極MGを平面視で挟むフィンFAのうち、メモリゲート電極MG側のフィンFA内に形成されている。
【0026】
つまり、制御ゲート電極CG側のドレイン領域DRと、メモリゲート電極側のソース領域SRとが形成されている。すなわち、平面視のX方向(フィンFAの長手方向)において、互いに隣り合う1つの制御ゲート電極CGおよび1つのメモリゲート電極MGは、ソース領域SRとドレイン領域DRとの間に位置している。
【0027】
ドレイン領域DRおよびソース領域SRは、n型の半導体領域である。ドレイン領域DRは、平面視でX方向において隣り合う2つの制御ゲート電極CG同士の間に形成されており、ソース領域SRは、平面視でX方向において隣り合う2つのメモリゲート電極MG同士の間に形成されている。メモリセルMCは、制御ゲート電極CG、メモリゲート電極MG、電荷蓄積膜(図示しない)、ドレイン領域DRおよびソース領域SRを有する不揮発性記憶素子である。以下では、1つのメモリセルMCを構成するソース領域SRおよびドレイン領域DRを、ソース・ドレイン領域と呼ぶ場合がある。
【0028】
X方向に隣接する2つのメモリセルMCは、ドレイン領域DRまたはソース領域SRのいずれか一方を共有している。ドレイン領域DRを共有する2つのメモリセルMCのそれぞれのレイアウトは、平面視でドレイン領域DRと重なりY方向に延在する軸を中心として、X方向に線対称となっている。ソース領域SRを共有する2つのメモリセルMCのそれぞれのレイアウトは、平面視でソース領域SRに重なりY方向に延在する軸を中心として、X方向に線対称となっている。
【0029】
各フィンFAには、X方向に並ぶ複数のメモリセルMCが形成されている。各メモリセルMCのドレイン領域DRは、メモリセルMC上に形成された層間絶縁膜(図示しない)を貫通するコンタクトホール内に形成されたプラグ(コンタクトプラグ、導電性接続部)PGに電気的に接続されている。当該プラグPGは、X方向に延在するビット線BLに電気的に接続されている。また、Y方向に並んで配置された複数のメモリセルMCのそれぞれのソース領域SRは、プラグPGを介してY方向に延在するソース線SLに電気的に接続されている。ビット線BLおよびソース線SLは、メモリセルMC上に配置されている。
【0030】
また、nMIS領域1Bには、例えば、X方向に延在するフィンFBが形成されている。フィンFBは、フィンFAと同様に半導体基板SBの一部であり、半導体基板の上面に形成された溝の底面から上方に突出した板状の形状を有している。また、フィンFBは、半導体基板SBの活性領域であり、フィンFBの下端部分は、当該溝の底面を覆う素子分離膜EIで囲まれている。フィンFB上には、Y方向に延在するゲート電極G1が配置されている。平面視でゲート電極G1と隣り合う両側のフィンFBのそれぞれの上面には溝が形成されており、当該溝内にはエピタキシャル層(半導体層)EP1が形成されている。X方向でゲート電極G1を挟むエピタキシャル層EP1のうち、一方の内部にはドレイン領域LD1が形成されており、他方の内部にはソース領域LS1が形成されている。ドレイン領域LD1およびソース領域LS1は、n型の半導体領域である。
【0031】
n型トランジスタQNは、ゲート電極G1、ドレイン領域LD1およびソース領域LS1を有する。ゲート電極G1、ドレイン領域LD1およびソース領域LS1は、それぞれ、コンタクトホール内に形成されたプラグPGを介して、配線MWに電気的に接続されている。
【0032】
また、pMIS領域1Cには、X方向に延在するフィンFCと、その上部のp型トランジスタQPが形成されている。ゲート電極G2、ドレイン領域LD2およびソース領域LS2により構成されるp型トランジスタQPのレイアウトは、例えば、n型トランジスタQNと同様である。ただし、ドレイン領域LD2およびソース領域LS2は、p型の半導体領域である。ドレイン領域LD2およびソース領域LS2のそれぞれは、フィンFCの上面に形成された溝内に埋め込まれたエピタキシャル層EP2内に形成されている。配線MWは、n型トランジスタQNおよびp型トランジスタQPのそれぞれの上に配置されている。以下では、n型トランジスタQNおよびp型トランジスタQPのそれぞれを構成するソース領域LS1、LS2およびドレイン領域LD1、LD2を、ソース・ドレイン領域と呼ぶ場合がある。
【0033】
フィンFA、FBおよびFCは、半導体基板SBの上面に形成された溝の底面から、当該底面に対して垂直な方向(上方)に突出する、例えば、直方体の突出部である。フィンFA、FBおよびFCは、必ずしも直方体である必要はなく、短手方向における断面視にて、長方形の角部が丸みを帯びていてもよい。また、フィンFA、FBおよびFCのそれぞれの側面は半導体基板SBの上面に対して垂直であってもよいが、図5に示すように、垂直に近い傾斜角度を有していてもよい。つまり、フィンFA、FBおよびFCのそれぞれの断面形状は、直方体であるか、または台形である。ここでは、フィンFA、FBおよびFCのそれぞれの側面は、半導体基板SBの上面に対して斜めに傾斜している。
【0034】
また、図1に示すように、平面視でフィンFA、FBおよびFCが延在する方向が各フィンの長手方向(長辺方向)であり、当該長辺方向に直交する方向が各フィンの短手方向(短辺方向)である。ここでいうフィンの短手方向および長手方向のそれぞれは、半導体基板の上面に沿う方向である。フィンFA、FBおよびFCは、長さ、幅、および、高さを有する突出部であれば、その形状は問わない。例えば、平面視で、蛇行するレイアウトを有していてもよい。
【0035】
なお、図1のメモリセル領域1Aでは1つのフィンFA上に並ぶ複数の素子を示しているのに対し、図1のnMIS領域1Bでは、1つのフィンFBの上に素子を1つのみ示している。また、図1のpMIS領域1Cでも、1つのフィンFCの上に素子を1つのみ示している。ただし、フィンFB、FCのそれぞれの上においても、メモリセル領域1Aと同様に複数の素子をX方向に並べて配置してもよい。その場合、隣り合う素子はドレイン領域またはソース領域のいずれか一方を共有していてもよい。このことは、図4以降の図でも同様である。
【0036】
図2および図4では、左側から右側に向かって順にメモリセル領域1A、nMIS領域1BおよびpMIS領域1Cを並べて示している。図4および図5のメモリセル領域1Aでは、図3で図示していない層間絶縁膜、プラグおよび配線などを追加して示している。図3では、左から順に、図1のA−A線における断面、図1のB−B線における断面、および、図1のC−C線における断面を示している。メモリセル領域1Aのみを示す図3では左から順に、ゲート電極およびソース・ドレイン領域を含みフィンの長手方向に沿う断面、ドレイン領域を含みフィンの短手方向に沿う断面、および、ソース領域を含みフィンの短手方向に沿う断面を示している。図4では、各フィンの長手方向に沿う断面を複数並べて示している。図4は、左から順に、図1のA−A線、D−D線およびE−E線のそれぞれにおける半導体素子の断面を示している。
【0037】
図5では、各フィンの短手方向に沿う断面を複数並べて示している。図5では、左から順に、図1のB−B線、C−C線、F−F線およびG−G線における断面を示している。図5では、左から順に、メモリセル領域1Aのドレイン領域を含むフィンFAの断面、メモリセル領域1Aのソース領域を含むフィンFAの断面を並べて示している。また、図5では、メモリセル領域1Aの当該断面の右側に、nMIS領域1Bのドレイン領域を含むフィンFBの断面を示している。また、図5では、nMIS領域1Bの当該断面の右側に、pMIS領域1Cのドレイン領域を含むフィンFCの断面を示している。
【0038】
図2および図3に示すように、メモリセル領域1Aの半導体基板SBを構成するフィンFAの上部には、メモリセルMCが形成されている。また、nMIS領域1Bの半導体基板SBを構成するフィンFBの上部には、n型トランジスタQNが形成されている。また、pMIS領域1Cの半導体基板SBを構成するフィンFCの上部には、p型トランジスタQPが形成されている。
【0039】
制御ゲート電極CGおよびメモリゲート電極MGは、フィンFAを跨ぐようにY方向に延在し、ゲート電極G1はフィンFBを跨ぐようにY方向に延在し、ゲート電極G2はフィンFCを跨ぐようにY方向に延在している。制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面は、シリサイド層S1により覆われている。シリサイド層S1は、例えばニッケルシリサイド(NiSi)またはコバルトシリサイド(CoSi)から成る。なお、シリサイド層S1は白金(Pt)を含んでいてもよい。図2では円筒形のプラグPGを示しているが、プラグの断面形状は四角形などであってもよい。なお、図2では絶縁膜IF9および金属膜CP(図3参照)の図示を省略している。
【0040】
図3〜図5に示すように、フィンFA、FBおよびFCのそれぞれの側面の下部は、半導体基板SBの上面に形成された溝の底面上に形成された素子分離膜EIで囲まれている。つまり、各フィン同士は、素子分離膜EIで分離されている。フィンFA内には、フィンFAの上面から下部に亘ってp型の半導体領域であるp型ウェルPW1が形成されている。同様に、フィンFB内には、フィンFBの上面から下部に亘ってp型の半導体領域であるp型ウェルPW2が形成されている。また、フィンFC内には、フィンFCの上面から下部に亘ってn型の半導体領域であるn型ウェルNWが形成されている。
【0041】
フィンFAの上面上および側面上には、ゲート絶縁膜GFを介して制御ゲート電極CGが形成されている。X方向において、制御ゲート電極CGに隣り合う領域には、絶縁膜C1を介してメモリゲート電極MGが形成されている。制御ゲート電極CGとメモリゲート電極MGとの間には、絶縁膜C1が介在しており、制御ゲート電極CGとメモリゲート電極MGとの間は、絶縁膜C1で電気的に分離されている。また、メモリゲート電極MGとフィンFAの上面および側面のそれぞれとの間には、絶縁膜C1が介在している。絶縁膜C1はメモリゲート電極MGの側面および底面を覆うように連続的に形成されている。このため、絶縁膜C1はL字型の断面形状を有する。
【0042】
ゲート絶縁膜GFは、シリコンから成る半導体基板SBの突出部であるフィンFAの上面および側面を熱酸化して形成した熱酸化膜(酸化シリコン膜)であり、その膜厚は例えば2nmである。また、絶縁膜C1は、シリコンから成る半導体基板SBの突出部であるフィンFAの上面および側面を熱酸化して形成した4nmの膜厚を有する熱酸化膜(酸化シリコン膜)から成る酸化シリコン膜X1を有する。また、絶縁膜C1は、酸化シリコン膜X1上に形成された窒化シリコン膜NFと、窒化シリコン膜NF上に形成された酸化シリコン膜X2とを有する。窒化シリコン膜NFは、メモリセルMCの電荷蓄積部(電荷蓄積膜)である。窒化シリコン膜は、例えば7nmの膜厚を有し、酸化シリコン膜X2は、例えば9nmの膜厚を有する。
【0043】
つまり、絶縁膜C1は、フィンFAの上面側および制御ゲート電極CGの側面側から順に積層された酸化シリコン膜X1、窒化シリコン膜NFおよび酸化シリコン膜X2から成る積層構造を有する。すなわち、絶縁膜C1はONO(Oxide Nitride Oxide)膜である。絶縁膜C1の膜厚は、例えば20nmであり、制御ゲート電極CG下のゲート絶縁膜GFの膜厚よりも大きい。酸化シリコン膜X2は、酸窒化シリコン膜により形成してもよい。
【0044】
なお、制御ゲート電極CGとメモリゲート電極MGとの間に介在する絶縁膜は、電荷蓄積部を有するONO膜に限らず、酸化シリコン膜などから成る絶縁膜であってもよい。つまり、メモリゲート電極MGとフィンFAとの間の絶縁膜C1と、制御ゲート電極CGとメモリゲート電極MGとの間に介在する絶縁膜とは、別の膜であってもよい。
【0045】
フィンFAの短手方向(Y方向)において、制御ゲート電極CGは、素子分離膜EIの上面に沿って延在している。同様に、Y方向において、メモリゲート電極MGは、素子分離膜EIの上面に沿って延在している。制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面上にはシリサイド層S1が形成されている。
【0046】
また、制御ゲート電極CG、メモリゲート電極MG、ゲート絶縁膜GF、絶縁膜C1およびシリサイド層S1を含むパターンの側面は、サイドウォールスペーサSWにより覆われている。サイドウォールスペーサSWは、例えば窒化シリコン膜から成る絶縁膜IF6と、酸化シリコン膜から成るIF7により構成された積層構造を有している。
【0047】
平面視において、上記パターンおよびサイドウォールスペーサSWをX方向において挟むフィンFAのうち、制御ゲート電極CG側のフィンFAの上面には、フィンFAの途中深さまで達する溝(凹部)が形成されている。当該溝の底面は、例えば素子分離膜EIの上面よりも高い箇所に位置している。当該溝内には、エピタキシャル成長法により形成されたエピタキシャル層(半導体層)EPが埋め込まれている。エピタキシャル層EPは当該溝内を埋め込んでおり、かつ、上方およびY方向において、当該溝の外へ突出している。エピタキシャル層EPの上面は、制御ゲート電極CGの直下のフィンFAの上面より上に位置しており、Y方向のエピタキシャル層EPの幅は、Y方向のフィンFAの幅よりも大きい。
【0048】
エピタキシャル層EPは、Y方向に沿う断面(図3および図5参照)において、菱形の形状を有している。すなわち、メモリセル領域1Aのエピタキシャル層EPの側面は、下部の側面および上部の側面を有している。当該下部の側面は素子分離膜EI側から上方に向かうにつれて、半導体基板SBの上面に沿う方向においてフィンFAから離れるような傾斜を有している。また、当該上部の側面は素子分離膜EI側から上方に向かうにつれて、半導体基板SBの上面に沿う方向においてフィンFAに近付くような傾斜を有している。当該下部の側面の上端と、当該上部の側面の下端とは接続されている。
【0049】
言い換えれば、Y方向において、エピタキシャル層EPの左側の終端部と右側の終端部との間の幅は、エピタキシャル層EPの上端および下端に比べて、当該上端および当該下端の間の中心部の方が大きい。また、X方向に沿う断面(図3および図5参照)においても、エピタキシャル層EPの一部は菱形に近い形状を有している。エピタキシャル層EPは、フィンFAの上面(溝の底面)を覆うように、フィンFA上に形成されている。エピタキシャル層EPは、フィンFAの上面に接している。エピタキシャル層EPは、例えばリン化シリコン(SiP)または炭化シリコン(SiC)から成る。
【0050】
エピタキシャル層EPの上面からエピタキシャル層EPの途中深さに亘って、n型半導体領域である拡散領域DDが形成されている。拡散領域DDは、ドレイン領域DR(図1参照)を構成している。拡散領域DDの下端はフィンFAの最上面より下に位置しているため、拡散領域DDの一部とフィンFAの一部とは、X方向において互いに隣り合っている。
【0051】
拡散領域DDの上面は、制御ゲート電極CGの直下のフィンFAの上面よりも上に位置している。拡散領域DDの上面(エピタキシャル層EPの上面)には、シリサイド層は形成されていない。つまり、拡散領域DDの上面は、シリサイド層から露出している。言い換えれば、拡散領域DDの上面は、いずれのシリサイド層からも離間しており、シリサイド層と接していない。拡散領域DDの下端は、エピタキシャル層EP1の下のフィンFA内に達していてもよい。
【0052】
これに対し、平面視において、上記パターンおよびサイドウォールスペーサSWをX方向において挟むフィンFAのうち、メモリゲート電極MG側のフィンFAの上面には、拡散領域SDが形成されている。拡散領域SDはn型半導体領域であり、ソース領域SR(図1参照)を構成している。拡散領域SDはフィンFAの上面から所定の深さで形成されている。拡散領域SDの下端は、例えば、素子分離膜EIの上面よりも上に位置している。つまり、拡散領域SDはフィンFAの側面の一部にも形成されている。拡散領域SDは、フィンFAの上面から、素子分離膜EIの上面と同じ高さに亘って形成されていてもよい。
【0053】
ここで、メモリセル領域1Aのソース領域を構成する拡散領域SDが形成されたフィンFAの上面には溝が形成されておらず、当該上面はシリサイド層S2により覆われている。つまり、制御ゲート電極CGを含む上記パターンと、エピタキシャル層EPと、サイドウォールスペーサSWとから露出するフィンFAの上面は、シリサイド層S2により覆われている。シリサイド層S2は、拡散領域SDの上面に接し、拡散領域SDに電気的に接続されている。シリサイド層S2は、例えばNiSiまたはCoSiから成る。シリサイド層S2の上面(最上面、上端)の位置は、メモリゲート電極MGの下面の位置よりも低い。また、シリサイド層S2のメモリゲート電極MG側の端部の上面の位置は、メモリゲート電極MGのシリサイド層S2側の下面の位置よりも低い。これに対し、エピタキシャル層EPの上面の位置は、メモリゲート電極MGの下面の位置より高い。
【0054】
制御ゲート電極CG、メモリゲート電極MG、電荷蓄積膜(窒化シリコン膜NF)、ソース領域およびドレイン領域は、メモリセルMCを構成している。言い換えれば、メモリセルMCは、制御ゲート電極CG、メモリゲート電極MG、電荷蓄積膜、ドレイン領域およびソース領域を有している。制御ゲート電極CGおよびソース・ドレイン領域は制御トランジスタを構成し、メモリゲート電極MGおよびソース・ドレイン領域はメモリトランジスタを構成している。メモリセルMCは、制御トランジスタおよびメモリトランジスタにより構成されている。つまり、制御トランジスタとメモリトランジスタとは、ソース・ドレイン領域を共有している。制御ゲート電極CG、メモリゲート電極MG、電荷蓄積膜を含む絶縁膜C1およびソース・ドレイン領域は、スプリットゲート型のMONOSメモリ(不揮発性記憶素子)であるメモリセルMCを構成している。制御ゲート電極CGおよびメモリゲート電極MGのゲート長方向(X方向)のドレイン領域とソース領域との間の距離が、メモリセルMCのチャネル長に相当する。
【0055】
上記のように、制御ゲート電極CG側(ドレイン領域側)のフィンFAには溝および溝内のエピタキシャル層EPが設けられており、シリサイド層がない。これに対し、メモリゲート電極MG側(ソース領域側)のフィンFAには溝およびエピタキシャル層が設けられておらず、シリサイド層S2が形成されている。すなわち、平面視において制御ゲート電極CGおよびメモリゲート電極MGを含むパターンを挟むソース・ドレイン領域は、非対称な構造を有している。本実施の形態の主な特徴の1つは、FINFETから成るメモリセルMCのドレイン領域側に、エピタキシャル層EPを形成し、ソース領域側にエピタキシャル層を設けないことにある。ここで、エピタキシャル層EPはシリサイド層に覆われていないのに対し、ソース領域が形成されたフィンFAの上面は、シリサイド層により覆われている。
【0056】
エピタキシャル層EPは半導体層であり、フィンFA(半導体基板SB)と一体化し得る。エピタキシャル層EPは、フィンFAに比べて上面が上方に突出しており、かつ、Y方向において広い幅を有しているため、フィンFAと区別できる。このため、Y方向におけるエピタキシャル層EPの幅は、拡散領域DDの幅、拡散領域SDの幅よりも大きい。エピタキシャル層EPは、フィンFAの上部に形成され、フィンFAの上端(上面)に接する半導体層である。エピタキシャル層EPとフィンFAとが1つの半導体層を構成していると考えた場合、フィンFAは延在部であり、エピタキシャル層EPは、当該半導体層の短手方向および上方への突出部(凸部、幅広部)である。
【0057】
nMIS領域1Bにおいて、フィンFBの上面上および側面上には、ゲート絶縁膜として機能する絶縁膜IF9および絶縁膜HKと、金属膜CPとを介してゲート電極G1が形成されている。つまり、絶縁膜IF9上に絶縁膜HKが形成され、絶縁膜HK上に金属膜CPが形成され、金属膜CP上にゲート電極G1が形成されている。絶縁膜HKおよび金属膜CPはゲート電極G1の底面と側面とを連続的に覆っている。
【0058】
絶縁膜IF9は、例えば酸化シリコン膜から成る。絶縁膜HKは、シリコン窒化膜よりも誘電率(比誘電率)が高い絶縁材料膜、所謂High−k膜(高誘電率膜)である。また、金属膜CPは、例えば窒化チタン(TiN)膜から成る。また、ゲート電極G1は、絶縁膜HKの上面および側面を覆う金属膜MF1と、絶縁膜HK上に金属膜MF1を介して形成された金属膜MF2とから成る。つまり、金属膜MF1は、金属膜MF2の下面および側面を連続的に覆っている。金属膜MF1は、n型トランジスタQNのしきい値を調整する仕事関数膜である。金属膜MF1は例えばチタンアルミニウム(TiAl)から成り、金属膜MF2は例えばタングステン(W)から成る。
【0059】
絶縁膜HK上およびゲート電極G1上には、例えば窒化シリコン膜から成る絶縁膜IF10が形成されている。フィンFBの短手方向(Y方向)において、ゲート電極G1は、素子分離膜EIの上面に沿って連続的に延在している。また、絶縁膜IF9、絶縁膜HK、ゲート電極G1および絶縁膜IF10から成るパターンの側面は、サイドウォールスペーサSWにより覆われている。
【0060】
また、平面視でX方向においてゲート電極G1を挟む両側のフィンFBの上面のそれぞれには、溝が形成されている。それらの溝の下面は、素子分離膜EIの上面より上に位置するフィンFBの途中深さまで達している。それらの溝のそれぞれの内側には、エピタキシャル層(半導体層)EP1が形成されている。エピタキシャル層EP1は、メモリセル領域1Aのエピタキシャル層EPと同様の構造を有している。つまり、エピタキシャル層EP1はY方向においてフィンFBよりも大きい幅を有し、エピタキシャル層EP1の上端はフィンFBの上面から上に突出している。エピタキシャル層EP1は、フィンFBの上面上において当該溝内を埋め込むように形成され、フィンFBの上面に接している。エピタキシャル層EP1は、例えばリン化シリコン(SiP)または炭化シリコン(SiC)から成る。
【0061】
ゲート電極G1を挟む一対のエピタキシャル層EP1のそれぞれの上面から、それらのエピタキシャル層EP1の途中深さに亘って、n型半導体領域である拡散領域D1が形成されている。拡散領域D1の下端は、フィンFBの最上面より下に位置しているため、拡散領域D1の一部とフィンFBの一部とは、X方向において互いに隣り合っている。拡散領域D1の下端は、エピタキシャル層EP1の下のフィンFB内に達していてもよい。ゲート電極G1を挟む一対の拡散領域D1のうち、一方はドレイン領域LD1(図1参照)を構成し、他方はソース領域LS1(図1参照)を構成している。このように、ゲート電極G1を挟むソース・ドレイン領域のそれぞれは、エピタキシャル層EP1内に形成されている。ゲート電極G1、ドレイン領域LD1およびソース領域LS1は、n型トランジスタQNを構成している。
【0062】
拡散領域D1の上面(エピタキシャル層EP1の上面)には、シリサイド層は形成されていない。つまり、拡散領域D1の上面は、シリサイド層から露出している。言い換えれば、拡散領域D1の上面は、いずれのシリサイド層からも離間しており、シリサイド層と接していない。
【0063】
pMIS領域1Cにおいて、フィンFCの上面上および側面上には、ゲート絶縁膜として機能する絶縁膜IF9および絶縁膜HKと、金属膜CPとを介してゲート電極G2が形成されている。つまり、絶縁膜IF9上に絶縁膜HKが形成され、絶縁膜HK上に金属膜CPが形成され、金属膜CP上にゲート電極G2が形成されている。絶縁膜HKおよび金属膜CPはゲート電極G2の底面と側面とを連続的に覆っている。
【0064】
絶縁膜IF9は、例えば酸化シリコン膜から成る。絶縁膜HKは、シリコン窒化膜よりも誘電率(比誘電率)が高い絶縁材料膜、所謂High−k膜(高誘電率膜)である。また、金属膜CPは、例えば窒化チタン(TiN)膜から成る。また、ゲート電極G2は、絶縁膜HKの上面および側面を覆う金属膜MF3と、絶縁膜HK上に金属膜MF3を介して形成された金属膜MF4とから成る。つまり、金属膜MF3は、金属膜MF4の下面および側面を連続的に覆っている。金属膜MF3は、p型トランジスタQPのしきい値を調整する仕事関数膜である。金属膜MF3は例えばチタンアルミニウム(TiAl)から成り、金属膜MF4は例えばタングステン(W)から成る。
【0065】
絶縁膜HK上およびゲート電極G2上には、例えば窒化シリコン膜から成る絶縁膜IF10が形成されている。フィンFCの短手方向(Y方向)において、ゲート電極G2は、素子分離膜EIの上面に沿って連続的に延在している。また、絶縁膜IF9、絶縁膜HK、ゲート電極G2および絶縁膜IF10から成るパターンの側面は、サイドウォールスペーサSWにより覆われている。
【0066】
また、平面視でX方向においてゲート電極G2を挟む両側のフィンFCの上面のそれぞれには、溝が形成されている。それらの溝の下面は、素子分離膜EIの上面より上に位置するフィンFCの途中深さまで達している。それらの溝のそれぞれの内側には、エピタキシャル層(半導体層)EP2が形成されている。エピタキシャル層EP2は、メモリセル領域1Aのエピタキシャル層EPと同様の構造を有している。つまり、エピタキシャル層EP2はY方向においてフィンFCよりも大きい幅を有し、エピタキシャル層EP2の上端はフィンFCの上面から上に突出している。エピタキシャル層EP2は、例えばシリコンゲルマニウム(SiGe)から成る。エピタキシャル層EP2は、フィンFCの上面上において当該溝内を埋め込むように形成され、フィンFCの上面に接している。
【0067】
ゲート電極G2を挟む一対のエピタキシャル層EP2のそれぞれの上面から、それらのエピタキシャル層EP2の途中深さに亘って、p型半導体領域である拡散領域D2が形成されている。拡散領域D2の下端は、フィンFCの最上面より下に位置しているため、拡散領域D2の一部とフィンFCの一部とは、X方向において互いに隣り合っている。拡散領域D2の下端は、エピタキシャル層EP2の下のフィンFC内に達していてもよい。ゲート電極G2を挟む一対の拡散領域D2のうち、一方はドレイン領域LD2(図1参照)を構成し、他方はソース領域LS2(図1参照)を構成している。このように、ゲート電極G2を挟むソース・ドレイン領域のそれぞれは、エピタキシャル層EP2内に形成されている。ゲート電極G2、ドレイン領域LD2およびソース領域LS2は、p型トランジスタQPを構成している。
【0068】
拡散領域D2の上面(エピタキシャル層EP2の上面)には、シリサイド層は形成されていない。つまり、拡散領域D2の上面は、シリサイド層から露出している。言い換えれば、拡散領域D2の上面は、いずれのシリサイド層からも離間しており、シリサイド層と接していない。
【0069】
また、メモリセル領域1A、nMIS領域1B、pMIS領域1Cのそれぞれにおいて、フィンFA、FBおよびFC、および素子分離膜EIのそれぞれの上には、層間絶縁膜IL1、IL2が順に形成されている。層間絶縁膜IL1、サイドウォールスペーサSWおよび絶縁膜IF10のそれぞれの上面は、略同一面において平坦化されており、互いに同様の高さに位置する。制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面は、例えば、層間絶縁膜IL1、サイドウォールスペーサSWおよび絶縁膜IF10のそれぞれの上面より低い箇所に位置している。制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上のシリサイド層S1の上面は、例えば層間絶縁膜IL1、サイドウォールスペーサSWおよび絶縁膜IF10のそれぞれの上面より高い箇所に位置している。
【0070】
ただし、メモリセル領域1Aにおいて、拡散領域SDが形成されたフィンFAの上面および側面は、層間絶縁膜IL1から露出しており、層間絶縁膜IL2により覆われている。つまり、制御ゲート電極CGを介さずに互いに隣り合うメモリゲート電極MG同士の間には層間絶縁膜IL1が形成されておらず、層間絶縁膜IL2が埋め込まれている。
【0071】
層間絶縁膜IL1と素子分離膜EI、フィンFA、FB、FC、シリサイド層S1、エピタキシャル層EP、EP1、EP2およびサイドウォールスペーサSWとの間には、絶縁膜IF8が介在している。絶縁膜IF8は、例えば窒化シリコン膜から成るエッチングストッパ膜(ライナー絶縁膜)である。拡散領域SDが形成された部分のフィンFAの上面は、絶縁膜IF8から露出している。また、拡散領域SDが形成された部分のフィンFAと平面視で隣接する素子分離膜EIの上面は、層間絶縁膜IL1および絶縁膜IF8から露出している。層間絶縁膜IL1上の層間絶縁膜IL2は、層間絶縁膜IL1、サイドウォールスペーサSW、シリサイド層S1、S2および絶縁膜IF8のそれぞれの上面を覆っている。層間絶縁膜IL2の上面は平坦化されている。層間絶縁膜IL1、IL2は、例えば酸化シリコン膜から成る。
【0072】
層間絶縁膜IL2上には複数の配線M1が形成されている。一部の配線M1は、層間絶縁膜IL2およびIL1を貫通するコンタクトホールCH内に設けられたプラグPGを介して、ソース領域またはドレイン領域に電気的に接続されている。すなわち、メモリセル領域1Aのドレイン領域に電気的に接続されているプラグPGの底面は、エピタキシャル層EPの上面に直接接している。また、メモリセル領域1Aのソース領域に電気的に接続されているプラグPGの底面は、シリサイド層S2の上面に直接接している。また、nMIS領域1Bのソース・ドレイン領域に電気的に接続されているプラグPGの底面は、エピタキシャル層EP1の上面に直接接している。また、pMIS領域1Cのソース・ドレイン領域に電気的に接続されているプラグPGの底面は、エピタキシャル層EP2の上面に直接接している。
【0073】
プラグPGの上面は、層間絶縁膜IL2の上面と略同一平面において平坦化されている。本実施の形態では、エピタキシャル層EPの上面の位置は、シリサイド層S2の上面の位置よりも高い。このため、縦方向(垂直方向)において、エピタキシャル層EPに接続されたプラグPGの長さは、シリサイド層S2に接続されたプラグPGの長さよりも小さい。ここでいう縦方向(垂直方向)は、半導体基板SBの上面に対して垂直な方向、つまりX方向およびY方向の両方に対して垂直な方向である。
【0074】
また、他の一部の配線M1は、層間絶縁膜IL2を貫通するコンタクトホールCH内に設けられたプラグPGを介して、制御ゲート電極CG、メモリゲート電極MG、ゲート電極G1またはG2に電気的に接続されている。ただし、図4および図5では、それらのゲート電極上のプラグPGを示していない。図34では、メモリゲート電極MGに接続されたプラグPGを示している。一部のプラグPGは、シリサイド層S1を介して制御ゲート電極CGおよびメモリゲート電極MGに電気的に接続されている。ゲート電極G1、G2には、プラグPGが直接接している。
【0075】
シリサイド層S1、S2は、例えばプラグPGと、ソース領域、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれとの間の接続抵抗を低減する役割を有する。プラグPGは、タングステン(W)を主に含む金属膜から成る接続部である。エピタキシャル層EP、EP1およびEP2に接続されたプラグPGは、シリサイド層を介さずに半導体層(エピタキシャル層)に接している。ただし、エピタキシャル層EP、EP1およびEP2はフィンFA、FB、FCよりも幅が大きい。このため、シリサイド層を介して接続されていなくても、プラグPGとエピタキシャル層EP、EP1およびEP2との間の接続抵抗を低減できる。
【0076】
図5に示すように、拡散領域SDを含むフィンFAの両側の側面は、絶縁膜IF8により覆われている。このため、シリサイド層S2は、フィンFAの上面のみを覆っている。また、エピタキシャル層EPとその下のフィンFAとのそれぞれの側面は、絶縁膜IF8により覆われている。同様に、エピタキシャル層EP1、EP2、フィンFBおよびFCのそれぞれの側面は、絶縁膜IF8により覆われている。
【0077】
Y方向において、プラグPGの幅は、接続対象であるエピタキシャル層EP、EP1およびEP2のそれぞれの幅より大きくても小さくてもよい。ただし、Y方向において、エピタキシャル層EP、EP1またはEP2に接続されたプラグPGの幅は、各フィンの幅よりも大きい。また、メモリセル領域1Aのソース領域に電気的に接続されたプラグPGはY方向に延在しており、当該プラグPGのY方向の長さは、フィンFAのY方向の幅よりも大きい。メモリセル領域1Aのソース領域に電気的に接続されたプラグPGは、Y方向に並ぶ複数のソース領域のそれぞれに電気的に接続されている(図34参照)。
【0078】
ここでは、各トランジスタを構成するソース・ドレイン領域がエクステンション領域を有しない構造について説明したが、上記ソース・ドレイン領域がエクステンション領域を有していてもよい。つまり、LDD(Lightly Doped Drain)構造を有するソース・ドレイン領域を形成してもよい。エクステンション領域は、拡散領域DD、D1またはD2に接する半導体領域であり、その導電型は、隣接する拡散領域DD、D1またはD2と同じである。エクステンション領域の不純物濃度は、隣接する拡散領域DD、D1またはD2よりも低い。エクステンション領域は、フィンFA、FBまたはFCの上面および側面において、隣接する拡散領域DD、D1またはD2よりもチャネル領域側に形成される。ここでいうチャネル領域とは、トランジスタの動作時にチャネルが形成される領域を指す。
【0079】
<不揮発性メモリの動作について>
次に、不揮発性メモリの動作例について、図33を参照して説明する。
【0080】
図33は、「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図33の表には、「書込」、「消去」、「読出」時のそれぞれにおいて、図3に示すメモリセル(選択メモリセル)MCの各部分に印加する電圧が記載されている。図33の表には、メモリゲート電極MGに印加する電圧Vmg、ソース領域に印加する電圧Vs、および、制御ゲート電極CGに印加する電圧Vcgを示している。さらに、図33の表には、ドレイン領域に印加する電圧Vd、および、p型ウェルPW1に印加する電圧Vbを示している。なお、図33の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。ここでは、メモリトランジスタの絶縁膜C1中の電荷蓄積部である窒化シリコン膜NF(図3参照)への電子の注入を「書込」、ホール(hole:正孔)の注入を「消去」と定義する。
【0081】
書込み方式は、ソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式(ホットエレクトロン注入書込み方式)を用いる。この書込み方式は、SSI(Source Side Injection:ソースサイド注入)方式と呼ばれる。例えば図33の「書込」の欄に示されるような電圧を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルの絶縁膜C1を構成する窒化シリコン膜NF中に電子を注入することで書込みを行う。
【0082】
書込み動作では、例えば、ドレイン領域に1.5Vを印加し、ソース領域に6Vを印加する。このため、電流はソース領域メモリゲート電極MG側)からドレイン領域(制御ゲート電極CG側)に流れる。キャリア(電子)は、ドレイン領域(制御ゲート電極CG側)からソース領域(メモリゲート電極MG側)に流れる。つまり、ここでは制御ゲート電極CG側の半導体領域(ドレイン領域)がソースとして機能し、メモリゲート電極MG側の半導体領域(ソース領域)がドレインとして機能する。
【0083】
この際、ホットエレクトロンは、メモリゲート電極MGおよび制御ゲート電極CG間に位置する絶縁膜C1の下のチャネル領域で発生し、メモリゲート電極MGの下の絶縁膜C1中の電荷蓄積部である窒化シリコン膜NFに注入される。注入されたホットエレクトロン(電子)は、窒化シリコン膜NF中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【0084】
消去方法は、所謂BTBT方式と呼ばれる、BTBT(Band-To-Band Tunneling:バンド間トンネル現象)によるホットホール注入により消去を行う消去方式を用いる。すなわち、BTBT(バンド間トンネル現象)により発生したホール(正孔)を電荷蓄積部(窒化シリコン膜NF)に注入することにより消去を行う。このような消去方式は、ホットホール注入消去方式と呼ばれる。例えば図33の「消去」の欄に示されるような電圧を、消去を行う選択メモリセルの各部位に印加する。これにより、BTBT現象によりホール(正孔)を発生させ電界加速することで、選択メモリセルの絶縁膜C1を構成する窒化シリコン膜NF中にホールを注入する。この注入により、メモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【0085】
読出し時には、例えば図33の「読出」の欄に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極MGに印加する電圧Vmgを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧との間の値にする。これにより、書込み状態と消去状態とを判別する。
【0086】
読出し動作では、例えば、ドレイン領域に1.5Vを印加し、ソース領域に0Vを印加する。このため、電流はドレイン領域(制御ゲート電極CG側)からソース領域(メモリゲート電極MG側)に流れる。キャリア(電子)は、ソース領域(メモリゲート電極MG側)からドレイン領域(制御ゲート電極CG側)に流れる。つまり、読出し動作と書込み動作時とを比較すると、ソース・ドレインの役割が、制御ゲート電極CG側の半導体領域とメモリゲート電極MG側の半導体領域との間で入れ替わる。
【0087】
<半導体装置の効果>
FINFETでは、フィンの短手方向の幅が小さいため、フィン内にのみソース・ドレイン領域を形成すると、ソース・ドレイン領域に接続するプラグとフィンとの接触面積が小さくなる。したがって、プラグとソース・ドレイン領域との間の接続抵抗が大きくなる問題がある。そこで、図35に示す比較例では、フィンFAの上面を覆い、当該短手方向においてフィンFAよりも大きい幅を有するエピタキシャル層EP、EP4を形成している。ここでは、エピタキシャル層EP内にドレイン領域を構成する拡散領域DDを形成し、エピタキシャル層EP4内にソース領域を構成する拡散領域SDを形成している。図35は、比較例である半導体装置を示す断面図である。図35では左から順に、ゲート電極およびソース・ドレイン領域を含みフィンの長手方向に沿う断面、ドレイン領域を含みフィンの短手方向に沿う断面、および、ソース領域を含みフィンの短手方向に沿う断面を示している。また、図35では図4と異なり、積層構造を有するサイドウォールスペーサSWを、図を分かり易くするため1つの膜として示している。
【0088】
比較例では、メモリセル領域1Aにおいて、フィンFAよりも大きい幅を有するエピタキシャル層EP、EP4をエピタキシャル成長法により形成している。このとき、エピタキシャル層EP4の上端は、メモリセルMCAを構成するメモリゲート電極MGの底面より上の位置に達し得る。このとき、エピタキシャル層EP4を形成せずフィンFA内にのみ拡散領域を形成する場合に比べ、メモリゲート電極MGとソース領域との間の耐圧が低下する虞がある。すなわち、エピタキシャル層EP4を形成しない場合に比べ、図35に矢印で示すように、拡散領域SDとメモリゲート電極MGとの間の距離が小さくなる。ソース領域(メモリゲート電極MG側の拡散領域SD)は、ドレイン領域(制御ゲート電極CG側の拡散領域DD)よりも高い電圧が印加される。したがって、ソース領域側にエピタキシャル層EP4を形成すると、メモリゲート電極MGとソース領域との間で絶縁破壊が起き易い。このように、エピタキシャル層EP4が、メモリゲート電極MGとサイドウォールスペーサを介して隣り合う位置まで成長することで、メモリセルMCAの耐圧が低下する。
【0089】
また、メモリゲート電極MGと隣り合うフィン上にエピタキシャル層を形成すると、FINFETのチャネル領域に加わる応力が増加する。その結果、メモリゲート電極MGの下のチャネル領域での電流の流れ方が変化し得る。つまり、エピタキシャル層EP4を形成すると、メモリセルMCAの書き換えに要する時間が変動し、半導体装置の信頼性が低下する。
【0090】
そこで、本実施の形態では、図3に示すように、メモリセル領域1Aの制御ゲート電極CGと隣り合うフィンFA上にエピタキシャル層EPを形成している。これに対し、メモリゲート電極MGと隣り合うフィンFA上にはエピタキシャル層を形成せず、シリサイド層S2を形成している。
【0091】
シリサイド層S2の上面の位置は、メモリゲート電極MGの下面の位置よりも低いため、上記比較例に比べ、メモリゲート電極MGとソース領域との間の耐圧低下を防げる。シリサイド層S2を形成することで、エピタキシャル層を形成しなくても、ソース領域とプラグPGとの接続抵抗を低減できる。
【0092】
また、ソース領域側にエピタキシャル層を形成しないことで、エピタキシャル層の形成によりチャネル領域に加わる応力の発生を防げる。このため、メモリセルMCの動作が応力に起因して変動することを防げる。以上より、半導体装置の信頼性を向上できる。
【0093】
<半導体装置の製造方法について>
以下に、図6〜図32を用いて、本実施の形態の半導体装置の製造方法について説明する。図6〜図32は、本実施の形態の半導体装置の製造工程中の断面図である。図6、図7および図22は、Y方向に沿う断面図である。図22は、図5と同じ複数の領域を示す断面図である。
【0094】
図6〜図21および図23〜図32では、左側から右側に向かって順に並ぶメモリセル領域1A、nMIS領域1BおよびpMIS領域1Cを示している。nMIS領域1BおよびpMIS領域1Cは、ロジック回路領域を構成する領域である。なお、図9〜図14では、図を分かり易くするため、図15〜図21および図23〜〜図32とは異なり、メモリセル領域1Aの一部(図の左側)のゲートパターンを図示しない。また、以下で特に説明をしない場合、フォトレジスト膜はエッチングマスクまたはイオン注入阻止マスクとして用いられた後に除去される。
【0095】
ここではまず、図6に示すように、半導体基板SBを用意する。その後、用意された半導体基板SBの上面上に、絶縁膜IF1および絶縁膜IF2を順に形成し、絶縁膜IF2上にハードマスクHM1を複数形成する。半導体基板SBは、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどから成り、上面(主面)と、その反対側の下面(裏面)とを有している。絶縁膜IF1は、例えば酸化シリコン膜から成り、例えば酸化法またはCVD(Chemical Vapor Deposition)法を用いて形成できる。絶縁膜IF1の膜厚は、2〜10nm程度である。絶縁膜IF2は、例えば窒化シリコン膜から成り、その膜厚は、20〜100nm程度である。絶縁膜IF2は、例えばCVD法により形成する。
【0096】
ハードマスクHM1は、絶縁膜IF2上に形成したシリコンパターン(図示しない)の側面にサイドウォールスペーサ状に形成した絶縁膜から成る。当該絶縁膜を形成した後、当該シリコンパターンおよび当該絶縁膜の一部を除去することで、絶縁膜IF2上には、半導体基板SBの上面に沿って延在する当該絶縁膜から成る複数のハードマスクHM1のみ残る。ハードマスクHM1は、例えば酸化シリコン膜から成る。
【0097】
次に、図7に示すように、ハードマスクHM1をマスクとして、絶縁膜IF2、IF1および半導体基板SBに対して異方性ドライエッチングを行う。これにより、ハードマスクHM1の直下に、板状に加工された半導体基板SBの一部であるパターン、つまりフィンFA、FBおよびFCを形成する。ここでは、ハードマスクHM1から露出した領域の半導体基板SBの上面を100〜250nm掘り下げることで溝を形成する。これにより、当該溝の底面からの高さ100〜250nmを有するフィンFA、FBおよびFCを形成できる。
【0098】
続いて、半導体基板SBの上に、フィンFA、FB、FC、絶縁膜IF1およびIF2を覆うように、酸化シリコン膜などから成る絶縁膜を堆積する。続いて、この絶縁膜に対してCMP(Chemical Mechanical Polishing)法による研磨処理を行い、絶縁膜IF2の上面を露出させる。これにより、当該絶縁膜から成る素子分離膜EIを形成する。当該CMP工程により、ハードマスクHM1は除去される。なお、素子分離膜EIを構成する絶縁膜を形成する前にハードマスクHM1を除去してもよい。
【0099】
続いて、絶縁膜IF1、IF2を除去する。続いて、素子分離膜EIの上面に対しエッチング処理を施すことで、素子分離膜EIの上面を高さ方向に後退(下降)させる。これにより、フィンFA、FBおよびFCのそれぞれの側面の一部および上面を露出させる。
【0100】
続いて、イオン注入法を用いて半導体基板SBの上面に不純物を導入する。これにより、メモリセル領域1AのフィンFA内にp型ウェルPW1を形成し、nMIS領域1BのフィンFB内にp型ウェルPW2を形成し、pMIS領域1CのフィンFC内にn型ウェルNWを形成する。p型ウェルPW1、PW2は、p型の不純物(例えばホウ素(B))を打ち込むことで形成する。n型ウェルNWは、n型の不純物(例えばリン(P)またはヒ素(As))を打ち込むことで形成する。各ウェルは、各フィン内の全体および各フィンの下の半導体基板SBの一部に広がって形成される。
【0101】
次に、図8に示すように、フィンFA、FBおよびFCのそれぞれの上面および側面を覆う絶縁膜IF3を形成する。絶縁膜IF3は、例えば熱酸化法により形成でき、例えば2nm程度の膜厚を有する酸化シリコン膜から成る。続いて、絶縁膜IF3上に、フィンFA、FBおよびFCのそれぞれの高さ以上の膜厚を有する半導体膜SI1をCVD法などにより堆積する。続いて、半導体膜SI1の上面をCMP法などにより平坦化することにより、平坦な上面を有する半導体膜SI1を形成する。その後、半導体膜SI1上に、例えばCVD法を用いて絶縁膜IF4を形成する。半導体膜SI1は、例えばポリシリコン膜(シリコン膜)から成り、絶縁膜IF4は、例えば窒化シリコン膜から成る。上記のように半導体膜SI1に対してCMP法による研磨工程を行った後においても、フィンFA、FBおよびFCのそれぞれの上面上に半導体膜SI1が残っている。
【0102】
次に、図9に示すように、メモリセル領域1AのフィンFAの一部の直上と、nMIS領域1BおよびpMIS領域1Cとを覆うフォトレジスト膜(図示しない)を形成する。当該フォトレジスト膜は、メモリセル領域1Aにおいて、Y方向(図の奥行き方向)に並ぶ複数のフィンFAのそれぞれの一部を覆うように形成された、Y方向に延在するレジストパターンを含んでいる。当該レジストパターンの横の領域において、フィンFAの上面がフォトレジスト膜から露出している。
【0103】
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、メモリセル領域1Aの絶縁膜IF4、半導体膜SI1のそれぞれの一部を除去する。これによりメモリセル領域1Aの素子分離膜EIの上面および絶縁膜IF3の表面を露出させる。すなわち、フィンFAの上面の一部および側面の一部は、絶縁膜IF4および半導体膜SI1から露出する。これにより、フィンFA上には、半導体膜SI1から成る制御ゲート電極CGが形成される。また、これにより、制御ゲート電極CGとフィンFAとの間の絶縁膜IF3から成るゲート絶縁膜GFが形成される。
【0104】
ここでは、制御ゲート電極CGから露出するフィンFAの表面を覆う絶縁膜IF3が、上記エッチングおよびその後に行う洗浄工程により除去され、フィンFAの表面が露出される場合について説明する。ただし、フィンFAの上面および側面は絶縁膜IF3に覆われたままでもよい。
【0105】
次に、図10に示すように、半導体基板SB上に酸化シリコン膜(ボトム酸化膜)X1、窒化シリコン膜NFおよび酸化シリコン膜(トップ酸化膜)X2を順に形成する。これにより、酸化シリコン膜X1、窒化シリコン膜NFおよび酸化シリコン膜X2から成る積層構造を有する絶縁膜C1を形成する。すなわち、絶縁膜C1はONO膜である。酸化シリコン膜X1は、酸化法またはCVD法などにより形成できる。窒化シリコン膜NFおよび酸化シリコン膜X2は、例えばCVD法により形成(堆積)する。
【0106】
絶縁膜C1は、素子分離膜EIの上面、並びに、フィンFAの上面および側面を覆っている。また、絶縁膜C1は、制御ゲート電極CGおよび絶縁膜IF4から成る積層パターンの上面および側面を覆っている。なお、窒化シリコン膜NFは、後に形成するメモリセルの電荷蓄積部(電荷蓄積膜)として機能する膜であるが、窒化シリコン膜NFの代わりに、HfSiOなどから成るhigh−k膜を形成してもよい。また、酸化シリコン膜X2の代わりに、酸化アルミニウム(AlO)膜を形成してもよい。
【0107】
次に、図11に示すように、半導体基板SB上に、例えばCVD法を用いて、半導体膜SI2を形成する。半導体膜SI2は、例えばポリシリコン膜から成り、制御ゲート電極CGおよび絶縁膜IF4を含む積層体の厚さよりも膜厚が大きい。続いて、半導体膜SI2の上面をCMP法により研磨することで、絶縁膜IF4上の絶縁膜C1の上面を露出させる。
【0108】
次に、図12に示すように、エッチバック工程を行うことで、半導体膜SI2の上面を後退させる。これにより、半導体膜SI2の上面の位置は、例えば、制御ゲート電極CGの上面の位置とほぼ等しい高さとなる。
【0109】
次に、図13に示すように、半導体基板SB上に、例えばCVD法を用いて、絶縁膜IF5を形成する。絶縁膜IF5は、例えば窒化シリコン膜から成り、絶縁膜IF4の側面および上面を絶縁膜C1を介して覆い、半導体膜SI2の上面を覆っている。
【0110】
次に、図14に示すように、ドライエッチングを行うことで、絶縁膜IF5の一部を除去し、これにより絶縁膜C1の上面と半導体膜SI2の上面の一部とを露出させる。すなわち、絶縁膜IF5は、絶縁膜IF4の側面に絶縁膜C1を介してサイドウォールスペーサ状に残る。続いて、絶縁膜IF5をマスクとしてエッチングを行うことで、半導体膜SI2を加工する。これにより、制御ゲート電極CGの両側の側面に近接する領域に半導体膜SI2が残り、制御ゲート電極CGの両側の側面に近接する領域以外の領域において、フィンFAの上面は半導体膜SI2から露出する。
【0111】
制御ゲート電極CGのゲート長方向(X方向)における一方の側面に絶縁膜C1を介して近接する半導体膜SI2は、メモリゲート電極MGを構成する。メモリゲート電極MGは、制御ゲート電極CGと並んで、複数のフィンFAに跨がるようにY方向に延在している。
【0112】
次に、図15に示すように、メモリゲート電極MGおよびその直上の絶縁膜IF5を覆うレジストパターン(図示しない)を形成した後、当該レジストパターンをマスクとして用いてエッチングを行う。これにより、当該レジストパターンから露出する絶縁膜IF5および半導体膜SI2を除去する。この結果、ゲート長方向において、制御ゲート電極CGの一方の側面には絶縁膜C1を介してメモリゲート電極MGが残り、制御ゲート電極CGの他方の側面は半導体膜SI2から露出する。
【0113】
続いて、エッチングを行うことで、絶縁膜IF5およびメモリゲート電極MGに覆われていない絶縁膜C1を除去する。これにより、絶縁膜IF4の上面、フィンFAの上面、フィンFAの側面、素子分離膜EIの上面が露出する。また、メモリゲート電極MGに覆われていない絶縁膜IF4の側面および制御ゲート電極CGの側面が露出する。なお、図15のメモリセル領域1Aの左側では、図14において図示していなかった制御ゲート電極CGを図示している。
【0114】
次に、図16に示すように、メモリセル領域1Aと、nMIS領域1BおよびpMIS領域1CのフィンFB、FCのそれぞれの一部の直上とを覆うフォトレジスト膜(図示しない)を形成する。当該フォトレジスト膜は、Y方向(図の奥行き方向)に並ぶ複数のフィンFBのそれぞれの一部を覆うように形成された、Y方向に延在するレジストパターンを含んでいる。また、当該フォトレジスト膜は、Y方向に並ぶ複数のフィンFCのそれぞれの一部を覆うように形成された、Y方向に延在するレジストパターンを含んでいる。当該レジストパターンの横の領域において、フィンFB、FCのそれぞれの上面がフォトレジスト膜から露出している。
【0115】
続いて、当該フォトレジスト膜をマスクとして用いてエッチングを行うことにより、nMIS領域1BおよびpMIS領域1Cの絶縁膜IF4、半導体膜SI1のそれぞれの一部を除去する。これによりnMIS領域1BおよびpMIS領域1Cの素子分離膜EIの上面および絶縁膜IF3の表面を露出させる。すなわち、フィンFB、FCのそれぞれの上面の一部および側面の一部は、絶縁膜IF4および半導体膜SI1から露出する。これにより、フィンFB、FCのそれぞれの上には、絶縁膜IF3を介して、半導体膜SI1から成るダミーゲート電極(ゲートパターン)DGが形成される。
【0116】
ダミーゲート電極DGは、後の工程で除去され、メタルゲート電極に置換される膜であり、完成した半導体装置には残らない。つまり、ダミーゲート電極DGは、擬似的なゲート電極である。なお、ここでは、ダミーゲート電極DGから露出するフィンFB、FCのそれぞれの表面を覆う絶縁膜IF3が除去される場合について説明する。
【0117】
図16を用いて説明した上記ゲート電極G1、G2の形成工程の後、図17を用いて後述するエピタキシャル層の形成工程の前に、エクステンション領域を形成してもよい。エクステンション領域は、イオン注入法により各フィンに不純物を導入することで形成できる。メモリセル領域1AまたはnMIS領域1Bにエクステンション領域を形成する場合は、フィンFAまたはFBにn型の不純物(例えばリン(P)またはヒ素(As))を打ち込む。pMIS領域1Cにエクステンション領域を形成する場合は、フィンFCにp型の不純物(例えばホウ素(B))を打ち込む。
【0118】
次に、図17に示すように、半導体基板SB上に、例えばCVD法を用いて絶縁膜IF6を形成する。絶縁膜IF6は、例えば窒化シリコン膜から成る。絶縁膜IF6は、素子分離膜EI、フィンFA、FB、FC、制御ゲート電極CG、メモリゲート電極MG、ダミーゲート電極DG、絶縁膜IF4およびIF5のそれぞれの表面を覆っている。
【0119】
続いて、pMIS領域1Cを露出し、メモリセル領域1AおよびnMIS領域1Bを覆うフォトレジスト膜(図示しない)を形成する。その後、当該フォトレジスト膜をマスクとしてドライエッチングを行う。これにより、pMIS領域1Cの絶縁膜IF6の一部を除去し、これにより、素子分離膜EI、フィンFCおよび絶縁膜IF4のそれぞれの上面を露出させる。ここで、pMIS領域1Cのダミーゲート電極DGおよび当該ダミーゲート電極DG上の絶縁膜IF4から成る積層体の側面には、絶縁膜IF6から成るサイドウォールスペーサSWが形成される。
【0120】
続いて、当該フォトレジスト膜、絶縁膜IF4およびサイドウォールスペーサSWをマスクとしてドライエッチングを行う。これにより、pMIS領域1Cのダミーゲート電極DGおよびサイドウォールスペーサSWを含むパターンから露出するフィンFCの上面を後退させる。この結果、当該パターンから露出するフィンFCの上面は、素子分離膜EIの上面よりも高く、ダミーゲート電極DGの直下のフィンFCの上面よりも低い位置まで後退する。つまり、pMIS領域1Cのダミーゲート電極DGの横のフィンFCの上面に、溝DT3を形成する。その後、当該フォトレジスト膜を除去する。
【0121】
次に、図18に示すように、エピタキシャル成長法を用いて、エピタキシャル層EP2を形成する。エピタキシャル層EP2は、pMIS領域1Cのダミーゲート電極DGおよびサイドウォールスペーサSWを含むパターンから露出するフィンFCの上面を覆う半導体層である。エピタキシャル層EP2は、溝DT3の底面および側面を覆っている。言い換えれば、エピタキシャル層EP2の一部は、溝DT3内に埋め込まれており、エピタキシャル層EP2の他の一部は、上方向およびY方向において、溝DT3の外にはみ出している。エピタキシャル層EP2は、例えばシリコンゲルマニウム(SiGe)から成る。エピタキシャル層EP2は、図22に示すように、菱形の断面形状を有する半導体層であり、Y方向においてフィンFCよりも大きい幅を有している。この工程において、絶縁膜IF6は、メモリセル領域1AおよびnMIS領域1Bでエピタキシャル成長防止膜として用いられる。
【0122】
次に、図19に示すように、半導体基板SB上に、例えば酸化シリコン膜から成る絶縁膜IF7を形成する。絶縁膜IF7は、例えばCVD法を用いて形成できる。
【0123】
続いて、メモリセル領域1AおよびnMIS領域1Bの全体を露出し、pMIS領域1Cの全体を覆うフォトレジスト膜(図示しない)を形成した後、当該フォトレジスト膜をマスクとしてドライエッチングを行う。当該フォトレジスト膜は、メモリセル領域1AのフィンFAのうち、メモリゲート電極MGを介さずに隣り合う制御ゲート電極CG同士の間のフィンFA(ドレイン形成領域)を露出している。また、当該フォトレジスト膜は、メモリセル領域1AのフィンFAのうち、制御ゲート電極CGを介さずに隣り合うメモリゲート電極MG同士の間のフィンFA(ソース形成領域)を覆っている。これにより、メモリセル領域1AおよびnMIS領域1Bの絶縁膜IF6、IF7の一部を除去する。その結果、素子分離膜EI、フィンFA、FBおよび一部の絶縁膜IF4のそれぞれの上面を露出させる。ただし、メモリセル領域1AのフィンFAのうち、制御ゲート電極CGを介さずに隣り合うメモリゲート電極MG同士の間のフィンFA(ソース形成領域)は絶縁膜IF6、IF7により覆われている。
【0124】
ここで、メモリセル領域1Aの制御ゲート電極CGおよび制御ゲート電極CG上の絶縁膜IF4から成る積層体の側面には、絶縁膜IF6、IF7から成るサイドウォールスペーサSWが形成される。nMIS領域1Bのダミーゲート電極DGおよび当該ダミーゲート電極DG上の絶縁膜IF4から成る積層体の側面には、絶縁膜IF6、IF7から成るサイドウォールスペーサSWが形成される。
【0125】
続いて、当該フォトレジスト膜、絶縁膜IF4およびサイドウォールスペーサSWをマスクとしてドライエッチングを行う。これにより、メモリセル領域1AのフィンFAのうち、隣り合う制御ゲート電極CG同士の間でサイドウォールスペーサSWから露出する領域のフィンFA(ドレイン形成領域)の上面を後退させる。この結果、当該領域のフィンFAの上面は、素子分離膜EIの上面よりも高く、制御ゲート電極CGの直下のフィンFAの上面よりも低い位置まで後退する。つまり、メモリセル領域1Aの制御ゲート電極CGの横のフィンFAの上面に、溝DT1を形成する。
【0126】
また、当該エッチング工程により、nMIS領域1Bのダミーゲート電極DGおよびサイドウォールスペーサSWを含むパターンから露出するフィンFBの上面を後退させる。この結果、当該パターンから露出するフィンFBの上面は、素子分離膜EIの上面よりも高く、ダミーゲート電極DGの直下のフィンFBの上面よりも低い位置まで後退する。つまり、nMIS領域1Bのダミーゲート電極DGの横のフィンFBの上面に、溝DT2を形成する。その後、当該フォトレジスト膜を除去する。
【0127】
次に、図20に示すように、エピタキシャル成長法を用いて、エピタキシャル層EP、EP1を形成する。エピタキシャル層EPは、メモリセル領域1Aの制御ゲート電極CGとサイドウォールスペーサSWを介して隣り合う領域のフィンFAの上面を覆う半導体層である。エピタキシャル層EPは、溝DT1の底面および側面を覆っている。言い換えれば、エピタキシャル層EPの一部は、溝DT1内に埋め込まれており、エピタキシャル層EPの他の一部は、上方向およびY方向において、溝DT1の外にはみ出している。この工程において、絶縁膜IF6、IF7は、メモリセル領域1Aのソース形成領域およびpMIS領域1Cでエピタキシャル成長防止膜として用いられる。
【0128】
エピタキシャル層EP1は、nMIS領域1Bのダミーゲート電極DGおよびサイドウォールスペーサSWを含むパターンから露出するフィンFBの上面を覆う半導体層である。エピタキシャル層EP1は、溝DT2の底面および側面を覆っている。言い換えれば、エピタキシャル層EP1の一部は、溝DT2内に埋め込まれており、エピタキシャル層EP1の他の一部は、上方向およびY方向において、溝DT2の外にはみ出している。
【0129】
エピタキシャル層EP、EP1は、例えばシリコン(Si)から成る。また、ここでは例えばリン化シリコン(SiP)膜または炭化シリコン(SiC)膜から成るエピタキシャル層EP、EP1を形成してもよい。エピタキシャル層EP、EP1は、図22に示すように、菱形の断面形状を有する半導体層であり、Y方向においてフィンFA、FBよりも大きい幅を有している。本実施の形態の半導体装置の製造方法の主な特徴の1つとして、ここではメモリセル領域1Aのソース形成領域上、つまりメモリゲート電極MGと隣り合うフィンFA上にエピタキシャル層を形成しない。
【0130】
次に、図21および図22に示すように、ドライエッチングを行う。これにより、絶縁膜IF4上の絶縁膜IF6、IF7を除去することで、メモリセル領域1Aの絶縁膜IF5の上面と、pMIS領域1Cの絶縁膜IF4の上面とを露出させる。以下では、pMIS領域1Cの絶縁膜IF7を、サイドウォールスペーサSWの一部とみなす。つまり、このドライエッチング工程の後において、pMIS領域1CのサイドウォールスペーサSWは、絶縁膜IF6、IF7により構成されている。
【0131】
続いて、絶縁膜IF4、ダミーゲート電極DG、制御ゲート電極CG、メモリゲート電極MGおよびサイドウォールスペーサSWをマスクとして用いて、イオン注入を行う。ここでは、フィンFA、エピタキシャル層EP、EP1、EP2のそれぞれの上面に対しイオン注入を行う。これにより、エピタキシャル層EPの上面からエピタキシャル層EPの途中深さに亘って、n型の半導体領域である拡散領域DDを形成する。また、メモリゲート電極MGと隣り合う領域のフィンFAの上面からフィンFAの途中深さに亘って、n型の半導体領域である拡散領域SDを形成する。また、エピタキシャル層EP1の上面からエピタキシャル層EP1の途中深さに亘って、n型の半導体領域である拡散領域D1を形成する。また、エピタキシャル層EP2の上面からエピタキシャル層EP2の途中深さに亘って、p型の半導体領域である拡散領域D2を形成する。
【0132】
少なくとも、拡散領域D2は、拡散領域DD、D1およびSDの形成工程とは別の工程で形成される。拡散領域DD、D1およびSDは、n型の不純物(例えばリン(P)またはヒ素(As))を打ち込むことで形成できる。拡散領域D2は、p型の不純物(例えばホウ素(B))を打ち込むことで形成できる。拡散領域DDの下端は、エピタキシャル層EPの下のフィンFA内に達していてもよい。拡散領域D1の下端は、エピタキシャル層EP1の下のフィンFB内に達していてもよい。拡散領域D2の下端は、エピタキシャル層EP2の下のフィンFC内に達していてもよい。拡散領域DDは、ドレイン領域を構成し、拡散領域SDは、ソース領域を構成している。nMIS領域1Bに形成された一対の拡散領域D1は、ソース・ドレイン領域を構成している。pMIS領域1Cに形成された一対の拡散領域D2は、ソース・ドレイン領域を構成している。
【0133】
メモリセル領域1Aにおいて、ソース・ドレイン領域および制御ゲート電極CGは、制御トランジスタを構成し、当該ソース・ドレイン領域およびメモリゲート電極MGは、メモリトランジスタを構成する。また、制御トランジスタおよびメモリトランジスタは、メモリセルMCを構成する。
【0134】
次に、図23に示すように、半導体基板SB上に、例えば窒化シリコン膜から成る絶縁膜IF8を形成する。絶縁膜IF8は、例えばCVD法を用いて形成できる。絶縁膜IF8は、フィンFA、FB、FC、素子分離膜EI、サイドウォールスペーサSW、エピタキシャル層EP、EP1、EP2および絶縁膜IF4を覆っている。絶縁膜IF8は、エッチングストッパ膜(ライナー絶縁膜)である。
【0135】
続いて、絶縁膜IF8上に、酸化シリコン膜から成る層間絶縁膜IL1を形成する。層間絶縁膜IL1は、例えばCVD法により形成できる。層間絶縁膜IL1は、素子分離膜EIの上面から絶縁膜IF4の上面までの高さよりも大きい膜厚を有する。続いて、層間絶縁膜IL1の焼き締めを行う。すなわち、層間絶縁膜IL1が形成された半導体基板SBに対し、例えば600℃で熱処理を行う。
【0136】
次に、図24に示すように、例えばCMP法により層間絶縁膜IL1の上面および絶縁膜IF4、IF8およびサイドウォールスペーサSWに対して研磨を行う。これにより、メモリセル領域1A、nMIS領域1BおよびpMIS領域1Cの絶縁膜IF4の上面の高さを揃える。すなわち、この研磨工程の直後において、制御ゲート電極CG、メモリゲート電極MGおよびダミーゲート電極DGの上面は露出していない。
【0137】
次に、図25に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、nMIS領域1BおよびpMIS領域1Cの絶縁膜IF4およびダミーゲート電極DGを除去する。なお、ここではダミーゲート電極DGの下の絶縁膜IF3も除去するが、絶縁膜IF3は残す場合も考えられる。ダミーゲート電極DGおよび絶縁膜IF3を除去することで、nMIS領域1Bにおいて、層間絶縁膜IL1およびサイドウォールスペーサSWを含む絶縁膜の上面に溝DT4が形成される。同様に、pMIS領域1Cにおいて、層間絶縁膜IL1およびサイドウォールスペーサSWを含む絶縁膜の上面に溝DT5が形成される。
【0138】
次に、図26に示すように、溝DT4、DT5のそれぞれの底面を覆うように、ゲート絶縁膜を構成する絶縁膜IF9を形成する。すなわち、オゾン(O)水処理により、溝DT4、DT5のそれぞれの底部のフィンFB、FCの上面および溝DT4、DT5のそれぞれの側面を覆う絶縁膜IF9を形成する。続いて、半導体基板SB上に、ALD(Atomic Layer Deposition:原子層堆積)法を用いて絶縁膜HKを形成する。絶縁膜HKは、窒化シリコン膜よりも高い誘電率を有するhigh−k膜であり、ここでは酸化ハフニウム膜から成る。ただし、絶縁膜HKは、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物により形成されていてもよい。その後、絶縁膜IF9、HKの信頼性向上を目的として、800〜900℃で熱処理(第1熱処理)を行う。具体的には、絶縁膜IF9、HKが形成された半導体基板SBに対し、例えば850℃の熱処理を行う。当該熱処理は、比較的短時間行われる熱処理、つまりスパイクアニールである。
【0139】
続いて、絶縁膜HK上に、CVD法を用いて金属膜CPおよび半導体膜SI3を順に形成する。半導体膜SI3は例えばポリシリコンから成り、金属膜CPは、例えば窒化チタン(TiN)から成る。ここでは、溝DT4、DT5のそれぞれの内部は、絶縁膜IF9、金属膜CPおよび半導体膜SI3により埋め込まれる。すなわち、溝DT4、DT5のそれぞれの側面および底面は、当該側面側および当該底面側から順に形成された絶縁膜HK、金属膜CPおよび半導体膜SI3により覆われている。
【0140】
続いて、絶縁膜IF9、HK、金属膜CPおよび半導体膜SI3が形成された半導体基板SBに対し、例えば900〜1000℃の熱処理(第2熱処理)を行う。具体的には、例えば950℃の熱処理を行う。当該熱処理は、絶縁膜IF9、HKおよび金属膜CPなどの信頼性を向上させることを目的として行われる。当該熱処理は、スパイクアニールとLSA(Laser Spike Anneal)を組み合わせて行う。ここでは、金属膜CPが露出している状態で当該熱処理が行われることを避けるため、金属膜CPを半導体膜SI3で覆った状態で当該熱処理を行う。上記の第1熱処理および第2熱処理のそれぞれは、後に形成するシリサイド層S1、S2を形成する際に金属と半導体とを反応させるために行う第3熱処理および第4熱処理のいずれよりも高い温度で行う。
【0141】
次に、図27に示すように、ウェットエッチング法により、半導体膜SI3を除去する。続いて、溝DT4内を含む半導体基板SB上に、例えばスパッタリング法を用いて、金属膜MF1を形成する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域1AおよびpMIS領域1Cの金属膜MF1を除去する。
【0142】
金属膜MF1は、ここではチタンアルミニウム(TiAl)膜から成る。金属膜MF1には、窒化チタン(TiN)膜、窒化タンタル(TaN)膜、窒化タングステン(WN)膜または炭化チタン(TiC)膜などを用いてもよい。また、金属膜MF1には、炭化タンタル(TaC)膜、炭化タングステン(WC)膜、窒化炭化タンタル(TaCN)膜、チタン(Ti)膜またはタンタル(Ta)膜などを用いてもよい。
【0143】
続いて、溝DT5内を含む半導体基板SB上に、例えばスパッタリング法を用いて、金属膜MF3を形成する。続いて、フォトリソグラフィ技術およびエッチング法を用いて、nMIS領域1Bの金属膜MF3を除去する。
【0144】
金属膜MF3は、ここでは窒化チタン(TiN)膜から成る。金属膜MF3には、窒化タンタル(TaN)膜、窒化タングステン(WN)膜、炭化チタン(TiC)膜または炭化タンタル(TaC)膜などを用いてもよい。金属膜MF3には、炭化タングステン(WC)膜、窒化炭化タンタル(TaCN)膜、チタン(Ti)膜、タンタル(Ta)膜またはチタンアルミニウム(TiAl)膜などを用いてもよい。
【0145】
続いて、溝DT4内および溝DT5内を含む半導体基板SB上に、例えばスパッタリング法を用いて、金属膜MFを形成する。金属膜MFは、例えばタングステン(W)膜から成る。これにより、溝DT4および溝DT5のそれぞれの内部は金属膜MFにより埋め込まれる。金属膜MF1は、nMIS領域1Bに形成するn型トランジスタのしきい値電圧を調整するための仕事関数膜である。金属膜MF3は、pMIS領域1Cに形成するp型トランジスタのしきい値電圧を調整するための仕事関数膜である。
【0146】
次に、図28に示すように、CMP法により研磨を行い、溝DT4、DT5の上の金属膜MF、MF1およびMF3を除去する。これにより、溝DT4内には、金属膜MFから成る金属膜MF2が残る。また、溝DT5内には、金属膜MFから成る金属膜MF4が残る。この研磨工程では、絶縁膜IF4を除去することで、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面を露出させる。また、層間絶縁膜IL1、サイドウォールスペーサSW、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面は、略同一平面において平坦化される。
【0147】
当該研磨工程により、溝DT4内に埋め込まれた絶縁膜IF9、HKから成るゲート絶縁膜と、金属膜MF1、MF2から成るゲート電極G1とを形成する。言い換えれば、第2方向で隣り合う一対のエピタキシャル層EP1の相互間のフィンFBの上面および側面を覆うゲート電極G1を形成する。これにより、ゲート電極G1と、nMIS領域1Bのソース・ドレイン領域とを含むn型トランジスタQNが形成される。また、当該研磨工程により、溝DT5内に埋め込まれた絶縁膜IF9、HKから成るゲート絶縁膜と、金属膜MF3、MF4から成るゲート電極G2とを形成する。言い換えれば、第2方向で隣り合う一対のエピタキシャル層EP2の相互間のフィンFCの上面および側面を覆うゲート電極G2を形成する。これにより、ゲート電極G2と、pMIS領域1Cのソース・ドレイン領域とを含むp型トランジスタQPが形成される。
【0148】
続いて、メモリセル領域1Aを覆うフォトレジスト膜(図示しない)を形成した後、当該フォトレジスト膜をマスクとして用いてエッチングを行い、金属膜CP、MF1〜MF4のそれぞれの上面を下方に後退させる。これにより、ゲート電極G1、G2のそれぞれの上に溝が形成される。続いて、当該フォトレジスト膜を除去した後、半導体基板SB上にCVD法などにより絶縁膜IF10を形成する。絶縁膜IF10は、例えば窒化シリコン膜から成り、当該溝内を埋め込んでいる。続いて、例えばCMP法により、層間絶縁膜IL1上の絶縁膜IF10を除去する。これにより、絶縁膜IF10はゲート電極G1、G2のそれぞれの上にのみ、ゲート電極G1、G2の保護膜として残る。
【0149】
次に、図29に示すように半導体基板SB上に、フォトレジスト膜PR1を形成する。フォトレジスト膜PR1は、メモリセル領域1AのフィンFAのうち、制御ゲート電極CGを介さずに隣り合うメモリゲート電極MG同士の間のフィンFA(ソース形成領域)のみを露出している。フォトレジスト膜PR1は、メモリセル領域1A内のその他の領域、nMIS領域1BおよびpMIS領域1Cのそれぞれを覆っている。
【0150】
続いて、フォトレジスト膜PR1をマスク(エッチングマスク)として用いてドライエッチングを行う。これにより、メモリゲート電極MG同士の間のフィンFA(ソース形成領域)を覆う層間絶縁膜IL1および絶縁膜IF8を除去する。つまり、拡散領域SDが形成されたフィンFAの上面は、層間絶縁膜IL1および絶縁膜IF8から露出する。このとき、エピタキシャル層EP、EP1およびEP2は、層間絶縁膜IL1および絶縁膜IF8に覆われている。層間絶縁膜IL1は等方性エッチングにより除去されるが、絶縁膜IF8は異方性エッチングにより除去される。このため、拡散領域SDが形成されたフィンFAの上面は露出するが、当該フィンFAの側面は絶縁膜IF8により覆われたままである。なお、当該フィンFAの上面および側面は層間絶縁膜IL1から露出する。
【0151】
次に、図30に示すように、フォトレジスト膜PR1を除去した後、周知のサリサイドプロセスを行う。これにより、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面にシリサイド層S1を形成し、ソース形成領域のフィンFAの上面にシリサイド層S2を形成する。ここでは、半導体基板SB上に、スパッタリング法により金属膜(ニッケル(Ni)膜またはコバルト(Co)膜)を堆積した後、半導体基板SBに対し第3熱処理を行ってシリサイド層S1、S2を形成する。第3熱処理の温度は例えば210〜310℃であり、具体的には例えば260℃で行う。続いて、未反応の余分な当該金属膜を除去した後、半導体基板SBに対し第4熱処理を行うことで、低抵抗なシリサイド層S1、S2を形成できる。第4熱処理の温度は例えば350〜450℃であり、具体的には例えば400℃で行う。シリサイド層S1は、例えばNiシリサイド層またはCoシリサイド層である。すなわち、シリサイド層S1、S2は互いに同じ材料から成る。シリサイド層S2の上面は、メモリゲート電極MGの下面よりも下に位置している。シリサイド層S2は、拡散領域SDに電気的に接続されている。
【0152】
このとき、拡散領域SDが形成されたフィンFAの上面にはシリサイド層S2が形成されるが、当該フィンFAの側面は絶縁膜IF8により覆われている。このため、当該側面にはシリサイド層S2が形成されないと考えられる。また、ドレイン領域を構成する拡散領域DDを含むエピタキシャル層EPは層間絶縁膜IL1および絶縁膜IF8に覆われているため、エピタキシャル層EPの表面にシリサイド層は形成されない。本実施の形態の半導体装置の製造方法の主な特徴の1つは、nMIS領域1BおよびpMIS領域1Cのダミーゲート電極をメタルゲート電極に置換した後に、メモリセルMCのソース領域上にシリサイド層S2を形成することにある。
【0153】
次に、図31に示すように、例えばCVD法を用いて、半導体基板SB上に、層間絶縁膜IL2を形成する。層間絶縁膜IL2は、例えば酸化シリコン膜から成る。続いて、層間絶縁膜IL2の上面をCMP法などにより平坦化する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜IL2を貫通するコンタクトホールCHと、層間絶縁膜IL2、IL1を貫通するコンタクトホールCHとをそれぞれ複数形成する。層間絶縁膜IL1を貫通するコンタクトホールCHは、絶縁膜IF8も貫通している。
【0154】
メモリセル領域1Aにおいて、コンタクトホールCHの底部には、拡散領域SDが形成されたエピタキシャル層EP、シリサイド層S1またはS2の上面が露出している。nMIS領域1Bにおいて、コンタクトホールCHの底部には、エピタキシャル層EP1の上面またはゲート電極G1の上面が露出している。pMIS領域1Cにおいて、コンタクトホールCHの底部には、エピタキシャル層EP2の上面またはゲート電極G1の上面が露出している。なお、ゲート電極G1、G2、制御ゲート電極CGおよびメモリゲート電極MGのそれぞれの上面を露出するコンタクトホールCHは、図示していない領域で形成されている。これらのゲート電極上のコンタクトホールCHは、層間絶縁膜IL1を貫通していない。
【0155】
次に、図32に示すように、コンタクトホールCH内に、接続用の導電部材として、タングステン(W)などから成る導電性のプラグPGを形成する。プラグPGは、バリア導体膜(例えばチタン膜、窒化チタン膜、またはそれらの積層膜)と、当該バリア導体膜上に位置する主導体膜(例えばタングステン膜)との積層構造を有している。
【0156】
メモリセル領域1Aのドレイン領域に電気的に接続されたプラグPGは、拡散領域DDが形成されたエピタキシャル層EPに、シリサイド層を介さず接している。メモリセル領域1Aのソース領域に電気的に接続されたプラグPGは、拡散領域SDが形成されたフィンFA上のシリサイド層S2の上面に接している。また、nMIS領域1Bのソース・ドレイン領域に接続されたプラグPGは、エピタキシャル層EP1の上面にシリサイド層を介さず接している。また、pMIS領域1Cのソース・ドレイン領域に接続されたプラグPGは、エピタキシャル層EP2の上面にシリサイド層を介さず接している。
【0157】
プラグPGの形成工程では、コンタクトホールCH内を埋め込むバリア導体膜および主導体膜を形成した後、CMP法などにより層間絶縁膜IL2上のバリア導体膜および主導体膜を除去する。これにより、コンタクトホールCH内に、バリア導体膜および主導体膜から成るプラグPGが形成される。
【0158】
続いて、層間絶縁膜IL2上に配線M1を形成する。配線M1は、バリア導体膜(例えば窒化チタン膜、タンタル膜または窒化タンタル膜など)と、バリア導体膜上に形成された主導体膜(銅膜)の積層構造から成る。図32では、図面の簡略化のために、配線M1は、バリア導体膜および主導体膜を一体化して示してある。また、プラグPGも同様である。
【0159】
配線M1は、例えば所謂シングルダマシン法により形成できる。すなわち、層間絶縁膜IL2上に、配線溝を有する層間絶縁膜を形成し、当該配線溝内に金属膜を埋め込むことで、配線M1を形成できる。ただし、ここでは配線M1の横の層間絶縁膜の図示を省略している。この後は、配線M1上に積層配線層を形成する。
【0160】
以上の工程により、本実施の形態の半導体装置が略完成する。
【0161】
<半導体装置の製造方法の効果>
図35を用いて上述したように、FINFETから成るメモリセルでは、ソース・ドレイン領域のそれぞれをエピタキシャル層内に形成する場合がある。しかし、図35に示すエピタキシャル層EP4の上端がメモリゲート電極MGの底面より上の位置に達することで、メモリゲート電極MGとソース領域との間の耐圧が低下する虞がある。
【0162】
また、メモリゲート電極MGと隣り合うフィン上にエピタキシャル層を形成すると、FINFETのチャネル領域に加わる応力が増加する。その結果、メモリゲート電極MGの下のチャネル領域での電流の流れ方が変化し得る。つまり、エピタキシャル層EP4を形成すると、メモリセルMCAの書き換えに要する時間が変動し、半導体装置の信頼性が低下する。
【0163】
したがって、このような耐圧の低下およびメモリセルの特性変動を防ぐ必要がある。よって、エピタキシャル層を形成せずに上記接続抵抗を低減することを目的として、ソース・ドレイン領域のそれぞれが形成されたフィンの上面をシリサイド層により覆う場合がある。しかし、例えばロジック回路領域のFINFETを構成するゲート電極を金属膜(メタルゲート電極)により形成する場合、当該シリサイド層が変質し、高抵抗化する虞がある。すなわち、当該金属膜を形成する方法として、ロジック回路領域にシリコンなどから成るダミーゲート電極を形成し、当該シリサイド層を形成した後、当該ダミーゲート電極を当該金属膜に置き換える方法がある。このような工程を行った場合、当該ダミーゲート電極を金属膜から成るメタルゲート電極に置換する際に行う熱処理により、シリサイド層が変質して高抵抗化する。
【0164】
ここでいう熱処理とは、具体的には、図26を用いて説明した2回の熱処理のそれぞれを指す。つまり、絶縁膜IF9、HKの信頼性向上を目的として行う熱処理(例えば800〜900℃)と、金属膜CPおよび半導体膜SI3の形成後に行う熱処理(例えば900〜1000℃)である。これらの高温の熱処理によりシリサイド層が変質することで却ってシリサイド層が高抵抗化した場合、シリサイド層を形成して得られる効果が損なわれる。
【0165】
そこで、本実施の形態では、図20に示すように、メモリセル領域1Aの制御ゲート電極CGと隣り合うフィンFA上にエピタキシャル層EPを形成している。これに対し、メモリゲート電極MGと隣り合うフィンFA上にはエピタキシャル層を形成せず、図30に示すように、シリサイド層S2を形成している。シリサイド層S2の上面の位置は、メモリゲート電極MGの下面の位置よりも低いため、上記比較例に比べ、メモリゲート電極MGとソース領域との間の耐圧低下を防げる。シリサイド層S2を形成することで、エピタキシャル層を形成しなくても、ソース領域とプラグPGとの接続抵抗を低減できる。
【0166】
また、ここでは、図26を用いて説明した2回の熱処理の後に、図29および図30を用いて説明した工程により、拡散領域SDに接続されたシリサイド層S2を形成している。このため、シリサイド層S2を形成した後に、シリサイド層S2が高温の熱処理により変質(高抵抗化)することを防げる。
【0167】
また、ソース領域側にエピタキシャル層を形成しないことで、エピタキシャル層の形成によりチャネル領域に加わる応力の発生を防げる。このため、メモリセルMCの動作が応力に起因して変動することを防げる。以上より、半導体装置の信頼性を向上できる。
【0168】
<変形例>
図34に、本実施の形態の変形例である半導体装置の平面図を示す。図34に示す平面図は、メモリセル領域のメモリセルアレイの端部を示す平面レイアウトである。ここでは、上述した実施の形態と同様に、メモリセルのドレイン領域はエピタキシャル層内に形成され、メモリセルのソース領域はフィン内にのみ形成されており、ソース領域上にエピタキシャル層は形成されていない。図34では、エピタキシャル層の図示を省略している。図34では、エピタキシャル層を形成する領域を一点鎖線で囲み、エピタキシャル層を形成しない領域を破線で囲んでいる。
【0169】
図34に示すように、それぞれX方向に延在する複数のフィンFAは、Y方向に並んで配置されている。Y方向に延在する制御ゲート電極CGおよびメモリゲート電極MGの一部は、平面視でメモリセルアレイの外側に突出しており、この突出した部分においてゲート電圧を給電されている。制御ゲート電極CGの側面に沿って形成されているメモリゲート電極MGは、当該突出部(給電部)において、制御ゲート電極CGから離間しているダミー制御ゲート電極DCGを囲んでいる。給電部のメモリゲート電極MGは、当該ダミー制御ゲート電極DCGと隣り合う領域でプラグPGに電気的に接続されている。
【0170】
ここで、各フィンFAのドレイン領域は、上述したようにエピタキシャル層EP(図3参照)内に形成され、当該エピタキシャル層EPの上面にはプラグPGが接続されている。ただし、Y方向に並ぶフィンFAのうち、最端部の1つのフィンFA上には、エピタキシャル層は形成されていない。つまり、当該フィンFA上では、隣り合う制御ゲート電極CG同士の間(ドレイン領域)および隣り合うメモリゲート電極MG同士の間(ソース領域)のそれぞれにおいて、エピタキシャル層が形成されていない。また、当該フィンFAのドレイン領域にはプラグが接続されていない。これに対し、ソース領域に電気的に接続されたプラグPGは、制御ゲート電極CGおよびメモリゲート電極MGと同様にY方向に延在しており、Y方向の最端部のフィンFAにも電気的に接続されている。
【0171】
また、メモリセルアレイでは、X方向において、互いに近接する制御ゲート電極CGおよびメモリゲート電極MGが繰り返し配置されている。また、各ソース領域には、プラグPGを介してソース線からソース電位(図示しない)が供給され、各ドレイン領域には、ビット線(図示しない)を介してドレイン電位が供給される。ここで、X方向におけるフィンFAの最端部であって、X方向の最端部の制御ゲート電極CGと隣り合うフィンFA(ドレイン領域)の上に、エピタキシャル層およびプラグは形成されていない。最端部の当該フィンFAは、フィンFAの端部のうち、X方向の最端部の制御ゲート電極CGとメモリゲート電極MGを介さずに平面視で隣り合うフィンFAの端部である。
【0172】
このように、本変形例では、X方向(フィンFAの長手方向)およびY方向(フィンFAの短手方向)のそれぞれの端部のフィンFAのドレイン領域(半導体領域)は、エピタキシャル層およびプラグに接続されていない。つまり、メモリセルアレイ内においてX方向およびY方向のそれぞれの端部で制御ゲート電極CGと隣り合うフィンFA内の半導体領域の上面は、エピタキシャル層およびプラグから露出しており、ビット線から絶縁されている。言い換えれば、メモリセルアレイ内においてX方向およびY方向のそれぞれの端部で制御ゲート電極CGと隣り合うフィンFAは、平面視でエピタキシャル層から離間している。なお、ここでいうプラグとは、縦方向においてメモリセルMCに最も近く、メモリセルMC上に配置された第1配線である配線M1(図4参照)よりも下に位置するプラグ(コンタクトプラグ)を指す。ここでいう縦方向(垂直方向)は、半導体基板の上面に対して垂直な方向、つまりX方向およびY方向の両方に対して垂直な方向である。
【0173】
本変形例の半導体装置の製造工程においては、まず、第1領域(メモリセルアレイ形成領域)において、Y方向に並ぶ複数のフィンFAを形成する。その後、複数並ぶフィンFAのうち、第1領域のX方向およびY方向のそれぞれの端部において制御ゲート電極CGと隣り合うフィンFAを保護膜により覆った状態で、エピタキシャル層EPを形成する。
【0174】
このように、メモリセルアレイの端部のフィン上にエピタキシャル層を形成しないことで、半導体装置の製造工程において異物の発生(例えば発塵)を防げる。異物の発生は、成膜不良、耐圧低下および短絡の発生などの原因となる。このような異物の発生は、セルアレイの端部において発生し易い。したがって、本変形例では、半導体装置の信頼性を向上できる。
【0175】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0176】
1A メモリセル領域
1B nMIS領域
1C pMIS領域
C1 絶縁膜(ONO膜)
CG 制御ゲート電極
D1、D2、DD、SD 拡散領域
EI 素子分離膜
FA〜FC フィン
EP、EP1〜EP4 エピタキシャル層
G1、G2 ゲート電極
MC、MCA メモリセル
MF1〜MF4 金属膜
MG メモリゲート電極
PG プラグ
QN n型トランジスタ
QP p型トランジスタ
S1、S2 シリサイド層
SB 半導体基板
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】