(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2021005608
(43)【公開日】20210114
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/336 20060101AFI20201211BHJP
   H01L 29/78 20060101ALI20201211BHJP
   H01L 21/3205 20060101ALI20201211BHJP
   H01L 21/768 20060101ALI20201211BHJP
   H01L 23/522 20060101ALI20201211BHJP
【FI】
   !H01L29/78 301X
   !H01L21/88 Z
【審査請求】未請求
【請求項の数】11
【出願形態】OL
【全頁数】15
(21)【出願番号】2019118115
(22)【出願日】20190626
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
【住所又は居所】神奈川県厚木市旭町四丁目14番1号
(74)【代理人】
【識別番号】100123973
【弁理士】
【氏名又は名称】杉浦 拓真
(74)【代理人】
【識別番号】100082762
【弁理士】
【氏名又は名称】杉浦 正知
(72)【発明者】
【氏名】柳澤 佑輝
【住所又は居所】神奈川県厚木市旭町四丁目14番1号 ソニーセミコンダクタソリューションズ株式会社内
(72)【発明者】
【氏名】郡山 祐至
【住所又は居所】熊本県菊池郡菊陽町大字原水4000番地1 ソニーセミコンダクタマニュファクチャリング株式会社内
【テーマコード(参考)】
5F033
5F140
【Fターム(参考)】
5F033GG01
5F033GG02
5F033GG03
5F033HH04
5F033HH08
5F033HH11
5F033HH32
5F033HH33
5F033JJ19
5F033KK01
5F033KK08
5F033RR30
5F033UU05
5F033VV06
5F140AA00
5F140AA10
5F140AA30
5F140AC31
5F140AC36
5F140BA01
5F140BA02
5F140BA06
5F140BA07
5F140BF01
5F140BF03
5F140BF04
5F140BF10
5F140BH03
5F140BH43
5F140BJ05
5F140BJ07
5F140BJ25
5F140BJ27
5F140CA01
5F140CC02
(57)【要約】
【課題】オン抵抗とオフ容量の積を小さくして高周波用に適した半導体装置を提供する。
【解決手段】共通のアクティブ領域上に複数のゲートを有するマルチゲート方式のトランジスタであって、ソース領域及びドレイン領域にそれぞれ1列に並んだコンタクトから第1メタルをW長方向に引き出して束ねた櫛型メタル構造を有し、第1メタルの根元部がソース領域及びドレイン領域の端部の直上と一致するか、もしくはソース領域及びドレイン領域の端部よりもW長方向に内側に配置されている配線レイアウトを有することを特徴とする半導体装置である。
【選択図】図5
【特許請求の範囲】
【請求項1】
共通のアクティブ領域上に複数のゲートを有するマルチゲート方式のトランジスタであって、
ソース領域及びドレイン領域にそれぞれ1列に並んだコンタクトから第1メタルをW長方向に引き出して束ねた櫛型メタル構造を有し、
前記第1メタルの根元部が前記ソース領域及び前記ドレイン領域の端部の直上と一致するか、もしくは前記ソース領域及び前記ドレイン領域の端部よりもW長方向に内側に配置されている配線レイアウトを有することを特徴とする半導体装置。
【請求項2】
前記コンタクトがゲートを挟んでL長方向の正面に少なくとも1つ存在していることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1メタル根元部の直上には、第2メタル以上の上層メタルがオーバーラップしていることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記第1メタルの根元部がソース/ドレイン領域の直上(ツラ)から内側に(W長×0.05+ユニットW長×0.03)(μm)の範囲に配置されていることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記第1メタルの根元部と対向する第1メタル間のW長方向の距離が0.1μm〜0.8μmの範囲であることを特徴とする請求項1に記載の半導体装置。
【請求項6】
前記第1メタルの根元部と対向する第1メタルと基板を接続するコンタクトがソース/ドレイン領域直上から(ユニットW長×0.05−ユニットW長×0.03)(μm)の範囲には配置されていないことを特徴とする請求項1に記載の半導体装置。
【請求項7】
前記トランジスタのドレイン側メタルとソース側メタルの両方が請求項1から請求項6のいずれかの配線レイアウトとされていることを特徴とする半導体装置。
【請求項8】
前記トランジスタのドレイン側メタルとソース側メタルの一方が請求項1から請求項6のいずれかの配線レイアウトとされていることを特徴とする半導体装置。
【請求項9】
前記トランジスタのマルチゲート数が10本以上である半導体装置における請求項1に記載の半導体装置。
【請求項10】
前記トランジスタにSOI基板が用いられている請求項1に記載の半導体装置。
【請求項11】
前記トランジスタに化合物半導体が用いられている請求項1に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、高周波デバイスのスイッチ素子などに好適な半導体装置に関する。
【背景技術】
【0002】
通信端末には例えば信号を受信側、送信側に切り替えるアンテナスイッチと呼ばれるデバイスが搭載されている。近年バンド数の増加に伴い回路内の信号経路が増えて複雑化しており、それに対応したスマートフォンの需要が高まっている。こういった背景のもと、搭載されるアンテナスイッチにはサイズが小さく高速動作が可能な半導体スイッチが用いられている。
【0003】
かかる半導体スイッチとしては、の重要な特性は、通過する高周波の低損失化である。そのためには、オン状態のFET(Field Effect Transistor、以下トランジスタと適宜表記する)の抵抗(オン抵抗、以下、Ronと適宜表記する)またはオフ状態のトランジスタの容量(オフ容量、以下、Coffと適宜表記する)を低下させること、すなわちオン抵抗とオフ容量との積(Ron*Coff)を小さくすることが重要となる。
【0004】
従来では、化合物を用いた半導体スイッチが性能面でのメリットから広く用いられていたが、近年SOI(Silicon on Insulator)基板を用いたスイッチがコスト面と性能面のバランスから台頭するかたちとなった。SOIスイッチではRonを下げるために不純物プロファイルの最適化やチャネルへの引っ張り応力付加による電子移動度向上(例えば特許文献1参照)が行われ、またCoffを下げるためにトップSiの薄膜化が行われてきた。
【0005】
スイッチングトランジスタのオン抵抗Ronの成分の内訳は、チャネル抵抗、配線抵抗、コンタクト抵抗であり、チャネル抵抗が多くの割合を占めている。チャネル抵抗が低減されると配線の寄生成分が無視できなくなる。近年では配線抵抗(以下、Rwireと適宜表記する)と配線容量(以下、Cwireと適宜表記する)をいかに低減するかが重要となっている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2011−199112号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
アンテナスイッチの場合、Ronを低減するためトランジスタのトータル幅長が1mm以上で設計されることが多く、ゲートの本数が数十本になることで引き回し部のRwireが必然的に大きくなる。また、従来の配線レイアウトにおいては、抵抗と容量が基本的にトレードオフの関係にあるためであり、両方をともに低減することは困難である。このため(Ron*Coff)でみると改善効果が乏しい。配線の引き回しを避けるためにパワー系トランジスタのように素子の直上からバンプまで接続する構成は、カップリング容量が顕著になる。また、高さ方向の抵抗を下げるため1素子への複数コンタクト配置やコンタクト径の大型化といった施策が必要となり、素子サイズの小型化が求められるアンテナスイッチ向けのトランジスタでは採用できない。
【0008】
したがって、本技術は、これらの問題点を解消することができる半導体装置を提供することにある。
【課題を解決するための手段】
【0009】
本技術は、共通のアクティブ領域上に複数のゲートを有するマルチゲート方式のトランジスタであって、
ソース領域及びドレイン領域にそれぞれ1列に並んだコンタクトから第1メタルをW長方向に引き出して束ねた櫛型メタル構造を有し、
第1メタルの根元部がソース領域及びドレイン領域の端部の直上と一致するか、もしくはソース領域及びドレイン領域の端部よりもW長方向に内側に配置されている配線レイアウトを有することを特徴とする半導体装置である。
【発明の効果】
【0010】
少なくとも一つの実施形態によれば、オン抵抗とオフ容量の積を従来より小さくすることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本技術中に記載されたいずれかの効果又はそれらと異質な効果であっても良い。また、以下の説明における例示された効果により本技術の内容が限定して解釈されるものではない。
【図面の簡単な説明】
【0011】
【図1】図1は本技術を適用できる半導体装置の一例の配線レイアウトを示す平面図である。
【図2】図2は従来の配線レイアウトの例を示す斜視図である。
【図3】図3は従来の配線レイアウトのそれぞれに関するRwireの値を示すグラフである。
【図4】図4は従来の配線レイアウトのそれぞれに関するCwireの値を示すグラフである。
【図5】図5は本技術の説明に用いる略線図である。
【図6】図6は本技術の説明に用いる斜視図である。
【図7】図7は従来の配線レイアウトの説明のための平面図である。
【図8】図8は参考例の配線レイアウトの説明のための平面図である。
【図9】図9は参考例に関して根元部の太らせ幅に対するRonの変化を示すグラフである。
【図10】図10は参考例に関して根元部の太らせ幅に対するCoffの変化を示すグラフである。
【図11】図11は参考例に関して根元部の太らせ幅に対する(Ron×Coff)の変化を示すグラフである。
【図12】図12は参考例に関して根元部の太らせ幅に対するPBの変化を示すグラフである。
【図13】図13は本技術の第1の実施形態の配線レイアウトを示す平面図である。
【図14】図14は本技術の第2の実施形態の配線レイアウトを示す平面図である。
【図15】図15は本技術の第1及び第2の実施形態に関して1MT根元部のS/D端からの距離の変化に対するRonの変化を示すグラフである。
【図16】図16は本技術の第1及び第2の実施形態に関して1MT根元部のS/D端からの距離の変化に対するCoffの変化を示すグラフである。
【図17】図17は本技術の第1及び第2の実施形態に関して1MT根元部のS/D端からの距離の変化に対する(Ron×Coff)の変化を示すグラフである。
【図18】図18は本技術の第1及び第2の実施形態に関して1MT根元部のS/D端からの距離の変化に対するPBの変化を示すグラフである。
【図19】図19はユニットW長に対する1MT根元部のS/D端からの距離の最適値を示すグラフである。
【図20】図20A及び図20Bは空隙を形成した電界効果トランジスタに対して本技術を適用した第3の実施形態を説明するための平面図である。
【図21】図21は1MT根元部の端部と対向1MTの間にも空隙が形成されている電界効果トランジスタに対して本技術を適用した第4の実施形態を説明するための平面図である。
【図22】図22は2MT以上の上層メモリを有する配線レイアウトに対して本技術を適用した第5の実施形態を説明するための平面図である。
【図23】図23は本技術の第6の実施形態を説明するための平面図である。
【発明を実施するための形態】
【0012】
以下に説明する実施形態は、本技術の好適な具体例であり、技術的に好ましい種々の限定が付されている。しかしながら、本技術の範囲は、以下の説明において、特に本技術を限定する旨の記載がない限り、これらの実施形態に限定されないものとする。
【0013】
本技術を適用できるマルチゲートトランジスタの一例の配線レイアウトについて図1を参照して説明する。マルチゲートトランジスタ1は、ゲート電極Gと、ソース電極Sと、ドレイン電極Dとを有している。ゲート電極Gは、櫛歯状のもので、同一方向(例えばY方向)に延長された複数の櫛歯部21と、複数の櫛歯部21を連結する根元部(ゲート引き回し配線)22a及び22bを有する。図1の例では、櫛歯部21が対向する根元部22a及び22bに接続されるH型の構成とされている。片側のみに根元部を有するT型の構成に対しても本技術を適用できる。図2では、ゲート電極Gに斜め線を付して表している。
【0014】
なお、以下の説明及び図面では、ゲート電極Gの櫛歯部21の長手方向をY方向、根元部22a及び22bの長手方向をX方向とし、その両方に直交する方向(積層方向)をZ方向とする。また、Y方向をW長方向と称し、X方向をL長方向と称する場合もある。
【0015】
ソース電極Sは、ゲート電極Gと同様に、櫛歯状のもので、同一方向(例えばY方向)に延長された櫛歯部31と、複数の櫛歯部31を連結する根元部(ソース引き回し配線)32とを有する。ドレイン電極Dは、ゲート電極G及びソース電極と同様に、櫛歯状のもので、同一方向(例えばY方向)に延長された櫛歯部41と、複数の櫛歯部41を連結する根元部(ドレイン引き回し配線)42とを有する。
【0016】
ソース電極Sの櫛歯部31と、ドレイン電極Dの櫛歯部41とは、ゲート電極Gの櫛歯部21の隙間に交互に配置されている。ゲート電極Gの櫛歯部21と、ソース電極Sの櫛歯部31と、ドレイン電極Dの櫛歯部41とは、アクティブ領域(活性領域)Aの内側に配置されている。ゲート電極Gの根元部22と、ソース電極Sの根元部32と、ドレイン電極Dの根元部42とは、アクティブ領域Aの外側の素子分離領域に配置されている。アクティブ領域AのY方向の長さをユニットW長と称する。
【0017】
第1メタル(以下、1MTと表記する)は、ソース電極Sと、ドレイン電極Dとを含む。第1メタルM1は、例えば、厚みが500nmないし1000nmであり、アルミニウム(Al)により構成されている。ソース電極Sは、Z方向に延びるコンタクトを通じて半導体層のソース領域と接続され、ドレイン電極Dは、Z方向に延びるコンタクトを通じて半導体層のソース領域と接続されている。コンタクトは、例えばタングステン(W)から構成されている。
【0018】
図1の配線レイアウトは、マルチゲート数が10本の例である。本技術においては、マルチゲート数が10本に限られないが、10本以上であることが効果の面から好ましい。また、ソース/ドレイン領域のコンタクトがゲートを挟んでL長方向の正面に少なくとも1つ存在しているようになされる。
【0019】
従来のマルチゲートトランジスタの配線レイアウトのいくつかの例について図2A〜図2Dを参照して説明する。図2Aは、トランジスタのソース/ドレインの取り出し/引き回しにMT1のみを使用する例である。図2A〜図2Dにおいて、Gがゲート電極を示し、Dがドレイン電極を示し、Sがソース電極を示す。また、Alは、1MT、第2メタル(2MTと表記する)又は第3メタル(3MTと表記する)の材料であるアルミニウムを示し、Wがコンタクトの材料であるタングステンを示している。
【0020】
Rwireを下げるために、図2Bに示すように、1MTの直上に2MTを配置した配線レイアウト(2MTハーフスタック)が使用される。Cwireの過度な増加を防止するために、ユニット幅方向においてMT1の半分までしかMT2が存在しないようになされて、1MT及び2MT間の対向面積の減少がなされている。
【0021】
さらに,図2Cに示すように、2MTの直上に3MTを配置した配線レイアウト(3MTハーフスタック)が使用される。また、図2Dに示すように、Rwireを下げるために、隣り合うドレイン電極同士、並びに隣り合うソース電極同士をショートさせる配線レイアウト(2MT/3MTショート)が用いられる。
【0022】
本技術は、上述した1MTのみ、2MTハーフスタック、3MTハーフスタック及び2MT/3MTショートの配線レイアウトのいずれに対して適用することができる。但し、1MTのみでは、Rwireを減少させることが難しいので、好ましくは、1MTの根元部の直上に1MT以上の上層メタルがオーバーラップするようになされる。
【0023】
本技術は、スイッチ用途のトランジスタに関するものであり、パワー系用途のトランジスタと異なる配線レイアウトを有している。すなわち、パワー系トランジスタの場合では、Rwireを下げるために引き回しを極力避けるようになされている。すなわち、ソース/ドレインをシリコンチップの直上にスタックして取り出し、そのままバンプに接続する特殊な構成となっている。
【0024】
本技術が適用される例えばアンテナスイッチではRonを低減するためトランジスタのトータルW長が1mm以上で設計されることが多く、ゲートの本数が数十本になることで引き回し部のRwireが必然的に大きくなる。またソース/ドレイン部メタルをハーフスタック形状にせざるを得ないのは抵抗と容量が基本的にトレードオフの関係にあるためであり、両特性ともに低減することは困難である。このため(Ron×Coff)でみると改善効果が乏しい問題があった。
【0025】
図2A〜図2Dに示すような従来の配線レイアウトのそれぞれのRwire及びCwireを電磁界シミュレーションで計算した結果を図3及び図4に示す。図3がRwireの各配線レイアウト依存性を示し、図4がCwireの各配線レイアウト依存性を示す。ユニットW長を25μm、櫛歯数を40本としてシミュレーションを行なった。
【0026】
1MTのみの配線レイアウト(図2A)、2MTハーフスタック(図2B)、3MTハーフスタック(図2C)、2MT/3MTショート(図2D)のそれぞれのシミュレーション結果が順に示されている。図3に示すように、Rwireは、配線レイアウトを上述したように変化させるのにしたがって減少している。これに対して、図4に示すように、Cwireは、配線レイアウトを上述したように変化させるのにしたがって増加している。したがって、従来の配線レイアウトは、(Ron×Coff)を減少させる効果が少ない問題があった。
【0027】
配線の引き回しを避けるために、上述したパワー系トランジスタのように素子の直上からバンプまで接続する構成は、カップリング容量が顕著になる。また、高さ方向の抵抗を下げるため1
素子への複数コンタクト配置やコンタクト径の大型化といった対策が必要となり、素子サイズの小型化が求められるアンテナスイッチ向けの電界効果トランジスタでは採用することが困難である。
【0028】
本技術は、かかる問題点を解決しようとするものである。本技術は、マルチゲート方式のスイッチトランジスタの配線レイアウト(簡単のため櫛歯部が1個の場合)において、ソース/ドレインをそれぞれW長方向に引き出して束ねた櫛型の1MTの根元部(結合部)の端部を、図5において矢印で示すように、ソース/ドレインイオン領域のW長方向の端部の直上とツラ(一致する位置)に配置する。図6は、ソース/ドレイン領域の端部を破線で示している。又は、根元部(結合部)の端部をソース/ドレイン領域のW長方向の端部よりも内側に配置する。このとき対向する1MTは、W長方向の中央部に向けて後退させ、寄せ幅によって(ユニットW長によって)端部のコンタクト(1CONと表記する)を間引く。一例として、内側に配置された根元部の端部と対向する1MTのW長方向の距離が(0.1μm〜0.8μm)の範囲とされている。こうすることで最も電流が集中する1MTの根元部のメタルが太くなり、Rwireを低下させることができるとともに、ソース/ドレインの対向するメタルの面積が減少することでCwireを低下させることができる。
【0029】
本技術は、電界効果トランジスタの全体サイズ及び耐圧は適用前後で変わらない。寄せ幅を大きくしていくと、Coffは単調低下の傾向となるが、電界効果トランジスタの実効W長が小さくなる(実動作領域が狭くなる)ことで、Ronに関してはあるポイントから増加傾向と振る舞いが変化する。すなわちユニットW長に応じて1MT根元部の最適な寄せ幅を設定する。
【0030】
さらに、配線レイアウトの例について説明する。(ドレイン→ゲート→ソース→ゲート→ドレイン)というように隣と拡散層を共有して連なるマルチゲート方式のトランジスタにおいて、例えばドレインとソースはW長方向のそれぞれ逆方向に1MTを引き出して束ね、櫛型の形状とする。ゲート電極も同じくW長方向に引き出して片側で束ねる。片側で束ねる構成をT型と表記する。図1に示すような両側でゲート電極を束ねる構成をH型と表記する。
【0031】
ここで、メタルの材料は、Alや、Cuで、1MTの膜厚は、200〜1000nm、1MTの幅は、200〜700nm、1CONの高さは、300〜1100nm、1CONの径は、100〜500nm、ゲート電極の厚みは50〜300nm、ゲート長は10〜500nmの範囲とする。なお、ゲートには、多結晶シリコンのみならずTiNやTiAlN、TaN、TaCといったメタル 料を使用してもよい。
【0032】
ボディコンタクトは通常この束ねたゲートと、束ねたドレインもしくはソースの1MT根元部との間に配置する。ボディコンタクトもマルチコンタクトとしてゲート、ドレインもしくはソースの1MTと平行に1MTを配することが多いが、図7の従来の構成では、単体で配置する。この状態から、図8に示すように、ソース/ドレインの1MT根元部をゲート電極近くまで太らせる。この配線レイアウトは、参考例であり、参考例のRonの実測結果を図9に示す(ユニット長が25μm、合計W長が1mmの例である)。また、参考例のCoffの実測結果を図10に示す。
【0033】
図9は、1MT根元部の太らせ幅(横軸)と、Ron(縦軸)の関係を示すグラフである。太らせ幅を大きくすると、Rwireが低下するため、Ronが微減することが分かる。図10は、1MT根元部の太らせ幅(横軸)と、Coff(縦軸)の関係を示すグラフである。図11は、1MT根元部の太らせ幅(横軸)と、(Ron×Coff)(縦軸)の関係を示すグラフである。図12は、1MT根元部の太らせ幅(横軸)と、PB(Power Break :耐圧と相関のあるファクター)(縦軸)との関係を示すグラフである。これらの図11及び図12から分かるように、太らせ幅を大きくしても、Coff及びPBが殆ど変化していない。
【0034】
Rwireが微減した結果、(Ron×Coff)も微減している。このように、配線レイアウトを従来の構成(図7)から図8に示すように、変更することによって、特性改善はみられるものの、効果は−1fs(10-15 )台と僅かなものである。
【0035】
本技術の第1の実施形態は、図13に示すように、ソース/ドレインの1MTの根元部の端部がソース/ドレイン領域のW長方向の端部の直上とツラになるまで(端部の直上と一致する位置まで)太くした配線レイアウトである。また、本技術の第2の実施形態は、図14に示すように、ソース/ドレインの1MTの根元部の端部がソース/ドレイン領域のW長方向の端部よりも内側に入れるまで太くした配線レイアウトである。いずれの実施形態においても、このとき対向する1MT(ドレイン1MTの根元部を太らせる場合はソース電極、ソース1MTの根元部を太らせる場合はドレイン電極)は、W長方向の中央に向けて後退させ、端部のコンタクトは除去するものとする。1MT根元部と対向する1MT間の距離は、0.2μm〜1.0μmとして、コンタクトはそのなかで置ける数の最大個数を配置するものとする。
【0036】
第1の実施形態及び第2の実施形態に関して、Ronの実測結果を図15に示し、Coffの実測結果を図16に示し、(Ron×Coff)の実測結果を図17に示し、PBの実測結果を図18に示す。これらのデータは、例えばユニット長が25μm、合計W長が1mmの例の場合のデータである。
【0037】
図15は、根元部の端部のソース/ドレイン領域のW長方向の端部からの距離(横軸)と、Ron(縦軸)の関係を示すグラフである。ソース/ドレイン領域の端部直上とツラにすると(距離が0)、図9の場合に比してRonが低下し、ソース/ドレイン領域の端部よりも内側に入れると、さらに、さらにRonが低下することが分かる。これはトランジスタのW長全体でみたときの動作が完全に均一ではなく、ソース/ドレイン領域の端部において、トランジスタの本来の能力が出しきれていない領域があることに起因すると考えられる。この領域においては1MT配線を太らせてRwireを下げたほうがトータルのRonを低下させることができる。
【0038】
また、あるポイント(ユニット長=25μmの場合、1MT根元部の端部は、ソース/ドレイン領域端部から1.2μm内側の位置)を境として、それ以上内側に入れると、Ronが増加する傾向がある。これはトランジスタの実効W長(実動作領域)が短くなることでRonに対し悪影響が現れる領域に入るためである。
【0039】
図16は、1MT根元部の端部の位置とCoffの関係を示すグラフである。図16に示すように、W長方向中央に近づくほど、Coffが一様に低下している。これは、ソース/ドレインの対向している1MTの面積が小さくなるためである。
【0040】
図17は、根元部の端部とソース/ドレイン領域のW長方向の端部の間の距離(横軸)と、
(Ron×Coff)(縦軸)の関係を示すグラフである。(Ron×Coff)は、Ronと同様な傾向を持ち、最適ポイントでみたときの下げ幅は、1MT根元部を太らせた配線レイアウトの場合(図8)から6.5fsとなり、非常に大きい。また、図18は、ソース/ドレイン領域のW長方向の端部からの距離(横軸)と、PB(Power Break :耐圧と相関のあるファクター)(縦軸)との関係を示すグラフである。PBは、ソース/ドレイン領域の端部からの距離を変えても変化していない。このように、本技術の第1及び第2の実施形態によれば、Ron、Coff、耐圧のトレードオフを回避することができる。
【0041】
また、1MT根元部の端部の最適な位置は、ユニット長毎に異なると考えられる。図19に示すように、ユニットW長とソース/ドレイン領域のW長方向の端部からの距離の最適値の関係は、基本的には比例関係にあると予測される。プロセスやデザインの違いによるマージンをみて、1MT根元部の最適位置は、ソース/ドレイン領域のW長方向の端部から(ユニットW長×0.05+/−ユニットW長×0.03)μm内側の範囲に存在するとみられる。例えばユニットW長が25μmの場合、1MT根元部の端部の最適位置はソース/ドレイン領域のW長方向の端部の内側から0.5〜2.0μmの範囲である。
【0042】
次に、本技術の第3の実施形態について説明する。第3の実施形態は、容量低減のために、ソース/ドレインの対向メタル間に真空領域である空隙(エアギャップ)を形成した電界効果トランジスタに対して本技術を適用したものである。図20Aに示すように、通常の配線レイアウトでは、空隙AGは、ソース/ドレイン領域の外側まで形成されている。一方、第3の実施形態では、1MT根元部のW長方向の端部を中央方向に寄せたとき、図20Bに示すように、対向1MTを後退させた分、空隙AGも同様に後退させる。これは1MT根元部と空隙AGが接触することでメタルが層間膜外に露出することを防ぐためである。
【0043】
本技術の第4の実施形態として、1MT根元部の端部と対向1MTの間にも空隙が形成されている場合を図21に示す。このような構造にすることでW長方向で対向するソース/ドレインメタル間に空隙AGが介在するので、Cwireを低減させることができる。空隙AGは、ミアンダ状の構造となる。
【0044】
本技術の第5の実施形態は、図22に示すように、2MT以上の上層メタルを有する配線レイアウトに対して本技術を適用したものである。2MT以上のメタル材料は、例えばAlやCuであり、メタルの膜厚は、200〜1000μm(最上層メタルの場合は、最大5000nm)、メタル幅は、200〜700nm、コンタクトの材料は、W若しくはCu、コンタクトの高さは、300〜1100nm、コンタクト径は、100〜500nmの範囲とする。
【0045】
本技術の第6の実施形態は、図23に示すように、2MT以上の上層メタルが根元部を覆い、且つトランジスタの動作領域直上は、ハーフスタック構成で隣り合うドレインメタル同士、ソースメタル同士をショートさせるようにしたものである。このような構造にすることでさらにRwireを下げることが可能である。
【0046】
本技術によれば、マルチゲート方式のトランジスタにおいて素子サイズ、耐圧は維持しながら櫛型のソース/ドレインの1MTの根元部が太くなるので、Rwireを低下させることができ、且つ対向メタルがW長中央に向かって後退することによって、ソース/ドレインの対向メタル面積を減少させてCwireも低下させることができる。よって、アンテナスイッチのような高周波スイッチにおいて重要な指標となる(Ron×Coff)を顕著に低減することができる。
【0047】
一例として、標準的なユニットW長が25μm、マルチゲート40本の電界効果トランジスタに対して本技術を適用した場合、櫛型1MTの根元部をソース/ドレイン領域のW長方向の端部より内側に1.2μm寄せて対向メタルを後退させ、端部のコンタクトプラグを除去すると、
(Ron×Coff)が6fs以上低減することができ、非常に顕著な効果を得ることができる。また、本技術を適用する前と比較して耐圧や、素子サイズが変わらず、Ron、Coff、耐圧,サイズの間に存在するトレードオフを回避することができる。
【0048】
なお、上述した第1〜第6の実施形態の構成は、ドレイン側メタル及びソース側メタルの両方に対して適用してもよいし、その何れか一方に対して適用してもよい。
また、本技術による配線レイアウトは、CMOS(Complementary Metal Oxide Semiconductor)回路に対して適用することができる。さらに、本技術による配線レイアウトは、ディスプレイ、イメージセンサ、半導体メモリ、高周波スイッチ、パワーアンプ、ローノイズアンプに対して適用することができる。
【0049】
以上、本技術の実施形態について具体的に説明したが、上述の各実施形態に限定されるものではなく、本技術の技術的思想に基づく各種の変形が可能である。また、上述の実施形態の構成、方法、工程、形状、材料及び数値などは、本技術の主旨を逸脱しない限り、互いに組み合わせることが可能である。例えば本技術においては、トランジスタの動作方式や導電型が限定されるものではない。本技術は、マルチゲート数が多いものほど得られる効果も大きいためアンテナスイッチ用途に適しているが、他用途の電界効果トランジスタに対しても適用可能である。さらに、下地の基板は、バルクシリコン、SOI(Silicon on Insulator)、GaAs、GaN、またはSiCといった化合物半導体、ガラス、サファイアのいずれでもよいので、汎用性に優れている。
【0050】
なお、本技術は、以下のような構成も取ることができる。
(1)
共通のアクティブ領域上に複数のゲートを有するマルチゲート方式のトランジスタであって、
ソース領域及びドレイン領域にそれぞれ1列に並んだコンタクトから第1メタルをW長方向に引き出して束ねた櫛型メタル構造を有し、
前記第1メタルの根元部が前記ソース領域及び前記ドレイン領域の端部の直上と一致するか、もしくは前記ソース領域及び前記ドレイン領域の端部よりもW長方向に内側に配置されている配線レイアウトを有することを特徴とする半導体装置。
(2)
前記コンタクトがゲートを挟んでL長方向の正面に少なくとも1つ存在していることを特徴とする(1)に記載の半導体装置。
(3)
前記第1メタル根元部の直上には、第2メタル以上の上層メタルがオーバーラップしていることを特徴とする(1)又は(2)に記載の半導体装置。
(4)
前記第1メタルの根元部がソース/ドレイン領域の直上(ツラ)から内側に(W長×0.05+ユニットW長×0.03)(μm)の範囲に配置されていることを特徴とする(1)から(3)のいずれかに記載の半導体装置。
(5)
前記第1メタルの根元部と対向する第1メタル間のW長方向の距離が0.1μm〜0.8μmの範囲であることを特徴とする(1)から(4)のいずれかに記載の半導体装置。
(6)
前記第1メタルの根元部と対向する第1メタルと基板を接続するコンタクトがソース/ドレイン領域直上から(ユニットW長×0.05−ユニットW長×0.03)(μm)の範囲には配置されていないことを特徴とする(1)から(4)のいずれかに記載の半導体装置。
(7)
前記トランジスタのドレイン側メタルとソース側メタルの両方が(1)から(6)のいずれかの配線レイアウトとされていることを特徴とする半導体装置。
(8)
前記トランジスタのドレイン側メタルとソース側メタルの一方が(1)から(6)のいずれかの配線レイアウトとされていることを特徴とする半導体装置。
(9)
前記トランジスタのマルチゲート数が10本以上である半導体装置における(1)から(8)のいずれかに記載の半導体装置。
(10)
前記トランジスタにSOI基板が用いられている(1)から(9)のいずれかに記載の半導体装置。
(11)
前記トランジスタに化合物半導体が用いられている(1)から(9)のいずれかに記載の半導体装置。
【符号の説明】
【0051】
1・・・トランジスタ、G・・・ゲート電極、21・・・ゲート電極の根元部、
22a,22b・・・ゲート電極の櫛歯部、D・・・ドレイン電極、
31・・・ドレイン電極の根元部、32・・・ドレイン電極の櫛歯部、S・・・ソース電極、41・・・ソース電極の根元部、42・・・ソース電極の櫛歯部、
A・・・アクティブ領域、AG・・・空隙
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】