(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2021005641
(43)【公開日】20210114
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
   H01L 21/822 20060101AFI20201211BHJP
   H01L 27/04 20060101ALI20201211BHJP
   H01L 21/8244 20060101ALI20201211BHJP
   H01L 27/11 20060101ALI20201211BHJP
   H01L 29/786 20060101ALI20201211BHJP
   H01L 21/336 20060101ALI20201211BHJP
【FI】
   !H01L27/04 T
   !H01L27/11
   !H01L29/78 613B
   !H01L29/78 624
【審査請求】未請求
【請求項の数】15
【出願形態】OL
【全頁数】30
(21)【出願番号】2019118877
(22)【出願日】20190626
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
【住所又は居所】東京都江東区豊洲三丁目2番24号
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】坪井 信生
【住所又は居所】東京都江東区豊洲三丁目2番24号 ルネサスエレクトロニクス株式会社内
【テーマコード(参考)】
5F038
5F083
5F110
【Fターム(参考)】
5F038BG09
5F038CA10
5F038CA11
5F038CA13
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5F110NN62
5F110NN65
5F110QQ17
5F110QQ19
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】SOI基板の製品領域にメモリセルアレイを設け、SOI基板のスクライブ領域にテスト用セルアレイTEGAを設ける。テスト用セルアレイTEGAには、メモリセルアレイと同じ構造からなる活性領域AcN1、活性領域AcN2および給電領域TAPが形成されている。活性領域AcN1、活性領域AcN2および給電領域TAPには、それぞれプラグPGd、プラグPGeおよびプラグPGtが形成されている。プラグPGdまたはプラグPGeと、プラグPGtとの間で導通が確認されるか否かを検査することで、メモリセルアレイにリークパスが発生しているか否かを判定することができる。
【選択図】図11
【特許請求の範囲】
【請求項1】
(a)半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層の上に形成された半導体層とを有するSOI基板を用意する工程、
(b)前記半導体層および前記絶縁層を貫通し、その底部が前記半導体基板内に位置する素子分離部を形成することで、前記SOI基板に、前記素子分離部によって区画された第1活性領域、第2活性領域および第1給電領域を形成する工程、
(c)前記第1活性領域、前記第2活性領域および前記第1給電領域の前記半導体基板に第1ウェル領域を形成する工程、
(d)前記第1給電領域の前記絶縁層および前記半導体層を選択的に除去する工程、
(e)前記第1活性領域の前記半導体層上に第1プラグを形成し、前記第2活性領域の前記半導体層上に第2プラグを形成し、前記第1給電領域の前記半導体基板上に、前記第1ウェル領域に電気的に接続される第3プラグを形成する工程、
(f)前記第1プラグ、前記第2プラグおよび前記第3プラグの上方において、前記第1プラグに電気的に接続される第1パッド電極を形成し、前記第2プラグに電気的に接続される第2パッド電極を形成し、前記第3プラグに電気的に接続される第3パッド電極を形成する工程、
(g)前記第1パッド電極、前記第2パッド電極および前記第3パッド電極にそれぞれ異なる電圧を供給し、前記第1パッド電極または前記第2パッド電極と、前記第3パッド電極との間で導通が確認されるか否かを判定する第1判定処理を行う工程、
を有し、
前記第1活性領域および前記第2活性領域は、それぞれ平面視における第1方向に延在し、且つ、前記第1方向と直交する第2方向で互いに隣接している、半導体装置の製造方法。
【請求項2】
請求項1に記載の半導体装置の製造方法において、
前記(e)工程前に、前記第1活性領域と前記第2活性領域との間に位置する前記素子分離部の上面の一部にも形成されるように、前記第1活性領域の前記半導体層上に第1エピタキシャル層を形成し、前記第2活性領域の前記半導体層上に第2エピタキシャル層を形成する工程、
を更に有し、
前記(e)工程において、前記第1プラグは前記第1エピタキシャル層上に形成され、前記第2プラグは前記第2エピタキシャル層上に形成される、半導体装置の製造方法。
【請求項3】
請求項2に記載の半導体装置の製造方法において、
前記(g)工程では、前記第1パッド電極と前記第2パッド電極との間で導通が確認されるか否かを判定する第2判定処理も行われる、半導体装置の製造方法。
【請求項4】
請求項3に記載の半導体装置の製造方法において、
前記(b)工程では、前記SOI基板に、前記素子分離部によって区画された第3活性領域、第4活性領域および第2給電領域も形成され、
前記(c)工程では、前記第3活性領域、前記第4活性領域および前記第2給電領域の前記半導体基板に第2ウェル領域が形成され、
前記(d)工程では、前記第2給電領域の前記絶縁層および前記半導体層が選択的に除去され、
前記(e)工程では、前記第3活性領域の前記半導体層上に第4プラグが形成され、前記第4活性領域の前記半導体層上に第5プラグが形成され、前記第2給電領域の前記半導体基板上に、前記第2ウェル領域に電気的に接続される第6プラグが形成され、
前記(f)工程では、前記第4プラグ、前記第5プラグおよび前記第6プラグの上方において、前記第4プラグに電気的に接続される第4パッド電極が形成され、前記第5プラグに電気的に接続される第5パッド電極が形成され、前記第6プラグに電気的に接続される第6パッド電極が形成され、
前記(g)工程では、前記第4パッド電極、前記第5パッド電極および前記第6パッド電極にそれぞれ異なる電圧を供給し、前記第4パッド電極または前記第5パッド電極と、前記第6パッド電極との間で導通が確認されるか否かを判定する第3判定処理、および、前記第5パッド電極と前記第6パッド電極との間で導通が確認されるか否かを判定する第4判定処理も行われ、
前記第3活性領域および前記第4活性領域は、それぞれ前記第2方向に延在し、且つ、前記第1方向で互いに隣接している、半導体装置の製造方法。
【請求項5】
請求項1に記載の半導体装置の製造方法において、
前記(b)工程では、前記SOI基板に、前記素子分離部によって区画された第5活性領域、第6活性領域および第3給電領域も形成され、
前記(c)工程では、前記第5活性領域、前記第6活性領域および前記第3給電領域の前記半導体基板に第3ウェル領域が形成され、
前記(d)工程では、前記第5活性領域、前記第6活性領域および前記第3給電領域の前記絶縁層および前記半導体層が選択的に除去され、
前記(e)工程では、前記第5活性領域の前記半導体層上に第7プラグが形成され、前記第6活性領域の前記半導体層上に第8プラグが形成され、前記第3給電領域の前記半導体基板上に、前記第3ウェル領域に電気的に接続される第9プラグが形成され、
前記(f)工程では、前記第7プラグ、前記第8プラグおよび前記第9プラグの上方において、前記第7プラグに電気的に接続される第7パッド電極が形成され、前記第8プラグに電気的に接続される第8パッド電極が形成され、前記第9プラグに電気的に接続される第9パッド電極が形成され、
前記(g)工程では、前記第7パッド電極、前記第8パッド電極および前記第9パッド電極にそれぞれ異なる電圧を供給し、前記第7パッド電極と前記第8パッド電極との間の抵抗値を検査する工程が行われ、
前記第5活性領域および前記第6活性領域は、それぞれ前記第1方向に延在し、且つ、前記第2方向で互いに隣接している、半導体装置の製造方法。
【請求項6】
請求項1に記載の半導体装置の製造方法において、
前記(b)工程では、前記第1活性領域、前記第2活性領域および前記第1給電領域を含む複数の活性領域が形成され、
前記複数の活性領域の前記第1方向または前記第2方向における幅のうち、前記第1活性領域の前記第2方向における幅、または、前記第2活性領域の前記第2方向における幅は、最も狭い、半導体装置の製造方法。
【請求項7】
請求項1に記載の半導体装置の製造方法において、
前記SOI基板は、SRAM回路が形成される製品領域、および、平面視において前記製品領域を囲むスクライブ領域を有し、
前記第1活性領域、前記第2活性領域および前記第1給電領域は、前記スクライブ領域に形成される、半導体装置の製造方法。
【請求項8】
請求項7に記載の半導体装置の製造方法において、
前記製品領域には、前記第1活性領域、前記第2活性領域および前記第1給電領域とそれぞれ同じ構造からなる第7活性領域、第8活性領域および第4給電領域が形成され、
前記製品領域における前記第7活性領域および前記第8活性領域には、それぞれ前記SRAM回路の一部を構成するトランジスタが形成され、
前記スクライブ領域における前記第1活性領域および前記第2活性領域には、トランジスタが形成されない、半導体装置の製造方法。
【請求項9】
請求項8に記載の半導体装置の製造方法において、
前記第1判定処理の結果、前記第1パッド電極または前記第2パッド電極と、前記第3パッド電極との間で導通が確認されなかった場合、前記スクライブ領域に沿ってダイシングすることで、前記SOI基板を、それぞれ前記製品領域を有する複数の半導体チップに個片化する工程、
を更に有する、半導体装置の製造方法。
【請求項10】
請求項1に記載の半導体装置の製造方法において、
前記第1ウェル領域は、前記素子分離部よりも深い位置まで形成される、半導体装置の製造方法。
【請求項11】
(a)半導体基板と、前記半導体基板上に形成された絶縁層と、前記絶縁層の上に形成された半導体層とを有するSOI基板を用意する工程、
(b)前記半導体層および前記絶縁層を貫通し、その底部が前記半導体基板内に位置する素子分離部を形成することで、前記SOI基板に、前記素子分離部によって区画され、それぞれ平面視における第1方向に延在し、且つ、前記第1方向と直交する第2方向で互いに隣接する第1活性領域および第2活性領域を形成する工程、
(c)前記第1活性領域と前記第2活性領域との間に位置する前記素子分離部の上面の一部にも形成されるように、前記第1活性領域の前記半導体層上に第1エピタキシャル層を形成し、前記第2活性領域の前記半導体層上に第2エピタキシャル層を形成する工程、
(d)前記第1エピタキシャル層上に第1プラグを形成し、前記第2エピタキシャル層上に第2プラグを形成する工程、
(e)前記第1プラグおよび前記第2プラグの上方において、前記第1プラグに電気的に接続される第1パッド電極を形成し、前記第2プラグに電気的に接続される第2パッド電極を形成する工程、
(f)前記第1パッド電極および前記第2パッド電極にそれぞれ異なる電圧を供給し、前記第1パッド電極と前記第2パッド電極との間で導通が確認されたか否かを判定する判定処理を行う工程、
を有する、半導体装置の製造方法。
【請求項12】
請求項11に記載の半導体装置の製造方法において、
前記(b)工程では、前記第1活性領域および前記第2活性領域を含む複数の活性領域が形成され、
前記複数の活性領域の前記第1方向または前記第2方向における幅のうち、前記第1活性領域の前記第2方向における幅、または、前記第2活性領域の前記第2方向における幅は、最も狭い、半導体装置の製造方法。
【請求項13】
請求項11に記載の半導体装置の製造方法において、
前記SOI基板は、SRAM回路が形成される製品領域、および、平面視において前記製品領域を囲むスクライブ領域を有し、
前記第1活性領域および前記第2活性領域は、前記スクライブ領域に形成される、半導体装置の製造方法。
【請求項14】
請求項13に記載の半導体装置の製造方法において、
前記製品領域には、前記第1活性領域および前記第2活性領域とそれぞれ同じ構造からなる第3活性領域および第4活性領域が形成され、
前記製品領域における前記第3活性領域および前記第4活性領域には、それぞれ前記SRAM回路の一部を構成するトランジスタが形成され、
前記スクライブ領域における前記第1活性領域および前記第2活性領域には、トランジスタが形成されない、半導体装置の製造方法。
【請求項15】
請求項13に記載の半導体装置の製造方法において、
前記判定処理の結果、前記第1パッド電極と前記第2パッド電極との間で導通が確認されなかった場合、前記スクライブ領域に沿ってダイシングすることで、前記SOI基板を、それぞれ前記製品領域を有する複数の半導体チップに個片化する工程、
を更に有する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、例えば、SOI基板を用いた半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
低消費電力向けの半導体装置として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成されたシリコン層とを有するSOI(Silicon On Insulator)基板に、MISFET(Metal Insulator Semiconductor Field Effect Transistor)を形成する技術がある。このSOI基板上に形成したMISFETでは、シリコン層に形成される拡散領域に起因する寄生容量を低減することができる。このため、MISFETの動作速度向上および低消費電力化を図ることができる。
【0003】
一方で、SOC(System On Chip)と称される半導体装置には、ロジック回路およびメモリセルアレイが1つの半導体チップ内に搭載されている。そのようなメモリセルアレイとしてSRAM (StaticRandom Access Memory)回路が挙げられる。SRAM回路は、一般的に、その世代のデザインマニュアルの最小寸法または最小値より小さい寸法で形成される。また、メモリセルアレイは繰り返しパターンであるので、半導体チップの高集積化が可能である。
【0004】
例えば、特許文献1には、ロジック回路およびSRAM回路を1つの半導体チップ内に搭載する技術が開示されている。
【0005】
また、特許文献2には、ソース領域またはドレイン領域となるシリコン層上に形成するエピタキシャル層を、シリコン層の幅よりも広い幅で形成することで、プラグの形成位置がずれた場合に、プラグが半導体基板に接続されることを防止する技術が開示されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】国際公開第2016/151866号
【特許文献2】特開2014−236097号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
SOI基板に形成されるMISFETでは、シリコン層上に形成されるゲート電極だけでなく、半導体基板に形成されたウェル領域にも電圧を印加することで、MISFETの駆動電流を制御している。ここで、MISFETのソース領域またはドレイン領域と接続するためのプラグの形成位置がずれて、プラグが半導体基板に接触すると、MISFETが動作不良を起こしてしまう。このため、半導体装置の信頼性が低下する。
【0008】
プラグの形成位置のずれを許容できるように、SRAM回路のレイアウト寸法の拡大を実施すると、開発期間の長期化およびコストの増大を招き、レイアウトの拡大によって、高集積化のメリットは無くなってしまう。このため、半導体装置の微細化が阻害される。
【0009】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0010】
一実施の形態によれば、半導体装置の製造方法は、(a)半導体基板と、半導体基板上に形成された絶縁層と、絶縁層の上に形成された半導体層とを有するSOI基板を用意する工程、(b)半導体層および絶縁層を貫通し、その底部が半導体基板内に位置する素子分離部を形成することで、SOI基板に、素子分離部によって区画された第1活性領域、第2活性領域および第1給電領域を形成する工程、を有する。また、半導体装置の製造方法は、(c)第1活性領域、第2活性領域および第1給電領域の半導体基板に第1ウェル領域を形成する工程、(d)第1給電領域の絶縁層および半導体層を選択的に除去する工程、を有する。また、半導体装置の製造方法は、(e)第1〜第3活性領域の半導体層上に、それぞれ第1〜第3プラグを形成する工程、(f)第1〜第3プラグの上方において、第1〜第3プラグにそれぞれ電気的に接続される第1〜第3パッド電極を形成する工程、(g)第1〜第3パッド電極にそれぞれ異なる電圧を供給し、第1パッド電極または第2パッド電極と、第3パッド電極との間で導通が確認されるか否かを判定する第1判定処理を行う工程、を有する。ここで、第1活性領域および第2活性領域は、それぞれ平面視における第1方向に延在し、且つ、前記第1方向と直交する第2方向で互いに隣接している。
【0011】
また、一実施の形態によれば、半導体装置の製造方法は、(a)半導体基板と、半導体基板上に形成された絶縁層と、絶縁層の上に形成された半導体層とを有するSOI基板を用意する工程、(b)半導体層および絶縁層を貫通し、その底部が半導体基板内に位置する素子分離部を形成することで、SOI基板に、素子分離部によって区画され、それぞれ平面視における第1方向に延在し、且つ、第1方向と直交する第2方向で互いに隣接する第1活性領域および第2活性領域を形成する工程、を有する。また、半導体装置の製造方法は、(c)第1活性領域と第2活性領域との間に位置する素子分離部の上面の一部にも形成されるように、第1活性領域の半導体層上に第1エピタキシャル層を形成し、第2活性領域の半導体層上に第2エピタキシャル層を形成する工程、(d)第1および第2エピタキシャル層上にそれぞれ第1および第2プラグを形成する工程、を有する。また、半導体装置の製造方法は、(e)第1および第2プラグの上方において、第1および第2プラグにそれぞれ電気的に接続される第1および第2パッド電極を形成する工程、(f)第1および第2パッド電極にそれぞれ異なる電圧を供給し、第1パッド電極と第2パッド電極との間で導通が確認されたか否かを判定する判定処理を行う工程、を有する。
【発明の効果】
【0012】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0013】
【図1】実施の形態1における半導体装置のメモリセルを示す回路図である。
【図2】実施の形態1における半導体装置のメモリセルを示す斜視図である。
【図3】実施の形態1における半導体装置のメモリセルアレイを示す平面図である。
【図4】従来技術における半導体装置を示す斜視図である。
【図5】検討例における半導体装置を示す断面図である。
【図6】検討例における半導体装置を示す断面図である。
【図7】検討例における半導体装置を示す断面図である。
【図8】本願発明者が集計したデータである。
【図9】実施の形態1における半導体装置を示す平面図である。
【図10】実施の形態1における半導体装置のテスト用セルを示す斜視図である。
【図11】実施の形態1における半導体装置のテスト用セルアレイを示す平面図である。
【図12】実施の形態1における半導体装置を示す等価回路図である。
【図13】実施の形態1における半導体装置を示す模式図である。
【図14】実施の形態1における半導体装置の製造工程を示すフローチャートである。
【図15】変形例における半導体装置を示す模式図である。
【図16】実施の形態1における半導体装置の製造工程を示す断面図である。
【図17】図16に続く半導体装置の製造工程を示す断面図である。
【図18】図17に続く半導体装置の製造工程を示す断面図である。
【図19】図18に続く半導体装置の製造工程を示す断面図である。
【図20】図19に続く半導体装置の製造工程を示す断面図である。
【図21】図20に続く半導体装置の製造工程を示す断面図である。
【図22】図21に続く半導体装置の製造工程を示す断面図である。
【図23】図22に続く半導体装置の製造工程を示す断面図である。
【図24】図23に続く半導体装置の製造工程を示す断面図である。
【図25】図24に続く半導体装置の製造工程を示す断面図である。
【図26】図25と異なる領域を示す断面図である。
【図27】実施の形態2における半導体装置を示す断面図である。
【図28】実施の形態3における半導体装置のテスト用セルを示す斜視図である。
【図29】実施の形態3における半導体装置を示す断面図である。
【図30】実施の形態1〜3における半導体装置の効果を纏めた表である。
【発明を実施するための形態】
【0014】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0015】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0016】
また、実施の形態で用いられる図面では、図面を見易くするために、断面図であってもハッチングが省略されている場合もあり、平面図であってもハッチングが付されている場合もある。
【0017】
また、本願において説明されるX方向およびY方向は互いに直交し、X方向およびY方向からなる面は水平面となる。また、Z方向は、X方向およびY方向に直交し、上記水平面に垂直な鉛直方向である。本願では、Z方向をある構造体の厚さ方向として説明する場合もある。
【0018】
(実施の形態1)
<メモリセルアレイMCA(メモリセルMC)の構成>
以下に図1〜図3を用いて、実施の形態1における半導体装置を説明する。半導体装置には、SRAM回路のようなメモリセルアレイMCAが形成されている。例えば、図3に示されるメモリセルアレイMCAは、破線で囲まれたメモリセルMCを複数有する。図1には、1つのメモリセルMCの回路構成が示され、図2には、1つのメモリセルMCの簡易的な斜視図が示されている。なお、後で詳細に説明するが、半導体装置のスクライブ領域SAには、メモリセルアレイMCAとほぼ同じ構造からなるテスト用セルTEG1が設けられている。
【0019】
図1に示されるように、メモリセルMCは、一対のビット線BL、/(バー)BLと、ワード線WLとの交差部に配置される。このメモリセルMCは、一対のロードトランジスタ(負荷用MISFET)Lo1、Lo2、一対のアクセストランジスタ(転送用MISFET)Acc1、Acc2および一対のドライバトランジスタ(駆動用MISFET)Dr1、Dr2を有する。ロードトランジスタLo1、Lo2は、pチャネル型のトランジスタであり、アクセストランジスタAcc1、Acc2およびドライバトランジスタDr1、Dr2は、nチャネル型のトランジスタである。
【0020】
メモリセルMCを構成する6つのトランジスタのうち、ロードトランジスタLo1およびドライバトランジスタDr1はCMOSインバータを構成し、ロードトランジスタLo2およびドライバトランジスタDr2は、他のCMOSインバータを構成している。これら一対のCMOSインバータの相互の入出力端子であるノードN1、N2は、交差結合され、1ビットの情報を記憶する情報蓄積部として、フリップフロップ回路を構成している。
【0021】
以下に、上記6つのトランジスタの接続について説明する。
【0022】
電源電圧VddとノードN1との間にロードトランジスタLo1が接続され、ノードN1と基準電圧Vssとの間にドライバトランジスタDr1が接続され、ロードトランジスタLo1およびドライバトランジスタDr1の各々のゲート電極は、ノードN2に接続されている。電源電圧VddとノードN2との間にロードトランジスタLo2が接続され、ノードN2と接地電圧Vssとの間にドライバトランジスタDr2が接続され、ロードトランジスタLo2およびドライバトランジスタDr2の各々のゲート電極は、ノードN1に接続されている。
【0023】
ビット線BLとノードN1との間にアクセストランジスタAcc1が接続され、ビット線/BLとノードN2との間にアクセストランジスタAcc2が接続され、アクセストランジスタAcc1およびアクセストランジスタAcc2の各々のゲート電極は、ワード線WLに接続されている。
【0024】
なお、図1に破線で示されるリークパスLP1、LP2については、後で詳細に説明する。
【0025】
図1の回路図と、図2および図3に示される各プラグとの関係を説明する。
【0026】
プラグPGaは、ドライバトランジスタDr1と基準電位Vssとの間に設けられ、プラグPGbは、ドライバトランジスタDr1とアクセストランジスタAcc1との間に設けられている。プラグPGcは、アクセストランジスタAcc1とビット線BLとの間に設けられ、プラグPGdは、ロードトランジスタLo1と電源電位Vddとの間に設けられている。
【0027】
プラグPGhは、ドライバトランジスタDr2と基準電位Vssとの間に設けられ、プラグPGgは、ドライバトランジスタDr2とアクセストランジスタAcc2との間に設けられている。プラグPGfは、アクセストランジスタAcc2とビット線/BLとの間に設けられ、プラグPGeは、ロードトランジスタLo2と電源電位Vddとの間に設けられている。
【0028】
プラグ(シェアードコンタクトプラグ)SPG1は、ロードトランジスタLo2およびドライバトランジスタDr2のゲート電極G3と、ロードトランジスタLo1のドレイン領域とに跨って形成され、図示しない配線によってプラグPGbに電気的に接続されている。プラグ(シェアードコンタクトプラグ)SPG2は、ロードトランジスタLo1およびドライバトランジスタDr1のゲート電極G2と、ロードトランジスタLo2のドレイン領域とに跨って形成され、図示しない配線によってプラグPGgに電気的に接続されている。
【0029】
一方のプラグPGwは、アクセストランジスタAcc1のゲート電極G2に接続され、アクセストランジスタAcc1とワード線WLとの間に設けられている。他方のプラグPGwは、アクセストランジスタAcc2のゲート電極G4に接続され、アクセストランジスタAcc2とワード線WLとの間に設けられている。
【0030】
上記6つのトランジスタは、半導体基板SUB、絶縁層BOXおよび半導体層SLを有するSOI基板に形成される。SOI基板は、後述する素子分離部STIによって複数の活性領域に区画され、メモリセルMCにおいて、活性領域AcP1、AcP2、AcN1、AcN2に区画されている。活性領域AcP1、AcP2、AcN1、AcN2は、それぞれY方向に延在し、X方向において互いに離間している。また、X方向において、活性領域AcN1は、活性領域AcN2および活性領域AcP1に隣接し、活性領域AcN2は、活性領域AcN1および活性領域AcP2に隣接している。図3に示されるように、これらの活性領域AcP1、AcP2、AcN1、AcN2が折り返して繰り返されることで、メモリセルアレイMCAが構成される。
【0031】
また、半導体層SLの厚さは薄く、10nm程度であるので、半導体層SL上にはエピタキシャル層EPが形成されている。活性領域AcP1、AcP2における半導体基板SUBにはp型のウェル領域が形成され、活性領域AcN1、AcN2における半導体基板SUBには後述のn型のウェル領域NWが形成されている。
【0032】
ロードトランジスタLo1は活性領域AcN1に形成され、ロードトランジスタLo2は活性領域AcN2に形成され、アクセストランジスタAcc1およびドライバトランジスタDr1は活性領域AcP1に形成され、アクセストランジスタAcc2およびドライバトランジスタDr2は活性領域AcP2に形成されている。
【0033】
活性領域AcN1、AcN2におけるn型のウェル領域NWには、バックゲート電圧Vbg1が印加され、活性領域AcP1、AcP2におけるp型のウェル領域には、バックゲート電圧Vbg1と異なるバックゲート電圧Vbg2が印加される。
【0034】
ロードトランジスタLo1の閾値は、ゲート電極G1に印加される電圧およびバックゲート電圧Vbg1によって制御され、ロードトランジスタLo2の閾値は、ゲート電極G3に印加される電圧およびバックゲート電圧Vbg1によって制御される。アクセストランジスタAcc1の閾値は、ゲート電極G2に印加される電圧およびバックゲート電圧Vbg2によって制御され、アクセストランジスタAcc2の閾値は、ゲート電極G4に印加される電圧およびバックゲート電圧Vbg2によって制御される。ドライバトランジスタDr1の閾値は、ゲート電極G1に印加される電圧およびバックゲート電圧Vbg2によって制御され、ドライバトランジスタDr2の閾値は、ゲート電極G3に印加される電圧およびバックゲート電圧Vbg2によって制御される。
【0035】
バックゲート電圧Vbg1は、複数の活性領域の一部であり、且つ、メモリセルアレイMCAの一部に設けられた給電領域TAPにおいて、プラグPGtを介してウェル領域NWへ給電される。給電領域TAPにおいて、半導体層SLおよび絶縁層BOXは除去されている。また、バックゲート電圧Vbg2は、図示しない他の給電領域において、p型のウェル領域へ給電される。
【0036】
<メモリセルMCが有する問題点について>
図4は、従来技術におけるSRAM回路のメモリセルMCaを示している。メモリセルMCaでは実施の形態1のようなSOI基板が使用されておらず、半導体基板SUBに上記6つのトランジスタが形成されている。
【0037】
上述のように、SRAM回路は、その世代のデザインマニュアルの最小寸法または最小値より小さい寸法で形成される。特に、ロードトランジスタLo1、Lo2が形成される活性領域AcN1、AcN2のX方向における幅は、ウェハ(SOI基板)内に形成されている複数の活性領域のY方向またはX方向における幅のうち、最も狭い。例えば、X方向において、活性領域AcN1、AcN2に形成される各プラグの幅は、活性領域AcN1、AcN2の幅とほぼ同じである。
【0038】
ここで、従来のメモリセルMCaと同様の寸法でSOI基板にメモリセルMCを形成しようと試みた場合、以下のような問題が発生することが、本願発明者の検討により分かった。
【0039】
図5は、検討例のメモリセルMCの問題点を説明するための図面であり、図3のA1−A1線に沿った断面図である。なお、図5では、層間絶縁膜ILおよび絶縁膜IF3にコンタクトホール(シェアードコンタクトホール)SCHが形成され、コンタクトホールSCHの内部に埋め込まれたプラグSPG1、SPG2が、エピタキシャル層EP上に形成されたシリサイド層SIに接続されている。
【0040】
幅の狭い活性領域AcN1、AcN2にプラグSPG1、SPG2などの各プラグを形成する場合、例えばマスクの合わせずれによってコンタクトホールSCHの形成位置がずれると、コンタクトホールSCHが素子分離部STIの途中まで到達し、半導体基板SUBの上面よりも下に到達することがある。そうすると、プラグSPG1、SPG2と半導体基板SUB(ウェル領域NW)との間で、リークパスLP1が形成される。ロードトランジスタLo1、Lo2のソース領域またはドレイン領域となる拡散領域PDには、ウェルNWに印加されるバックゲート電圧Vbg1と異なる電圧が印加される。そのため、リークパスLP1に起因してメモリセルMCの動作不良が発生する。
【0041】
なお、図7は、図3のB1−B1線に沿った断面図であり、給電領域TAPの構造を示している。図7に示されるように、給電領域TAPは、SOI基板のうち絶縁層BOXおよび半導体層SLが設けられていない。ウェル領域NWは、図5乃至図7に示されるように、活性領域AcN1、活性領域AcN2および給電領域TAPに亘るように、活性領域AcN1、活性領域AcN2および給電領域TAPの半導体基板SUBに形成されている。そして、給電領域TAPにおいて、ウェル領域NWには、エピタキシャル層EP、シリサイド層SIおよびプラグPGtを介してバックゲート電圧Vbg1が供給されている。
【0042】
図6は、図5に示されるリークパスLP1に起因する不良を解消するための技術を示し、図5と同様なA1−A1線に沿った断面図である。
【0043】
図6に示されるように、エピタキシャル層EPの成長を促進させ、X方向におけるエピタキシャル層EPの幅を広くすれば、コンタクトホールSCHの形成位置がずれたとしても、コンタクトホールSCHの突き抜けを防止できる。すなわち、エピタキシャル層EPが半導体層SLおよび素子分離部STIに跨るように、エピタキシャル層EPを成長させる。しかしながら、エピタキシャル層EPが成長しすぎると、活性領域AcN1、AcN2の各々のエピタキシャル層EPがショートする、または、非常に近くなり、リークパスLP2が発生し易くなる。従って、アクセストランジスタAcc1、Acc2が互いに接続されるので、メモリセルMCの動作不良が発生する。
【0044】
図8は、活性領域AcN1、AcN2の付近で発生する不良と、活性領域AcN1、AcN2の幅(エピタキシャル層EPの幅)との関係について、本願発明者が集計したデータである。図8の不良には、リークパスLP1に起因する不良、リークパスLP2に起因する不良、および、エピタキシャル層EPの異常成長による不良が含まれる。
【0045】
なお、横軸に示される「エピタキシャル層EPの幅」が「大」とは、X方向における活性領域AcN1、AcN2の幅が狭くなることを意味し、X方向におけるエピタキシャル層EPの幅を変化させた場合と、単に活性領域AcN1、AcN2の各々の半導体層SLの間隔を狭めた場合とを含む。
【0046】
観測点Dでは、エピタキシャル層EPの幅が小さいことで、リークパスLP1に起因する不良が多い。観測点Eでは、エピタキシャル層EPの幅が広すぎることで、リークパスLP2に起因する不良が多い。観測点Fでは、エピタキシャル層EPの異常成長による不良が若干存在するものの、リークパスLP1、LP2に起因する不良が非常に少ない。
【0047】
エピタキシャル層EPの異常成長への対策については、下地となる半導体層SLの表面状態の改善など、プロセスの見直しが必要となるが、製造装置の状態または各製造装置の特性などに影響されるので、完全な対策を施すことは困難である。これに対して、リークパスLP1、LP2に起因する不良については、デバイス構造の改善を図ることで対策を行い易い。また、図8に示されるように、不良の大部分は、リークパスLP1、LP2に起因する不良である。従って、実施の形態1では、リークパスLP1、LP2に起因する不良を抑制することを目的とし、以下にその手段について説明する。
【0048】
なお、リークパスLP1、LP2の発生を防止するためには、活性領域AcN1、AcN2、AcP1、AcP2の各々の幅を広くするなど、メモリセルMCの寸法を大きくすればよい。しかしながら、寸法の拡大によって半導体装置の微細化が阻害されるので、そのような手段は好ましくない。
【0049】
<テスト用セルアレイTEGA(テスト用セルTEG1)の構造、および、その特徴>
実施の形態1では、活性領域AcN1、AcN2、AcP1、AcP2について、メモリセルMCと同様のレイアウトを有するテスト用セル(ダミーメモリセル)TEG1を設けている。
【0050】
図9に示されるように、SOI基板からなるウェハWFには、複数の製品領域PAおよび複数の製品領域PAを囲むスクライブ領域SAが設けられている。メモリセルアレイMCAを含む各種回路は、複数の製品領域PAにそれぞれ形成され、テスト用セルTEG1は、スクライブ領域SAに形成される。ダイシング工程などによって、スクライブ領域SAに沿って各製品領域PAが個片化されることで、製品領域PAおよび一部のスクライブ領域SAを有する半導体チップ(半導体装置)が製造される。
【0051】
図10は、テスト用セルTEG1の簡易的な斜視図であり、図2のメモリセルMCに対応している。図11は、複数のテスト用セルTEG1が設けられたテスト用セルアレイTEGAの平面図であり、図3のメモリセルアレイMCAに対応している。なお、メモリセルMCの各断面図(A1−A1、B1−B1、C1−C1)、および、テスト用セルTEG1の各断面図(A2−A2、B2−B2、C2−C2)については、図25および図26を参照できる。
【0052】
テスト用セルアレイTEGAおよびテスト用セルTEG1は、活性領域AcN1、AcN2、AcP1、AcP2について、メモリセルアレイMCAおよびメモリセルMCと同様のレイアウトを有するが、テスト用セルアレイTEGAおよびテスト用セルTEG1には、プラグPGd、PGe以外のプラグ、および、ゲート電極G2、G4以外のゲート電極が設けられていない。すなわち、テスト用セルアレイTEGAにおける活性領域AcN1、AcN2、AcP1、AcP2には、トランジスタが形成されていない。
【0053】
なお、テスト用セルアレイTEGAにおけるゲート電極G2、G4は、主に層間絶縁膜または配線層の平坦性を向上させる目的で、フローティング状態のダミーゲートDGとして設けられている。
【0054】
また、テスト用セルアレイTEGAにおいて、活性領域AcN1、AcN2、AcP1、AcP2の上方を通過する配線のレイアウトは、メモリセルアレイMCAとは異なっている。テスト用セルアレイTEGAにおいて、配線M1aおよび配線M1bは、それぞれX方向に延在し、配線M1aは複数のプラグPGd(活性領域AcN1)に接続され、配線M1bは複数のプラグPGe(活性領域AcN2)に接続されている。給電領域TAPの上方を通過する配線のレイアウトは、メモリセルアレイMCAとほぼ同じであり、テスト用セルアレイTEGAにおいて、配線M1cは、X方向に延在し、複数のプラグPGtに接続されている。
【0055】
実施の形態1では、このようなテスト用セルアレイTEGA(テスト用セルTEG1)を用いて、上述のリークパスLP1、LP2が発生しているか否かを調べることができる。
【0056】
図12は、テスト用セルアレイTEGAの等価回路図であり、図13は、テスト用セルアレイTEGAおよびパッド電極PAD1〜PAD3のレイアウトの概略を示す模式図である。
【0057】
パッド電極PAD1〜PAD3は、配線M1a〜M1cよりも上方に形成された最上層配線である。パッド電極PAD1は、配線M1aおよびプラグPGdに電気的に接続され、パッド電極PAD2は、配線M1bおよびプラグPGeに電気的に接続され、パッド電極PAD3は、配線M1cおよびプラグPGtに電気的に接続されている。
【0058】
テスト時において、パッド電極PAD1〜PAD3には、プローブなどのテスト用端子が接触され、それぞれ異なる電圧が供給される。例えば、パッド電極PAD1には基準電圧Vssが供給され、パッド電極PAD2には電源電圧Vddが供給され、パッド電極PAD3にはバックゲート電圧Vbg1が供給される。
【0059】
この状態で、パッド電極PAD1とパッド電極PAD2との間における導通検査、および、パッド電極PAD1またはパッド電極PAD2とパッド電極PAD3との間における導通検査を行う。すなわち、パッド電極PAD1〜PAD3の間で導通するか否かを検査することで、リークパスLP1またはリークパスLP2の発生の有無を検査することができる。
【0060】
例えば、パッド電極PAD1またはパッド電極PAD2と、パッド電極PAD3との間で導通が確認された場合、それは、活性領域AcN1または活性領域AcN2と、ウェル領域NWとの間でショートが発生していることを意味する。すなわち、図5で説明したようなコンタクトホールの突き抜けが発生し、リークパスLP1が発生していると判断できる。
【0061】
また、パッド電極PAD1とパッド電極PAD2との間で導通が確認された場合、それは、活性領域AcN1と活性領域AcN2との間でショートが発生していることを意味する。すなわち、図6で説明したようなエピタキシャル層EPの接触が発生し、リークパスLP2が発生していると判断できる。
【0062】
なお、配線M1aおよび配線M1bは、Y方向において交互に配置され、平面視において櫛歯状にレイアウトされている。テスト用セルアレイTEGAも、複数のテスト用セルTEG1が折り返して繰り返されるパターンからなるので、配線M1aおよび配線M1bのレイアウトを最適化することができる。
【0063】
ここで、テスト用セルアレイTEGA(テスト用セルTEG1)において、リークパスLP1またはリークパスLP2が発生している場合、それは、各活性領域が同様のレイアウトで構成されているメモリセルアレイMCA(メモリセルMC)においても、リークパスLP1またはリークパスLP2が発生していることを意味する。
【0064】
その場合、図1に示されるように、ロードトランジスタLo1のソース領域またはドレイン領域が、リークパスLP1を介してバックゲート電圧Vbg1(ウェル領域NW)とショートする。ロードトランジスタLo2についても同様である。また、ロードトランジスタLo1、Lo2の各々のソース領域またはドレイン領域が、リークパスLP2を介してショートする。
【0065】
従って、製造されたメモリセルMCにおいて、後々、動作不良が引き起こされると判断できるので、ウェハWFの着工を中止し、プロセス条件の見直しなどの対策を講じることができる。
【0066】
また、実施の形態1におけるテスト用セルアレイTEGA(テスト用セルTEG1)を用いれば、リークパスLP1およびリークパスLP2の各々の発生を同時に検査できるので、リークパスLP1用のセルおよびリークパスLP2用のセルを個別に設ける必要がない。このため、スクライブ領域SAに占めるテスト用セルの面積を低減できる。
【0067】
図14は、実施の形態1における半導体装置の製造工程の概略を示すフローチャートである。
【0068】
まず、SOI基板上に、メモリセルアレイMCAおよびテスト用セルアレイTEGAを製造する。これらの詳細な製造工程については、後で図16〜図26を用いて説明する。
【0069】
次に、テスト用セルアレイTEGAを用いて、図10〜図13において説明したようなテスト工程を実施する。次に、パッド電極PAD1〜PAD3の間で導通が確認されるか否かを判定する判定処理を行う。この判定処理には、パッド電極PAD1またはパッド電極PAD2とパッド電極PAD3との間における導通を確認する第1判定処理、および、パッド電極PAD1とパッド電極PAD2との間における導通を確認する第2判定処理が含まれる。これらの処理によって、リークパスLP1またはリークパスLP2の発生の有無を判定することができる。
【0070】
上記判定処理の結果、パッド電極PAD1〜PAD3の間で導通が確認されなかった場合(NO)、スクライブ領域に沿ってダイシングすることでウェハWFは個片化され、複数の半導体チップ(複数の半導体装置)が取得される。また、次に処理されるウェハWFに対して、同じプロセス条件で各製造工程を行う。
【0071】
上記判定処理の結果、パッド電極PAD1〜PAD3の間で導通が確認された場合(YES)、ウェハWFの製造を中止し、次に処理されるウェハWFに対して、プロセス条件の見直しなどのフィードバックを行う。例えば、パッド電極PAD1またはパッド電極PAD2と、パッド電極PAD3との間で導通が確認された場合、すなわちリークパスLP1が発生している場合、X方向におけるエピタキシャル層EPの幅が広くなるように、エピタキシャル成長法の条件を見直す。
【0072】
また、パッド電極PAD1とパッド電極PAD2との間で導通が確認された場合、すなわちリークパスLP2が発生している場合、X方向におけるエピタキシャル層EPの幅が狭くなるように、エピタキシャル成長法の条件を見直す。
【0073】
以上により、従来の各プロセス世代で開発が完了しているSRAM回路のレイアウト寸法と同じ寸法を用いて、SOI基板上にSRAM回路を作成できる。従って、半導体装置の微細化を損なうことなく、半導体装置の信頼性を向上させることができる。また、従来のSRAM回路の開発で蓄積された知見を有効活用できるので、開発期間の短縮および開発コストの抑制が図れる。
【0074】
なお、実施の形態1では、半導体チップ内で最もレイアウト寸法が厳しい活性領域AcN1と活性領域AcN2との間で導通検査を行ったが、導通検査を行う箇所は、活性領域AcN1と活性領域AcP1との間、または、活性領域AcN2と活性領域AcP2との間で行われてもよい。しかしながら、活性領域AcN1と活性領域AcN2との間で導通検査を行うことが、最も好ましい。
【0075】
また、実施の形態1では、テスト用セルアレイTEGAに、フローティング状態のゲート電極G2およびゲート電極G4が設けられているが、上記導通検査の観点からは、これらは設けられていなくともよい。しかしながら、近年の半導体装置においては、層間絶縁膜または配線層の平坦性を向上させる目的で、下地となるゲート電極層にダミーパターンを設ける場合がある。従って、テスト用セルアレイTEGAに、ダミーゲート(ダミーパターン)DEとしてゲート電極G2およびゲート電極G4を設けることで、ウェハWF内におけるダミーゲートの占有率を高め、層間絶縁膜または配線層の平坦性を向上させることができる。
【0076】
(変形例)
以下に図15を用いて、実施の形態1の変形例を説明する。変形例におけるテスト用セルアレイTEGAaは、スクライブ領域SAにおいて、実施の形態1におけるテスト用セルアレイTEGAが形成されている領域とは異なる領域に形成されている。
【0077】
テスト用セルアレイTEGAaは、テスト用セルアレイTEGAと同じ構造および同じレイアウト寸法で構成されているが、活性領域AcN1、AcN2、AcP1、AcP2の各々は、X方向に延在し、Y方向で互いに隣接している。すなわち、テスト用セルアレイTEGAaは、テスト用セルアレイTEGAを平面視において90度回転させたセルアレイである。
【0078】
図8を用いた説明において、不良にはエピタキシャル層EPの異常成長に起因する不良も含まれるとしたが、図15に示されるテスト用セルアレイTEGAaを、テスト用セルアレイTEGAと同じウェハWF内に設けることで、X方向だけでなくY方向におけるエピタキシャル層EPの成長を観察することができる。すなわち、下地となる半導体層SLの結晶面によって、エピタキシャル成長の速度に変化が発生していないか否かを検査することができる。従って、半導体装置の信頼性を更に向上させることができる。
【0079】
なお、変形例においても、実施の形態1の図13と同じ思想で、テスト用セルアレイTEGAaに、パッド電極PAD1〜PAD3に対応するパッド電極PAD4〜PAD6を電気的に接続させることができる。これにより、テスト用セルアレイTEGAa単独でも、テスト用セルアレイTEGAと同様な導通検査を行うことができる。
【0080】
すなわち、パッド電極PAD4またはパッド電極PAD5と、パッド電極PAD6との間で導通が確認された場合、リークパスLP1が発生していると判断でき、パッド電極PAD4とパッド電極PAD5との間で導通が確認された場合、リークパスLP2が発生していると判断できる。
【0081】
<メモリセルアレイMCAおよびテスト用セルアレイTEGAの製造方法>
以下に図16〜図26を用いて、実施の形態1における半導体装置の製造方法の一部として、メモリセルアレイMCAおよびテスト用セルアレイTEGAの製造方法を説明する。なお、テスト用セルアレイTEGAは、プラグPGd、PGe以外のプラグ、および、ゲート電極G2、G4以外のゲート電極が設けられていない点を除き、メモリセルアレイMCAと同様である。また、変形例におけるテスト用セルアレイTEGAaも、平面視において90度回転している点を除き、テスト用セルアレイTEGAと同様である。従って、説明を簡略化させるため、以下ではメモリセルアレイMCAを代表として説明する。
【0082】
図16〜図25は、図3に示されるA1−A1線に沿った断面、B1−B1線に沿った断面およびC1−C1線に沿った断面を示し、図26は、図11に示されるA2−A2線に沿った断面、B2−B2線に沿った断面およびC2−C2線に沿った断面を示している。
【0083】
まず、図16に示されるように、支持基板である半導体基板SUBと、半導体基板SUB上に形成された絶縁層BOXと、絶縁層BOXの上に形成された半導体層SLとを有するSOI基板を用意する。
【0084】
半導体基板SUBは、好ましくは1〜10Ωcm程度の比抵抗を有する単結晶シリコンからなり、例えばp型の単結晶シリコンからなる。絶縁層BOXは、例えば酸化シリコンからなり、絶縁層BOXの厚さは、例えば10〜15nmである。半導体層SLは、好ましくは1〜10Ωcm程度の比抵抗を有する単結晶シリコンからなり、半導体層SLの厚さは、例えば10〜15nm程度である。なお、半導体層SLには、イオン注入などによって、n型またはp型の不純物が導入されていない真性半導体層である。または、半導体層SL内にp型の不純物が導入されていたとしても、その不純物濃度は1×1013/cm以下である。
【0085】
このようなSOI基板を準備する工程の一例を以下に説明する。SOI基板は、例えば貼り合わせ法によって形成される。貼り合わせ法では、シリコンからなる第1半導体基板の表面を酸化して絶縁層BOXを形成する。次に、第1半導体基板にシリコンからなる第2半導体基板を高温下で圧着することにより貼り合わせ、その後、第2半導体基板を薄膜化する。この場合、絶縁層BOX上に残存する第2半導体基板の薄膜が半導体層SLとなり、絶縁層BOX下の第1半導体基板が半導体基板SUBとなる。更に他の手法、例えばスマートカットプロセスなどを用いて、SOI基板を製造することもできる。
【0086】
図17は、素子分離部STIおよびウェル領域NWの形成工程を示している。
【0087】
まず、半導体層SL上にハードマスクを形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、上記ハードマスク、半導体層SL、絶縁層BOXおよび半導体基板SUBの各々の一部を除去することで、SOI基板に溝を形成する。次に、上記溝の内部を埋め込むように、上記ハードマスク上に、例えばCVD法によって、例えば酸化シリコン膜からなる絶縁膜を堆積する。次に、CMP(Chemical Mechanical Polishing)法によって、上記絶縁膜を研磨することで、上記溝の外部の上記絶縁膜を除去し、上記溝の内部に上記絶縁膜を埋め込む。その後、ウェットエッチング処理などによって、上記ハードマスクを除去する。
【0088】
以上により、半導体層SLおよび絶縁層BOXを貫通し、その底部が半導体基板SUB内に位置する素子分離部STIが形成される。これにより、SOI基板に、素子分離部STIによって区画された複数の活性領域を形成する。メモリセルMCおよびテスト用セルTEG1が形成される領域においては、活性領域AcN1、AcN2、AcP1、AcP2が形成される。
【0089】
次に、フォトリソグラフィ技術およびイオン注入法によって、活性領域AcN1、活性領域AcN2および給電領域TAPの半導体基板SUBに、n型のウェル領域NWを形成する。また、ウェル領域NWは、素子分離部STIよりも深い位置まで形成される。また、ウェル領域NWの表面には、ウェル領域NWよりも高い不純物濃度を有するn型のグランドプレーン領域が形成されるが、ここではグランドプレーン領域の図示は省略する。また、図示はしないが、活性領域AcP1、活性領域AcP2および他の給電領域の半導体基板SUBには、p型のウェル領域を形成する。
【0090】
なお、ウェル領域NWおよびp型のウェル領域は、素子分離部STIよりも先に形成されてもよい。
【0091】
図18は、半導体層SLおよび絶縁層BOXの各々の一部の除去工程を示している。
【0092】
まず、半導体層SL上に絶縁膜IF1を形成する。次に、給電領域TAPが露出するような開口部を有するレジストパターンを形成し、上記レジストパターンをマスクとしてエッチング処理を行うことで、給電領域TAPにおいて、絶縁膜IF1、半導体層SLおよび絶縁層BOXを選択的に除去する。その後、残された絶縁膜IF1をウェットエッチング処理などによって除去する。
【0093】
図19は、ゲート絶縁膜GI、ゲート電極G3およびキャップ膜CPの形成工程を示している。
【0094】
まず、半導体層SL上に、例えば熱酸化法によって、例えば酸化シリコンからなる絶縁膜を形成する。次に、上記絶縁膜上に、例えばCVD法によって、例えば多結晶シリコンからなる導電性膜を形成する。次に、フォトリソグラフィ技術およびイオン注入法によって、上記導電性膜にp型の不純物を導入する。次に、上記導電性膜上に、例えばCVD法によって、窒化シリコン膜を形成する。次に、フォトリソグラフィ技術およびエッチング処理によって、窒化シリコン膜および上記導電性膜をパターニングする。これにより、半導体層SL上に、ゲート電極G3と、ゲート電極G3上に位置するキャップ膜CPとが形成される。次に、ゲート電極G3から露出している上記絶縁膜を、ウェットエッチング処理によって除去する。これにより、ゲート電極G3下に残された上記絶縁膜が、ゲート絶縁膜GIとなる。
【0095】
なお、上記導電性膜へのイオン注入では、ゲート電極G1、G2、G4となる領域に、n型の不純物が導入される。
【0096】
図20は、オフセットスペーサOSおよびサイドウォールスペーサSWの形成工程を示している。
【0097】
まず、半導体層SL上および半導体基板SUB上に、例えばCVD法により、例えば酸化シリコンからなる絶縁膜(オフセットスペーサ)OSを形成する。次に、絶縁膜OS上に、例えばCVD法により、例えば窒化シリコンからなる絶縁膜IF2を形成する。次に、絶縁膜IF2に対して異方性エッチングによるエッチング処理を施す。これにより、ゲート電極G3の側面上に、絶縁膜OSを介して、サイドウォールスペーサSW1が形成される。次に、エッチング処理によって、サイドウォールスペーサSW1から露出している絶縁膜OSを除去する。その後、上記レジストパターンはアッシング処理などによって除去される。
【0098】
図21は、エピタキシャル層EPの形成工程を示している。
【0099】
まず、フッ酸を含む水溶液、または、アンモニアを含む水溶液などを用いて、半導体層SLの表面を洗浄する。その後、エピタキシャル成長法により、活性領域AcN1、AcN2における半導体層SL上および給電領域TAPにおける半導体基板SUB上に、例えば単結晶シリコンからなるエピタキシャル層(半導体層)EPを形成する。エピタキシャル層EPの厚さは、20nm〜60nm程度である。この時、ゲート電極G3上はキャップ膜CPによって覆われているので、この場所にエピタキシャル層EPは形成されない。
【0100】
また、実施の形態1では、コンタクトホールCH(SCH)の合わせずれが発生し、コンタクトホールCH(SCH)の突き抜けが発生した場合を想定し、エピタキシャル層EPが半導体層SLと素子分離部STIとの境界に跨るように、エピタキシャル成長の条件が調整されている。例えば、活性領域AcN1と活性領域AcN2との間に位置する素子分離部STIの上面の一部にも形成されるように、活性領域AcN1および活性領域AcN2の各々の半導体層SL上にエピタキシャル層EPが形成される。
【0101】
なお、エピタキシャル層EPは半導体層SLと同じ材料からなるので、活性領域AcN1、AcN2においてエピタキシャル層EPおよび半導体層SLは一体化し、給電領域TAPにおいてエピタキシャル層EPおよび半導体基板SUBは一体化するが、実施の形態1では、発明の理解を容易にするため、エピタキシャル層EPを矢印で示し、エピタキシャル層EPと半導体層SLとの境界、および、エピタキシャル層EPと半導体基板SUBとの境界を破線で示している。
【0102】
図22は、サイドウォールスペーサSW1およびキャップ膜CPの除去工程、並びに、エクステンション領域EXの形成工程を示している。
【0103】
まず、リン酸を含む水溶液を用いたウェットエッチング処理によって、ゲート電極G3の上面上に形成されていたサイドウォールスペーサSW1、および、ゲート電極G3の側面上に形成されていたキャップ膜CPを除去する。
【0104】
次に、フォトリソグラフィ技術およびイオン注入法によって、ゲート電極G3の側面側に形成されている絶縁膜OSの下に位置する半導体層SL、および、エピタキシャル層EPの表面層に、選択的にp型のエクステンション領域(不純物領域)EXを形成する。
【0105】
図23は、サイドウォールスペーサSW2、拡散領域PDおよびシリサイド層SIの形成工程を示している。
【0106】
まず、ゲート電極G3を覆うように、例えばCVD法によって、例えば窒化シリコンからなる絶縁膜を形成する。次に、異方性エッチング処理を行うことで、上記絶縁膜が加工され、ゲート電極G3の側面上に、絶縁膜OSを介してサイドウォールスペーサSW2が形成される。
【0107】
次に、フォトリソグラフィ技術およびイオン注入法によって、活性領域AcN1、AcN2におけるエピタキシャル層EPおよび半導体層SLに、選択的にp型の拡散領域(不純物領域)PDを形成する。拡散領域PDは、エクステンション領域EXよりも高い不純物濃度を有し、エクステンション領域EXと接続し、ロードトランジスタLo2のソース領域の一部またはドレイン領域の一部を構成する。また、フォトリソグラフィ技術およびイオン注入法によって、給電領域TAPにおけるエピタキシャル層EPおよびウェル領域NWに、選択的にn型の拡散領域(不純物領域)NDを形成する。
【0108】
次に、サリサイド(Salicide:Self Aligned Silicide)技術により、拡散領域PD、拡散領域NDおよびゲート電極G3の各々の上面上に、低抵抗のシリサイド層SIを形成する。シリサイド層SIは、具体的には次のようにして形成することができる。まず、ゲート電極G3を覆うように、エピタキシャル層EPの上面上に、シリサイド層SI形成用の金属膜を形成する。上記金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、半導体基板SUBに300〜400℃程度の第1熱処理を施し、その後、600〜700℃程度の第2熱処理を施すことによって、拡散領域PD、拡散領域NDおよびゲート電極G3を、金属膜と反応させる。これにより、拡散領域PD、拡散領域NDおよびゲート電極G3の各々の上面上に、シリサイド層SIが形成される。その後、未反応の金属膜を除去する。
【0109】
以上により、活性領域AcN2にロードトランジスタLo2が形成される。なお、詳細に説明はしなかったが、これらの形成工程によって、メモリセルMCにおいて、活性領域AcN1にロードトランジスタLo1が形成され、活性領域AcP1にアクセストランジスタAcc1およびドライバトランジスタDr1が形成され、活性領域AcP2にアクセストランジスタAcc2およびドライバトランジスタDr2が形成される。
【0110】
図24は、絶縁膜IF3および層間絶縁膜ILの形成工程を示している。
【0111】
まず、ロードトランジスタLo2を覆うように、例えばCVD法によって、例えば窒化シリコンからなる絶縁膜IF3を形成する。絶縁膜IF3を構成する材料は、層間絶縁膜ILおよび素子分離部STIを構成する材料とは異なる。次に、絶縁膜IF3上に、例えばCVD法によって、例えば酸化シリコンからなる層間絶縁膜ILを形成する。その後、必要に応じて、層間絶縁膜ILの上面をCMP法によって研磨してもよい。
【0112】
図25は、コンタクトホールCH、コンタクトホールSCH、プラグPGe、プラグSPG1、プラグSPG2およびプラグPGtの形成工程を示している。また、図26は、図25の各形成工程が終了した時点における、テスト用セルアレイTEGAの断面図を示している。
【0113】
まず、フォトリソグラフィ技術およびドライエッチング処理によって、絶縁膜IF3が削られ難い条件下において、絶縁膜IF3が露出するまで層間絶縁膜ILをエッチングする。その後、ドライエッチングのガスを変更し、露出している絶縁膜IF3を除去することで、コンタクトホールCHおよびコンタクトホールSCHが形成される。
【0114】
次に、コンタクトホールCHおよびコンタクトホールSCHの各々の内部にタングステン(W)など主体とする導電性膜を埋め込むことで、層間絶縁膜ILの内部にプラグPGe、プラグSPG1、プラグSPG2およびプラグPGtを形成する。この時、プラグPGa〜PGd、PGf〜PGhなどの各プラグも形成される。
【0115】
その後、図示はしないが、層間絶縁膜IL上に第1層目の配線を形成する。テスト用セルアレイTEGAにおいて、このような第1層目の配線は、例えば配線M1a〜M1cである。第1層目の配線は、例えばダマシン(Damascene)構造の配線である。続いて、デュアルダマシン(Dual Damascene)法などにより、第2層目以降の多層配線を形成し、最上層配線には、アルミニウムを主体とした配線を形成する。テスト用セルアレイTEGAまたはテスト用セルアレイTEGAaにおいて、このような最上層配線は、例えばパッド電極PAD1〜PAD3またはパッド電極PAD4〜PAD6である。
【0116】
以上のようにして、メモリセルアレイMCAおよびテスト用セルアレイTEGAが製造される。
【0117】
(実施の形態2)
以下に、実施の形態2におけるテスト用セルTEG2を、図27を用いて説明する。なお、以下の説明では、実施の形態1との相違点を主に説明する。
【0118】
実施の形態1におけるテスト用セルTEG1には、半導体層SL上にエピタキシャル層EPが形成されていたが、図27に示されるように、実施の形態2におけるテスト用セルTEG2には、半導体層SL上にエピタキシャル層EPが形成されていない。このようなテスト用セルTEG2が、スクライブ領域SAにおいて、テスト用セルTEG1が形成されている領域とは異なる領域に設けられていてもよい。
【0119】
テスト用セルTEG2では、活性領域AcN1および活性領域AcN2の各々のエピタキシャル層EPの間で発生する不良の検査、すなわちリークパスLP2の検査を行うことができない。しかしながら、コンタクトホールCHの合わせずれによって発生するリークパスLP1の検査であれば、テスト用セルTEG2においても行うことができる。
【0120】
なお、テスト用セルTEG2を製造するためには、図20の形成工程において、給電領域TAP、活性領域AcN1および活性領域AcN2の各々の絶縁膜IF2上をレジストパターンで覆った状態で、サイドウォールスペーサSW1形成のための異方性エッチングを行う。これにより、給電領域TAP、活性領域AcN1および活性領域AcN2の各々の半導体基板SUB上に絶縁膜OSおよび絶縁膜IF2が残されるので、図21の形成工程において、給電領域TAP、活性領域AcN1および活性領域AcN2にエピタキシャル層EPが形成されない。
【0121】
(実施の形態3)
以下に、実施の形態3におけるテスト用セルTEG3を、図28および図29を用いて説明する。なお、以下の説明では、実施の形態1との相違点を主に説明する。
【0122】
実施の形態1におけるテスト用セルTEG1は、SOI基板に形成されていたが、図28および図29に示されるように、実施の形態3におけるテスト用セルTEG3は、半導体層SLおよび絶縁層BOXが除去された半導体基板SUBに形成されている。また、この半導体基板SUB上にエピタキシャル層EPが形成されていない。このようなテスト用セルTEG3が、スクライブ領域SAにおいて、実施の形態1のテスト用セルTEG1および実施の形態2のテスト用セルTEG2が形成されている領域とは異なる領域に設けられていてもよい。
【0123】
テスト用セルTEG3では、半導体層SLおよび絶縁層BOXが除去され、エピタキシャル層EPが形成されていないので、リークパスLP2の検査を行うことができない。また、テスト用セルTEG3は、プラグPGd、PGe、PGtは、ウェル領域NWを介して互いに導通している。このため、テスト用セルTEG3は、リークパスLP1の検査にも最適ではない。
【0124】
しかし、テスト用セルTEG3では、コンタクトホールCHが素子分離部STIの途中まで到達することで、プラグPGd、PGeと、拡散領域PDおよびウェル領域NWとの接触面積が増えることになる。従って、プラグPGd(パッド電極PAD1)とプラグPGe(パッド電極PAD2)との間の抵抗値が変化する。この抵抗値を検査する工程を実施することで、コンタクトホールCHの形成位置にずれが発生している可能性があると判断できる。
【0125】
また、素子分離部STIの形成工程において、素子分離部STIが正しい形状に形成されない場合がある。例えば、素子分離部STIの深さが浅い場合、または、異物などがマスクパターンとして残り、素子分離部STIが分断される場合がある。テスト用セルTEG3では、プラグPGd(パッド電極PAD1)とプラグPGe(パッド電極PAD2)との間の抵抗値の変化を検査することで、素子分離部STIの形状に異変が発生している可能性があると判断できる。
【0126】
なお、テスト用セルTEG3を製造するためには、図17の形成工程において、給電領域TAPと同様の手法によって、活性領域AcN1および活性領域AcN2の各々の半導体層SLおよび絶縁層BOXを除去すればよい。また、図20の形成工程において、給電領域TAP、活性領域AcN1および活性領域AcN2の各々の絶縁膜IF2上をレジストパターンで覆った状態で、サイドウォールスペーサSW1形成のための異方性エッチングを行う。これにより、給電領域TAP、活性領域AcN1および活性領域AcN2の各々の半導体基板SUB上に絶縁膜OSおよび絶縁膜IF2が残されるので、図21の形成工程において、給電領域TAP、活性領域AcN1および活性領域AcN2にエピタキシャル層EPが形成されない。
【0127】
図30は、実施の形態1〜3におけるテスト用セルTEG1〜TEG3が有する効果を、各項目に纏めた表である。リークパスLP1の検査に関して、テスト用セルTEG1およびテスト用セルTEG2は、テスト用セルTEG3よりも高い効果を発揮できる。リークパスLP2の検査に関しては、テスト用セルTEG1を用いることが好ましく、素子分離部STIの形状の検査に関しては、テスト用セルTEG3を用いることが好ましい。
【0128】
以上、本願発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0129】
Acc1、Acc2 アクセストランジスタ
AcN1、AcN2 活性領域
AcP1、AcP2 活性領域
BL、/BL ビット線
BOX 絶縁層
CH コンタクトホール
CP キャップ膜
DG ダミーゲート
Dr1、Dr2 ドライバトランジスタ
EP エピタキシャル層
EX エクステンション領域
G1〜G4 ゲート電極
GI ゲート絶縁膜
IF1〜IF3 絶縁膜
Lo1、Lo2 ロードトランジスタ
LP1、LP2 リークパス
M1a〜M1c 配線
MC、MCa メモリセル
MCA メモリセルアレイ
N1、N2 ノード
ND 拡散領域
NW ウェル領域
OS オフセットスペーサ
PA 製品領域
PAD1〜PAD6 パッド電極
PD 拡散領域
PGa〜PGh、PGt、PGw プラグ
SA スクライブ領域
SCH シェアードコンタクトホール
SI シリサイド層
SL 半導体層
SPG1、SPG2 プラグ(シェアードコンタクトプラグ)
STI 素子分離部
SUB 半導体基板
SW1、SW2 サイドウォールスペーサ
TAP 給電領域
TEG1、TEG2、TEG3 テスト用セル(ダミーメモリセル)
TEGA、TEGAa テスト用セルアレイ
Vbg1、Vbg2 バックゲート電圧
Vdd 電源電圧
Vss 基準電圧
WF ウェハ
WL ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【手続補正書】
【提出日】20190809
【手続補正1】
【補正対象書類名】図面
【補正対象項目名】図1
【補正方法】変更
【補正の内容】
【図1】