(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2021047950
(43)【公開日】20210325
(54)【発明の名称】記憶装置
(51)【国際特許分類】
   G11C 11/16 20060101AFI20210226BHJP
   G11C 13/00 20060101ALI20210226BHJP
   H01L 21/8239 20060101ALI20210226BHJP
   H01L 27/105 20060101ALI20210226BHJP
   H01L 43/08 20060101ALI20210226BHJP
【FI】
   !G11C11/16 230
   !G11C11/16 220
   !G11C13/00 210
   !G11C13/00 270F
   !G11C13/00 400G
   !H01L27/105 447
   !H01L43/08 Z
【審査請求】未請求
【請求項の数】13
【出願形態】OL
【全頁数】17
(21)【出願番号】2019170313
(22)【出願日】20190919
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
【住所又は居所】東京都港区芝浦三丁目1番21号
(74)【代理人】
【識別番号】110001737
【氏名又は名称】特許業務法人スズエ国際特許事務所
(72)【発明者】
【氏名】初田 幸輔
【住所又は居所】東京都港区芝浦一丁目1番1号 東芝メモリ株式会社内
【テーマコード(参考)】
4M119
5F092
【Fターム(参考)】
4M119AA17
4M119BB01
4M119DD37
4M119DD42
4M119EE22
4M119EE27
4M119HH04
5F092AA15
5F092AB07
5F092AC12
(57)【要約】
【課題】 安定した読み出し動作を行うことが可能な記憶装置を提供する。
【解決手段】 実施形態に係る記憶装置は、第1の方向に延在する第1の配線WLと、前記第1の方向と交差する第2の方向に延在する第2の配線BLと、抵抗変化記憶素子及び抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含むメモリセルMCと、抵抗変化記憶素子に予め設定されている判定対象抵抗状態を判定する判定回路50とを備え、スイッチング素子は、2端子間に印加される電圧が増加して第1の電圧に達するとオフ状態からオン状態に移行し、2端子間に印加される電圧が減少して第1の電圧よりも低い第2の電圧に達するとオン状態からオフ状態に移行する特性を有し、判定回路は、スイッチング素子がオン状態からオフ状態に移行したときに第1の配線と第2の配線との間に印加されている判定対象電圧に基づいて判定対象抵抗状態を判定する。
【選択図】 図1
【特許請求の範囲】
【請求項1】
第1の方向に延在する第1の配線と、
前記第1の方向と交差する第2の方向に延在する第2の配線と、
前記第1の配線と前記第2の配線との間に接続され、低抵抗状態又は高抵抗状態を設定可能な抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含むメモリセルと、
前記抵抗変化記憶素子に予め設定されている判定対象抵抗状態を判定する判定回路と、
を備え、
前記スイッチング素子は、2端子間に印加される電圧が増加して第1の電圧に達するとオフ状態からオン状態に移行し、2端子間に印加される電圧が減少して前記第1の電圧よりも低い第2の電圧に達するとオン状態からオフ状態に移行する特性を有し、
前記判定回路は、前記スイッチング素子がオン状態からオフ状態に移行したときに前記第1の配線と前記第2の配線との間に印加されている判定対象電圧に基づいて前記判定対象抵抗状態を判定する
ことを特徴とする記憶装置。
【請求項2】
前記判定回路が前記判定対象電圧を取得する際に、前記第2の配線はフローティング状態に維持されている
ことを特徴とする請求項1に記載の記憶装置。
【請求項3】
前記判定回路が前記判定対象電圧を取得する前に、前記第2の配線がフローティング状態に維持されている状態で前記第1の配線と前記第2の配線との間に所定の閾電圧よりも高い電圧を印加することにより、前記スイッチング素子がオフ状態からオン状態に移行する
ことを特徴とする請求項2に記載の記憶装置。
【請求項4】
前記スイッチング素子がオフ状態からオン状態に移行した後に、前記第1の配線と前記第2の配線との間に印加されている電圧は前記判定対象電圧まで減少する
ことを特徴とする請求項3に記載の記憶装置。
【請求項5】
前記スイッチング素子がオフ状態からオン状態に移行するときに前記第1の配線と前記第2の配線との間に印加されている電圧は、前記抵抗変化記憶素子が前記低抵抗状態に設定されている場合と前記抵抗変化記憶素子が前記高抵抗状態に設定されている場合とで実質的に同じである
ことを特徴とする請求項1に記載の記憶装置。
【請求項6】
前記判定対象電圧が取得された後に、前記抵抗変化記憶素子には前記低抵抗状態及び前記高抵抗状態の一方が参照抵抗状態として設定され、
前記判定回路は、
前記抵抗変化記憶素子に前記参照抵抗状態が設定されている状態で、前記スイッチング素子がオン状態からオフ状態に移行したときに前記第1の配線と前記第2の配線との間に印加されている電圧を参照電圧として取得し、
前記判定対象電圧及び前記参照電圧に基づいて前記判定対象抵抗状態を判定する
ことを特徴とする請求項1に記載の記憶装置。
【請求項7】
前記判定回路は、前記判定対象電圧と前記参照電圧との電圧差を基準電圧差と比較することで、前記判定対象抵抗状態を判定する
ことを特徴とする請求項6に記載の記憶装置。
【請求項8】
前記判定回路は、
前記電圧差が前記基準電圧差よりも小さい場合には、前記判定対象抵抗状態が前記参照抵抗状態と同じ抵抗状態であると判定する
ことを特徴とする請求項7に記載の記憶装置。
【請求項9】
前記第2の配線は、前記抵抗変化記憶素子に前記参照抵抗状態を設定したときの電圧が前記第1の配線と前記第2の配線との間に印加されている状態でフローティング状態に移行し、
前記判定回路は、前記第2の配線がフローティング状態に維持されている状態で、前記スイッチング素子がオン状態からオフ状態に移行したときに前記第1の配線と前記第2の配線との間に印加されている電圧を前記参照電圧として取得する
ことを特徴とする請求項6に記載の記憶装置。
【請求項10】
前記判定回路は、前記判定対象電圧を参照電圧と比較することで前記判定対象抵抗状態を判定する
ことを特徴とする請求項1に記載の記憶装置。
【請求項11】
前記判定回路は、前記判定対象電圧が前記参照電圧よりも小さい場合には前記判定対象抵抗状態は低抵抗状態であると判定し、前記判定対象電圧が前記参照電圧よりも大きい場合には前記判定対象抵抗状態は高抵抗状態であると判定する
ことを特徴とする請求項10に記載の記憶装置。
【請求項12】
前記参照電圧は、前記抵抗変化記憶素子が前記低抵抗状態に設定されている場合に前記スイッチング素子がオン状態からオフ状態に移行したときに前記第1の配線と前記第2の配線との間に印加されている電圧よりも大きく、前記抵抗変化記憶素子が前記高抵抗状態に設定されている場合に前記スイッチング素子がオン状態からオフ状態に移行したときに前記第1の配線と前記第2の配線との間に印加されている電圧よりも小さい
ことを特徴とする請求項10に記載の記憶装置。
【請求項13】
前記抵抗変化記憶素子は、磁気抵抗効果素子である
ことを特徴とする請求項1に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【0002】
半導体基板上に抵抗変化記憶素子等が集積化された記憶装置が提案されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2006−127672号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
安定した読み出し動作を行うことが可能な記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態に係る記憶装置は、第1の方向に延在する第1の配線と、前記第1の方向と交差する第2の方向に延在する第2の配線と、前記第1の配線と前記第2の配線との間に接続され、低抵抗状態又は高抵抗状態を設定可能な抵抗変化記憶素子及び前記抵抗変化記憶素子に対して直列に接続されたスイッチング素子を含むメモリセルと、前記抵抗変化記憶素子に予め設定されている判定対象抵抗状態を判定する判定回路と、を備え、前記スイッチング素子は、2端子間に印加される電圧が増加して第1の電圧に達するとオフ状態からオン状態に移行し、2端子間に印加される電圧が減少して前記第1の電圧よりも低い第2の電圧に達するとオン状態からオフ状態に移行する特性を有し、前記判定回路は、前記スイッチング素子がオン状態からオフ状態に移行したときに前記第1の配線と前記第2の配線との間に印加されている判定対象電圧に基づいて前記判定対象抵抗状態を判定する。
【図面の簡単な説明】
【0006】
【図1】第1の実施形態に係る記憶装置の全体的な構成を示した図である。
【図2】第1の実施形態に係る記憶装置に含まれるメモリセルアレイ領域の基本的な構成の一例を模式的に示した鳥観図である。
【図3】第1の実施形態に係る記憶装置に含まれるメモリセルアレイ領域の基本的な構成の他の例を模式的に示した鳥観図である。
【図4】第1の実施形態に係る記憶装置に含まれる抵抗変化記憶素子の構成例を模式的に示した断面図である。
【図5】第1の実施形態に係る記憶装置に含まれるセレクタの電流−電圧特性を模式的に示した図である。
【図6】第1の実施形態に係る記憶装置に含まれるメモリセルの読み出し時における電流−電圧特性を模式的に示した図である。
【図7】第1の実施形態に係る記憶装置に含まれる判定回路の機能的な構成を示したブロック図である。
【図8A】第1の実施形態に係る記憶装置において判定動作に必要な電圧取得動作を示した図である。
【図8B】第1の実施形態に係る記憶装置において判定動作に必要な電圧取得動作を示した図である。
【図8C】第1の実施形態に係る記憶装置において判定動作に必要な電圧取得動作を示した図である。
【図8D】第1の実施形態に係る記憶装置において判定動作に必要な電圧取得動作を示した図である。
【図8E】第1の実施形態に係る記憶装置において判定動作に必要な電圧取得動作を示した図である。
【図8F】第1の実施形態に係る記憶装置において判定動作に必要な電圧取得動作を示した図である。
【図8G】第1の実施形態に係る記憶装置において判定動作に必要な電圧取得動作を示した図である。
【図8H】第1の実施形態に係る記憶装置において判定動作に必要な電圧取得動作を示した図である。
【図8I】第1の実施形態に係る記憶装置において判定動作に必要な電圧取得動作を示した図である。
【図8J】第1の実施形態に係る記憶装置において判定動作に必要な電圧取得動作を示した図である。
【図8K】第1の実施形態に係る記憶装置において判定動作に必要な電圧取得動作を示した図である。
【図9】第1の実施形態に係る記憶装置において第2の読み出し動作を簡略化したときのシミュレーション結果を示した図である。
【図10】第2の実施形態に係る記憶装置に含まれる判定回路の機能的な構成を示したブロック図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態を説明する。
【0008】
(実施形態1)
図1は、第1の実施形態に係る記憶装置、すなわち半導体集積回路装置の全体的な構成を示した図である。
【0009】
図1に示した記憶装置は、メモリセルアレイ領域10と、ワード線選択/駆動回路20と、ビット線選択/駆動回路30と、制御回路40とを含んでいる。
【0010】
図2は、上述したメモリセルアレイ領域10の基本的な構成を模式的に示した鳥観図である。
【0011】
図2に示すように、メモリセルアレイ領域10には、複数のメモリセルMCと、複数のワード線(第1の配線及び第2の配線の一方)WLと、複数のビット線(第1の配線及び第2の配線の他方)BLとが設けられている。各メモリセルMCは、対応するワード線WLと対応するビット線BLとの間に接続されている。目的とするメモリセルMCに接続されたワード線WLと目的とするメモリセルMCに接続されたビット線BLとの間に所定の電圧を印加して所定の電流を流すことで、目的とするメモリセルMCに対して書き込みや読み出しを行うことが可能である。各メモリセルMCには、低抵抗状態又は高抵抗状態を設定可能な不揮発性の抵抗変化記憶素子101と、抵抗変化記憶素子101に対して直列に接続されたセレクタ(2端子型のスイッチング素子)102とが含まれている。
【0012】
なお、図2に示した例では、セレクタ102が抵抗変化記憶素子101の上層側に設けられているが、図3に示すように、セレクタ102が抵抗変化記憶素子101の下層側に設けられていてもよい。
【0013】
また、図2及び図3に示した例では、ビット線BLがワード線WLの上層側に設けられているが、ビット線BLがワード線WLの下層側に設けられていてもよい。
【0014】
図4は、メモリセルMCに含まれる不揮発性の抵抗変化記憶素子101の構成例を模式的に示した断面図である。本実施形態では、不揮発性の抵抗変化記憶素子101として磁気抵抗効果素子を用いている。なお、磁気抵抗効果素子は、MTJ(magnetic tunnel junction)素子とも呼ばれる。
【0015】
図4に示すように、磁気抵抗効果素子(抵抗変化記憶素子101)は、記憶層(第1の磁性層)101aと、参照層(第2の磁性層)101bと、記憶層101aと参照層101bとの間に設けられたトンネルバリア層(非磁性層)101cとを含んでいる。
【0016】
記憶層101aは、可変の磁化方向を有する強磁性層で形成されている。参照層101bは、固定された磁化方向を有する強磁性層で形成されている。トンネルバリア層101cは、絶縁材料で形成された非磁性層である。なお、可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味し、固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。
【0017】
記憶層101aの磁化方向が参照層101bの磁化方向に対して平行である場合には磁気抵抗効果素子は低抵抗状態となり、記憶層101aの磁化方向が参照層101bの磁化方向に対して反平行である場合には磁気抵抗効果素子は高抵抗状態となる。したがって、磁気抵抗効果素子は、抵抗状態(低抵抗状態、高抵抗状態)に応じて2値データを記憶することができる。また、磁気抵抗効果素子の抵抗状態(低抵抗状態、高抵抗状態)は、磁気抵抗効果素子を流れる書き込み電流の方向に応じて設定することができる。すなわち、記憶層101aから参照層101bに向かって電流が流れる場合と、参照層101bから記憶層101aに向かって電流が流れる場合とで、異なった抵抗状態が設定される。
【0018】
なお、図4に示した例は、記憶層101aが参照層101bよりも下層側に位置するボトムフリー型の磁気抵抗効果素子であるが、記憶層101aが参照層101bよりも上層側に位置するトップフリー型の磁気抵抗効果素子を用いてもよい。また、磁気抵抗効果素子には、参照層101bから記憶層101aに印加される磁界をキャンセルするシフトキャンセリング層がさらに設けられていてもよい。
【0019】
図5は、メモリセルMCに含まれるセレクタ(2端子型のスイッチング素子)102の電流−電圧特性を模式的に示した図である。セレクタ102には、例えばカルコゲン元素を含有した2端子型のスイッチング素子を用いることができる。
【0020】
図5に示すように、セレクタ(2端子型のスイッチング素子)102は、2端子間に印加される電圧が増加して第1の電圧V1(オン電圧)に達するとオフ状態からオン状態に移行し、オン状態になると2端子間の電圧が第1の電圧V1よりも低い第2の電圧V2に移行して電流が急激に増加する特性を有している。また、2端子間に印加される電圧が減少して第2の電圧V2(オフ電圧)に達するとオン状態からオフ状態に移行する特性を有している。すなわち、セレクタ102は、オフ状態からオン状態に移行するときには電圧V1と電圧V2の間の負性抵抗領域をたどるが、オン状態からオフ状態に移行するときには負性抵抗領域をたどらずにオフ状態に移行する。また、図5に示すように、セレクタ102は、双方向(正方向及び負方向)で互いに対称的な電流−電圧特性を有している。
【0021】
ワード線WLとビット線BLとの間に所定の電圧を印加してセレクタ102をオン状態にすることで、抵抗変化記憶素子101に対して書き込みや読み出しを行うことが可能となる。
【0022】
図1の説明に戻ると、ワード線選択/駆動回路20は目的とするメモリセルMCに接続されたワード線WLを選択及び駆動するものであり、ビット線選択/駆動回路30は目的とするメモリセルMCに接続されたビット線BLを選択及び駆動するものである。選択されたワード線WLと選択されたビット線BLとの間に電圧を印加して所定の電流を流すことで、上述したように、目的とするメモリセルMCに対して書き込みや読み出しを行うことができる。
【0023】
制御回路40は、ワード線選択/駆動回路20及びビット線選択/駆動回路30の制御を含む各種の制御を行うものであり、判定回路50を含んでいる。
【0024】
判定回路50は、抵抗変化記憶素子101に予め設定されている判定対象抵抗状態(低抵抗状態又は高抵抗状態)を判定するものである。判定対象抵抗状態に基づいて、抵抗変化記憶素子101に記憶されている2値データが判定される。具体的には、判定回路50は、セレクタ(2端子型のスイッチング素子)102がオン状態からオフ状態に移行したときにワード線WLとビット線BLとの間に印加されている判定対象電圧に基づいて抵抗変化記憶素子101に予め設定されている判定対象抵抗状態を判定する。以下、判定回路50によって行われる判定動作について詳細に説明する。
【0025】
図6は、選択されたメモリセルMCの読み出し時における電流−電圧特性を模式的に示した図である。すなわち、図6において、横軸は選択されたメモリセルMCの両端間の電圧(ワード線WLとビット線BLとの間に印加されている電圧)を示しており、縦軸は選択されたメモリセルMCに流れる電流を示している。特性(L)は抵抗変化記憶素子101が低抵抗状態に設定されているときの特性であり、特性(H)は抵抗変化記憶素子101が高抵抗状態に設定されているときの特性である。なお、特性(L)及び特性(H)いずれにおいても、破線で示した特性部分(c)は実際には現れない仮想的な特性部分である。
【0026】
抵抗変化記憶素子101を含むメモリセルMCでは、一般的に、抵抗変化記憶素子101の抵抗(低抵抗状態のときの抵抗、高抵抗状態のときの抵抗)よりも、セレクタ102のオフ抵抗(オフ状態のときの抵抗)の方が十分に大きい。そのため、セレクタ102がオフ状態からオン状態に移行するまでのメモリセルMCの電流−電圧特性(特性部分(a)に対応)は、抵抗変化記憶素子101が低抵抗状態に設定されている場合と抵抗変化記憶素子101が高抵抗状態に設定されている場合とで、実質的に同じである。すなわち、セレクタ102がオフ状態からオン状態に移行するときにメモリセルMCの両端間に印加されている電圧(閾電圧Vth)は、セレクタ102が低抵抗状態に設定されている場合とセレクタ102が高抵抗状態に設定されている場合とで実質的に同じである。
【0027】
一方、セレクタ102がオフ状態からオン状態に移行した後は、抵抗変化記憶素子101が低抵抗状態の場合と高抵抗状態の場合とで、メモリセルMCの電流−電圧特性に差が生じてくる。したがって、メモリセルMCに読み出し電流Ireadを供給したときに、抵抗変化記憶素子101が低抵抗状態の場合と高抵抗状態の場合とで、メモリセルMCの両端間の電圧に電圧差が生じる。この電圧差に基づいて、抵抗変化記憶素子101の抵抗状態(低抵抗状態、高抵抗状態)を判定することが可能である。
【0028】
読み出し電流Ireadがホールド電流Iholdよりも大きい場合には大きな問題は生じないが、読み出し電流Ireadがホールド電流Iholdよりも小さい場合には大きな問題が生じるおそれがある。したがって、このような問題を解消することは重要である。
【0029】
なお、ホールド電流Iholdとは、セレクタ102がオン状態からオフ状態に移行するときにメモリセルMCに流れる電流である。また、セレクタ102がオン状態からオフ状態に移行するときにメモリセルMCに印加されている電圧をホールド電圧Vholdと規定する。すなわち、ホールド電流Iholdに対応する電圧をホールド電圧Vholdと規定する。また、抵抗変化記憶素子101が低抵抗状態の場合のホールド電圧をホールド電圧Vholdlと規定し、抵抗変化記憶素子101が高抵抗状態の場合のホールド電圧をホールド電圧Vholdhと規定する。
【0030】
読み出し電流Ireadがホールド電流Iholdよりも小さい場合には、セレクタ102がオン状態からオフ状態に移行したときに、メモリセルMCの電流−電圧特性は、特性(b)から特性(c)に移るのではなく、特性(a)に移ることになる。メモリセルMCには読み出し電流Ireadが供給し続けられるため、メモリセルMCの電圧は特性(a)にしたがって閾電圧Vthまで上昇した後に、再びホールド電圧Vholdに移行するといった現象が生じるおそれがある。その結果、メモリセルMCに閾電圧Vthとホールド電圧Vholdとが交互に繰り返し印加され、メモリセルMCの印加電圧が発振するといった現象が生じるおそれがある。このような現象が生じると、安定した読み出しを行うことができなくなる。
【0031】
そこで、本実施形態では、以下のようにして、抵抗変化記憶素子101に予め設定されている判定対象抵抗状態(低抵抗状態又は高抵抗状態)を判定している。
【0032】
図7は、判定動作が行われる判定回路50の機能的な構成を示したブロック図である。図8A〜図8Kは、判定動作に必要な電圧取得動作を示した図である。電圧取得動作は、図1に示した判定回路50を含む制御回路40によって行われる。
【0033】
図8A〜図8Kに示した電圧取得動作には、大きく分けて、第1の読み出し動作(図8A〜図8Eに示した動作)と、第1の読み出し動作の後に行われる第2の読み出し動作(図8G〜図8Kに示した動作)とが含まれる。
【0034】
まず、図8Aに示すように、ワード線WL及びビット線BLに同一の電圧Vuselを印加する。電圧Vuselは、上述した閾電圧Vthの半分程度である。このとき、メモリセルMCに印加される電圧はゼロである。
【0035】
次に、図8Bに示すように、ビット線BLに閾電圧Vthよりも少し高い電圧(Vth+α)を印加する。ワード線WLには、図8Aの印加電圧と同じ電圧Vuselが印加されている。
【0036】
次に、図8Cに示すように、ビット線BLをフローティング状態に設定する。フローティング状態であるため、ビット線BLの電圧は(Vth+α)に維持されている。また、ワード線WLの印加電圧はVuselに維持されている。
【0037】
次に、図8Dに示すように、ビット線BLがフローティング状態に維持されている状態で、ワード線WLに電圧VSS(例えば、グラウンド電圧)を印加する。これにより、ワード線WLとビット線BLとの間には、閾電圧Vthよりも高い電圧(Vth+α)が印加される。その結果、メモリセルMCには電圧(Vth+α)が印加され、メモリセルMC内のセレクタ102はオフ状態からオン状態に移行する。
【0038】
セレクタ102がオフ状態からオン状態に移行すると、ビット線BLからメモリセルMCを介してワード線WLに電流が流れる。このとき、ビット線BLはフローティング状態に維持されているため、ビット線BLの電位は自動的に徐々に減少する。
【0039】
その結果、図8Eに示すように、ビット線BLの電位がホールド電圧Vhold(図6に示したVholdl又はVholdh)に達する。すなわち、ワード線WLとビット線BLとの間の電圧がホールド電圧Vholdとなり、メモリセルMCの両端間の電圧がホールド電圧Vholdになる。すでに述べたように、メモリセルMCの両端間の電圧がホールド電圧Vholdになると、セレクタ102がオン状態からオフ状態に移行する。そのため、メモリセルMCには電流が流れなくなり、メモリセルMCの両端間の電圧はホールド電圧Vholdに維持される。すなわち、ビット線BLの電位がホールド電圧Vholdに維持される。メモリセルMC内の抵抗変化記憶素子101に設定されている判定対象抵抗状態が低抵抗状態であればホールド電圧はVholdl(図6参照)であり、メモリセルMC内の抵抗変化記憶素子101に設定されている判定対象抵抗状態が高抵抗状態であればホールド電圧はVholdh(図6参照)である。判定回路50は、このときのホールド電圧(Vholdl又はVholdh)を判定対象電圧として検出し、電圧保持部51に保持しておく。
【0040】
以上のようにして、第1の読み出し動作によって判定対象電圧を取得した後、図8Fに示すように、メモリセルMC内の抵抗変化記憶素子101に低抵抗状態及び高抵抗状態の一方を参照抵抗状態として設定する。すなわち、抵抗変化記憶素子101に対して低抵抗状態及び高抵抗状態の一方を参照抵抗状態として書き込む。具体的には、ワード線WLとビット線BLとの間に所定の電圧を印加してセレクタ102をオフ状態からオン状態に移行させ、抵抗変化記憶素子101に所定の書き込み電流を流すことで、抵抗変化記憶素子101に参照抵抗状態が設定される。
【0041】
このようにして抵抗変化記憶素子101に参照抵抗状態を設定した後、図8G〜図8Kに示す第2の読み出し動作が行われる。
【0042】
第2の読み出し動作の基本的なシーケンスは、上述した第1の読み出し動作のシーケンスと同様であり、図8A〜図8Eのシーケンスと同様にして図8G〜図8Kのシーケンスが行われる。
【0043】
すなわち、図8Gのステップでは、ワード線WL及びビット線BLに同一の電圧Vuselを印加する。図8Hのステップでは、ビット線BLに電圧(Vth+α)を印加する。図8Iのステップでは、ビット線BLをフローティング状態に設定する。図8Jのステップでは、ビット線BLがフローティング状態に維持されている状態で、ワード線WLに電圧VSSを印加する。これにより、メモリセルMCには電圧(Vth+α)が印加され、メモリセルMC内のセレクタ102はオフ状態からオン状態に移行する。
【0044】
その結果、ビット線BLの電位は自動的に徐々に減少し、図8Kのステップにおいて、ビット線BLの電位がホールド電圧Vhold(Vholdl又はVholdh)に達する。すなわち、ワード線WLとビット線BLとの間の電圧がホールド電圧Vholdとなり、メモリセルMCの両端間の電圧がホールド電圧Vholdになる。これにより、セレクタ102がオン状態からオフ状態に移行し、メモリセルMCの両端間の電圧がホールド電圧Vholdに維持される。このとき、図8Fのステップで抵抗変化記憶素子101に設定した参照抵抗状態が低抵抗状態であればホールド電圧はVholdlとなり、図8Fのステップで抵抗変化記憶素子101に設定した参照抵抗状態が高抵抗状態であればホールド電圧はVholdhとなる。判定回路50は、このときのホールド電圧(Vholdl又はVholdh)を参照電圧として検出し、電圧保持部51に保持する。
【0045】
以上のようにして、第2の読み出し動作によって参照電圧が取得される。
【0046】
判定回路50では、第1の読み出し動作によって取得された判定対象電圧と第2の読み出し動作によって取得された参照電圧とに基づいて、抵抗変化記憶素子101に予め設定されている判定対象抵抗状態を判定する。すなわち、抵抗変化記憶素子101に記憶されている2値データが判定される。具体的には、以下の通りである。
【0047】
まず、判定回路50内の電圧差取得部52によって、判定対象電圧と参照電圧との電圧差を取得する。電圧差は、判定回路50内の比較部53によって基準電圧差と比較される。判定回路50内の決定部54では、比較部53で得られた比較結果に基づいて抵抗変化記憶素子101の判定対象抵抗状態を判定する。具体的には、判定対象電圧と参照電圧との電圧差が基準電圧差よりも小さい場合には、抵抗変化記憶素子101の判定対象抵抗状態が参照抵抗状態と同じ抵抗状態であると判定され、判定対象電圧と参照電圧との電圧差が基準電圧差よりも大きい場合には、抵抗変化記憶素子101の判定対象抵抗状態が参照抵抗状態とは異なった抵抗状態であると判定される。以下、説明を加える。
【0048】
第1の読み出し動作及び第2の読み出し動作は同一のメモリセルMCに対して行われており、判定対象電圧及び参照電圧は同一のメモリセルMCに対して取得されたものである。したがって、判定対象抵抗状態が参照抵抗状態と同じ抵抗状態であれば、判定対象電圧は参照電圧と同じ電圧になると考えられる。そこで、判定対象電圧と参照電圧との電圧差が基準電圧差よりも小さい場合には、抵抗変化記憶素子101の判定対象抵抗状態が参照抵抗状態と同じ抵抗状態であると判定され、判定対象電圧と参照電圧との電圧差が基準電圧差よりも大きい場合には、抵抗変化記憶素子101の判定対象抵抗状態が参照抵抗状態とは異なった抵抗状態であると判定される。例えば、参照抵抗状態が低抵抗状態の場合、電圧差が基準電圧差よりも小さいときには判定対象抵抗状態は低抵抗状態であると判定され、電圧差が基準電圧差よりも大きいときには判定対象抵抗状態は高抵抗状態であると判定される。参照抵抗状態が高抵抗状態の場合、電圧差が基準電圧差よりも小さいときには判定対象抵抗状態は高抵抗状態であると判定され、電圧差が基準電圧差よりも大きいときには判定対象抵抗状態は低抵抗状態であると判定される。
【0049】
ここで、第1の読み出し動作で取得されたホールド電圧(判定対象電圧に対応)をVhold1とし、第2の読み出し動作で取得されたホールド電圧(参照電圧に対応)をVhold2とする。また、第1の読み出し動作時のメモリセルMCの抵抗値をRcell、抵抗変化記憶素子101が低抵抗状態であるときのメモリセルMCの抵抗値をRl、抵抗変化記憶素子101が高抵抗状態であるときのメモリセルMCの抵抗値をRh、パス抵抗の値をRpathとする。また、第2の読み出し動作時における抵抗変化記憶素子101の参照抵抗状態が低抵抗状態であるとする。
【0050】
この場合、
Vhold1=Ihold×(Rcell+Rpath)
Vhold2=Ihold×(Rl+Rpath)
となる。
【0051】
ここで、ホールド電圧Vhold1とホールド電圧Vhold2との電圧差をΔVとすると、
ΔV=Vhold1−Vhold2
=Ihold×(Rcell−Rl)
=Ihold×ΔR
となる。すなわち、パス抵抗Rpathが消去され(すなわち、寄生抵抗等が消去され)、第1の読み出し動作時のセル抵抗と第2の読み出し動作時のセル抵抗との抵抗差ΔRに基づく値が電圧差ΔVとして現れる。
【0052】
したがって、第1の読み出し動作時において、抵抗変化記憶素子101の抵抗状態(すなわち、判定対象抵抗状態)が低抵抗状態である場合には抵抗差ΔRはゼロであり、高抵抗状態である場合には抵抗差ΔRは(Rh−Rl)である。そこで、Ihold×(Rh−Rl)/2を基準電圧差として設定することで、的確に判定対象抵抗状態を判定することができる。
【0053】
以上のように、本実施形態では、セレクタ102がオン状態からオフ状態に移行したときにワード線WLとビット線BLとの間に印加されている判定対象電圧に基づいて、抵抗変化記憶素子101の判定対象抵抗状態を判定する。セレクタ102がオン状態からオフ状態に移行した時点でメモリセルMC(抵抗変化記憶素子101及びセレクタ102の直列接続)には、図6のホールド電流Iholdが流れている。したがって、ホールド電流Iholdよりも小さい読み出し電流Ireadを用いることで生じる問題(メモリセルMCの印加電圧が発振するといった問題等)を防止することができ、安定した読み出し動作を行うことができる。
【0054】
また、本実施形態では、ビット線BLがフローティング状態に維持されている状態で判定対象電圧を取得することにより、ホールド電圧Vholdを自動的に判定対象電圧として取得することができる。そのため、容易且つ確実に判定対象電圧を取得することが可能である。
【0055】
また、本実施形態では、第1の読み出し動作及び第2の読み出し動作が同一のメモリセルMCに対して行われており、判定対象電圧及び参照電圧は同一のメモリセルMCに対して取得される。すなわち、本実施形態では、自己参照読み出しによって読み出し動作が行われる。したがって、チップ内で抵抗変化記憶素子の特性がばらついていても、確実に読み出しを行うことができる。
【0056】
また、すでに述べたように、従来の一般的な読み出し動作では、読み出し電流Ireadがホールド電流Iholdよりも小さい場合が多いが、本実施形態では、上述したように、基準電圧差をIhold×(Rh−Rl)/2として設定することができるため、判定対象抵抗状態を判定する際の判定信号量も大きくすることが可能である。
【0057】
なお、上述した実施形態において、図8Fの書き込み動作における書き込み電流の方向と、図8G〜図8Kの第2の読み出し動作における読み出し電流の方向が同じであり、書き込み電圧Vwriteが電圧(Vth+α)よりも大きい場合には、第2の読み出し動作を簡略化することが可能である。具体的には、図8G〜図8Jのステップを省略することが可能である。以下、説明を加える。
【0058】
図8Fの書き込み動作において、ワード線WLとビット線BLとの間には書き込み電圧Vwriteが印加されており、セレクタ102はオン状態となっている。この書き込み電圧Vwriteがワード線WLとビット線BLとの間に印加されている状態で、ビット線BLをフローティング状態に移行させれば、すでに説明した動作と同様に、ビット線BLの電位が自動的に減少してゆく。その結果、図8Kのステップと同様に、ワード線WLとビット線BLとの間の電圧がホールド電圧Vholdとなる。このときのホールド電圧を参照電圧として用いることで、上述した実施形態と同様の動作を実行することができ、第2の読み出し動作を簡略化することが可能である。
【0059】
図9は、第2の読み出し動作を簡略化したときのシミュレーション結果を示した図である。具体的には、抵抗変化記憶素子101に判定対象抵抗状態として低抵抗状態が設定されている場合と高抗状態が設定されている場合とについて、第1の読み出し動作期間と第2の読み出し動作期間との間の書き込み動作期間に抵抗変化記憶素子101に参照抵抗状態として低抵抗状態を書き込んだときのシミュレーション結果を示している。
【0060】
図9(a)は、実質的な読み出し期間を示しており、ワード線WLが実質的にアクティブになっている期間を示している。図9(b)は、第1の読み出し動作期間、第2の読み出し動作期間、及び第1の読み出し動作期間と第2の読み出し動作期間との間の書き込み動作期間(参照抵抗状態の書き込み動作期間)を示している。図9(c)は、ワード線WLの電位及びビット線BLの電位(実線は判定対象抵抗状態として高抵抗状態が設定されているときのビット線電位、破線は判定対象抵抗状態として低抵抗状態が設定されているときのビット線電位)を示している。図9(d)は、メモリセルMCに流れる電流(実線は判定対象抵抗状態として高抵抗状態が設定されているときの電流、破線は判定対象抵抗状態として低抵抗状態が設定されているときの電流)を示している。図9(e)は、電圧保持部51に保持される電圧(センスノードの電圧、実線は判定対象抵抗状態として高抵抗状態が設定されているときの電圧、破線は判定対象抵抗状態として低抵抗状態が設定されているときの電圧、e1は第1の読み出し動作によって得られた判定対象電圧、e2は書き込み電圧e3に基づいて第2の読み出し動作によって得られた参照電圧)を示している。図9(f)は、出力データ(比較部53の出力或いは決定部54の出力に対応、実線は判定対象抵抗状態として高抵抗状態が設定されているときの出力データ、破線は判定対象抵抗状態として低抵抗状態が設定されているときの出力データ)を示している。
【0061】
図9に示すように、セレクタ102がオン状態になると、図9(d)に示すようにメモリセルMEに電流が流れる。図9(c)に示すようにビット線電位が減少してセレクタ102がオフ状態になると、図9(d)に示すようにメモリセルMEに電流が流れなくなる。図9(e)に示すように、判定対象抵抗状態として低抵抗状態が設定されているとき(e1の破線)と高抵抗状態が設定されているとき(e1の実線)とで、判定対象電圧の値が異なっている。また、図9は、参照抵抗状態として低抵抗状態を書き込んだときのシミュレーション結果であるため、図9(e)に示すように、判定対象抵抗状態として低抵抗状態が設定されているときには判定対象電圧と参照電圧との間の電圧差(ΔV1)はほとんどないが、判定対象抵抗状態として高抵抗状態が設定されているときには判定対象電圧と参照電圧との間に大きな電圧差(ΔV2)が生じている。
【0062】
以上のシミュレーション結果からも、本実施形態の判定方法が効果的であることがわかる。
【0063】
(実施形態2)
次に、第2の実施形態に係る記憶装置について説明する。なお、基本的な事項は第1の実施形態と同様であるため、第1の実施形態で説明した事項の説明は省略する。
【0064】
本実施形態では、判定回路によって判定対象電圧を予め決められた参照電圧と比較することで判定対象抵抗状態を判定するものである。
【0065】
図10は、本実施形態の判定回路50の機能的な構成を示したブロック図である。
【0066】
本実施形態では、予め決められた参照電圧が電圧保持部51に保持されている。参照電圧は、図6に示したホールド電圧Vholdlよりも大きく、ホールド電圧Vholdhよりも小さい。すなわち、参照電圧は、抵抗変化記憶素子101が低抵抗状態に設定されている場合にセレクタ102がオン状態からオフ状態に移行したときにワード線WLとビット線BLとの間に印加されているホールド電圧Vholdlよりも大きく、抵抗変化記憶素子101が高抵抗状態に設定されている場合にセレクタ102がオン状態からオフ状態に移行したときにワード線WLとビット線BLとの間に印加されているホールド電圧Vholdhよりも小さい。
【0067】
判定対象電圧の取得動作は、図8A〜図8Eに示した第1の読み出し動作と同じである。第1の実施形態と同様に、図8A〜図8Eに示した読み出し動作を行うことで、ワード線WLとビット線BLとの間、すなわちメモリセルMCの両端間に印加されているホールド電圧Vholdが取得される。取得されたホールド電圧Vholdは判定対象電圧として、電圧保持部51に保持される。
【0068】
電圧保持部51に保持された判定対象電圧は、比較部53で予め設定されている参照電圧と比較される。すなわち、判定対象電圧が参照電圧よりも大きいか或いは参照電圧よりも小さいかが、比較部53で比較される。決定部54では、比較部53で得られた比較結果に基づいて抵抗変化記憶素子101の判定対象抵抗状態を判定する。具体的には、判定対象電圧が参照電圧よりも小さい場合には判定対象抵抗状態は低抵抗状態であると判定され、判定対象電圧が参照電圧よりも大きい場合には判定対象抵抗状態は高抵抗状態であると判定される。
【0069】
以上のように、本実施形態でも、第1の実施形態と同様にして判定対象電圧を取得するため、第1の実施形態と同様にメモリセルMCの印加電圧が発振するといった問題等を防止することができ、安定した読み出し動作を行うことが可能である。
【0070】
また、本実施形態では、1回の読み出し動作を行うだけでよいため、判定動作の簡略化及び高速化をはかることができる。
【0071】
なお、第1の実施形態で述べたように、一般的に抵抗変化記憶素子101の特性はチップ内でばらつく。そのため、本実施形態の方法を用いた場合には、参照電圧が適切な値に設定されていないと、判定対象抵抗状態の判定を確実に行うことができないおそれがある。しかしながら、抵抗変化記憶素子101の特性のばらつきを抑えることができれば、判定動作の簡略化及び高速化等に対して有効である。
【0072】
なお、上述した第1及び第2の実施形態では、抵抗変化記憶素子101として磁気抵抗効果素子を用いたが、抵抗状態(低抵抗状態、高抵抗状態)に基づいてデータを記憶するものであれば、例えば、相変化メモリ素子(PCM素子)等の他の抵抗変化記憶素子を用いることも可能である。
【0073】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0074】
10…メモリセルアレイ領域 20…ワード線選択/駆動回路
30…ビット線選択/駆動回路 40…制御回路
50…判定回路 51…電圧保持部 52…電圧差取得部
53…比較部 54…決定部
101…抵抗変化記憶素子
102…セレクタ
MC…メモリセル
WL…ワード線(第1の配線及び第2の配線の一方)
BL…ビット線(第1の配線及び第2の配線の他方)
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図8H】
【図8I】
【図8J】
【図8K】
【図9】
【図10】