(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2021047961
(43)【公開日】20210325
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
   G11C 16/34 20060101AFI20210226BHJP
   G06F 12/00 20060101ALI20210226BHJP
   G11C 16/04 20060101ALI20210226BHJP
   G11C 16/10 20060101ALI20210226BHJP
【FI】
   !G11C16/34 163
   !G06F12/00 597U
   !G11C16/04 170
   !G11C16/10 140
【審査請求】未請求
【請求項の数】7
【出願形態】OL
【全頁数】21
(21)【出願番号】2019170691
(22)【出願日】20190919
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
【住所又は居所】東京都港区芝浦三丁目1番21号
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】鈴木 慎二
【住所又は居所】東京都港区芝浦一丁目1番1号 東芝メモリ株式会社内
【テーマコード(参考)】
5B160
5B225
【Fターム(参考)】
5B160AA10
5B225BA19
5B225CA27
5B225DC09
5B225DD03
5B225DE11
5B225EA05
5B225EB10
5B225FA01
5B225FA02
(57)【要約】
【課題】 高性能のメモリシステムを提供する。
【解決手段】 メモリシステムは、メモリセルトランジスタを含んだ記憶装置と、コントローラと、を備える。コントローラは、メモリセルトランジスタ中の第1データを消去することなく第1データをメモリシステムの外部から参照されることができない状態にし、メモリセルトランジスタにデータを書き込むことを決定する前に、メモリセルトランジスタの閾値電圧を上昇させるように構成されている。コントローラは、メモリセルトランジスタに第2データを書き込むことを決定した後に、メモリセルトランジスタの閾値電圧を下げて消去状態にし、メモリセルトランジスタを消去状態にした後に、メモリセルトランジスタに第2データを書き込むように構成されている。
【選択図】 図7
【特許請求の範囲】
【請求項1】
メモリセルトランジスタを含んだ記憶装置と、コントローラと、を備えるメモリシステムであって、
前記コントローラは、
前記メモリセルトランジスタ中の第1データを消去することなく前記第1データを前記メモリシステムの外部から参照されることができない状態にし、
前記メモリセルトランジスタにデータを書き込むことを決定する前に、前記メモリセルトランジスタの閾値電圧を上昇させ、
前記メモリセルトランジスタに第2データを書き込むことを決定した後に、前記メモリセルトランジスタの閾値電圧を下げて消去状態にし、
前記メモリセルトランジスタを前記消去状態にした後に、前記メモリセルトランジスタに前記第2データを書き込む、
ように構成されている、メモリシステム。
【請求項2】
前記第1データを前記メモリシステムの外部から参照されることができない状態にすることは、前記第1データに割り当てられている第1タイプアドレスと前記メモリセルトランジスタとの関連付けを解除することを含む、
請求項1に記載のメモリシステム。
【請求項3】
前記コントローラは、外部から前記第1データの消去の要求を受け取ると、前記第1データを前記メモリシステムの外部から参照されることができない状態にするようにさらに構成されている、
請求項1に記載のメモリシステム。
【請求項4】
前記コントローラは、外部から前記第2データの書込みの要求を受け取ると、前記メモリセルトランジスタに前記第2データを書き込むことを決定するようにさらに構成されている、
請求項1に記載のメモリシステム。
【請求項5】
前記記憶装置は、前記メモリセルトランジスタを含んだ第1記憶領域を含み、
前記記憶装置は、
前記第1記憶領域に保持されているデータを一括で消去し、
前記第1記憶領域に保持されているデータを消去することを決定すると、前記第1記憶領域に保持されているデータを消去して、前記メモリセルトランジスタを前記消去状態にする、
ようにさらに構成されている、
請求項1に記載のメモリシステム。
【請求項6】
前記記憶装置は、前記第1記憶領域において第1ワード線及び第2ワード線を含み、
前記第1ワード線は前記メモリセルトランジスタと接続されており、
前記メモリセルトランジスタの閾値電圧を上昇させることは、前記第1ワード線及び前記第2ワード線に第1電圧を印加することを含む、
請求項5に記載のメモリシステム。
【請求項7】
前記第1メモリセルトランジスタに前記第2データを書き込むことは、前記第2ワード線に第2電圧を印加している間に第3電圧を印加することを含み、
前記第2電圧は、前記第1電圧及び前記第3電圧より低い、
請求項6に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、概してメモリシステムに関する。
【背景技術】
【0002】
記憶装置と、記憶装置を制御するコントローラを含んだメモリシステムが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特表2007−502489号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高性能のメモリシステムを提供しようとするものである。
【課題を解決するための手段】
【0005】
一実施形態によるメモリシステムは、メモリセルトランジスタを含んだ記憶装置と、コントローラと、を備える。上記コントローラは、上記メモリセルトランジスタ中の第1データを消去することなく上記第1データを上記メモリシステムの外部から参照されることができない状態にするように構成されている。上記コントローラは、上記メモリセルトランジスタにデータを書き込むことを決定する前に、上記メモリセルトランジスタの閾値電圧を上昇させるように構成されている。上記コントローラは、上記メモリセルトランジスタに第2データを書き込むことを決定した後に、上記メモリセルトランジスタからの閾値電圧を下げて消去状態にするように構成されている。上記コントローラは、上記メモリセルトランジスタを前記消去状態にした後に、上記メモリセルトランジスタに上記第2データを書き込むように構成されている。
【図面の簡単な説明】
【0006】
【図1】図1は、第1実施形態のメモリシステム中の要素及び接続、並びに関連する要素を示すブロック図である。
【図2】図2は、第1実施形態のブロックの要素及び接続の例を示す。
【図3】図3は、第1実施形態のブロックの一部の構造を示す。
【図4】図4は、第1実施形態のメモリセルトランジスタの閾値電圧の分布とデータのマッピングを示す。
【図5】図5は、第1実施形態のアドレス変換テーブルの例を示す。
【図6】図6は、第1実施形態のブロック状態管理テーブルの例を示す。
【図7】図7は、第1実施形態のメモリコントローラの動作のフローを示す。
【図8】図8は、第1実施形態のプリプログラムの指示の間の入出力信号の例を示す。
【図9】図9は、第1実施形態のプログラムの間のいくつかの要素に印加される電圧を示す。
【図10】図10は、第1実施形態のプリプログラムの間のいくつかの要素に印加される電圧を示す。
【図11】図11は、第1実施形態のブロック中のメモリセルトランジスタの2つの時点での閾値電圧の分布の例を示す。
【図12】図12は、参考用のメモリコントローラの動作のフローを示す。
【図13】図13は、参考用の動作のフローによってメモリセルトランジスタにおいて生じ得るいくつかの状態を時間に沿って順に示す。
【図14】図14は、第1実施形態の動作のフローによってメモリセルトランジスタにおいて生じ得るいくつかの状態を時間に沿って順に示す。
【発明を実施するための形態】
【0007】
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。又は、或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【0008】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれか又は両者を組み合わせたものとして実現することができる。このため、各機能ブロックがこれらのいずれでもあることが明確となるように、概してそれらの機能の観点から記述される。又は、各機能ブロックが、以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。
【0009】
又は、実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序で及び(又は)別のステップと並行して起こることが可能である。
【0010】
本明細書及び特許請求の範囲において、ある第1要素が別の第2要素に「接続されている」とは、第1要素が直接的又は常時あるいは選択的に導電性となる要素を介して第2要素に接続されていることを含む。
【0011】
1.第1実施形態
1.1.構造(構成)
図1は、第1実施形態のメモリシステム中の要素及び接続、並びに関連する要素を示す。図1に示されるように、メモリシステム5は、ホスト装置3により制御され、記憶装置1及びメモリコントローラ2を含む。メモリシステム5は、例えば、SSD(solid state drive)又はSDTMカード等であることが可能である。
【0012】
記憶装置1は、メモリコントローラ2により制御される。メモリコントローラ2は、ホスト装置3から命令を受け取り、受け取られた命令に基づいて記憶装置1を制御する。
【0013】
1.1.1.メモリコントローラ
メモリコントローラ2は、ホストインターフェイス21、CPU(central processing unit)22、RAM(random access memory)23、ROM(read only memory)24、メモリインターフェイス25、ECC(error correction code)回路26を含む。ROM24に格納されていてRAM23上にロードされたファームウェア(プログラム)がCPU22によって実行されることによって、メモリコントローラ2は種々の動作、及びホストインターフェイス21並びにメモリインターフェイス25の機能の一部を実行する。RAM23は、さらに、データを一時的に保持し、バッファメモリ及びキャッシュメモリとして機能する。RAM23は、また、アドレス変換テーブル、及びブロック状態管理テーブルを保持している。アドレス変換テーブル、及びプリプログラム管理テーブルについては後述される。
【0014】
ホストインターフェイス21は、バスを介してホスト装置3と接続され、メモリコントローラ2とホスト装置3との通信を司る。メモリインターフェイス25は、記憶装置1と接続され、メモリコントローラ2と記憶装置1との通信を司る。
【0015】
ECC回路26は、記憶装置1に書き込まれるデータ及び記憶装置1からリードされたデータに対して、誤りの検出及び訂正に必要な処理を行う。具体的には、ECC回路26は、記憶装置1に書き込まれるデータ(実書き込みデータ)に対して誤り訂正符号化処理を行う。誤り訂正符号化後の冗長データを含んだデータは、書き込みデータとして記憶装置1に書き込まれる。また、ECC回路26は、記憶装置1からリードされたデータの中の誤りを検出し、誤りがある場合に誤りの訂正を試みる。
【0016】
1.1.2.記憶装置
記憶装置1は、NANDバスを介してメモリコントローラ2と接続されている。NANDバスは、複数の制御信号及び8ビットの幅の入出力信号DQを伝送する。制御信号は、信号 ̄CE、CLE、ALE、 ̄WE、 ̄RE、 ̄WP、データストローブ信号DQS及び ̄DQS、並びにレディー・ビジー信号RBを含む。符号「 ̄」は、反転論理を示す。記憶装置1は、入出力信号DQを受け取り、入出力信号DQを送信する。入出力信号DQは、コマンド(CMD)、書込みデータ又はリードデータ(DAT)、アドレス情報(ADD)、及びステータス(STA)を含む。
【0017】
信号 ̄CEは記憶装置1をイネーブルにする。信号CLEは、入出力信号DQによるコマンドの送信を記憶装置1に通知する。信号ALEは、入出力信号DQによるアドレス信号の送信を記憶装置1に通知する。信号 ̄WEは、入出力信号DQの取り込みを記憶装置1に指示する。信号 ̄REは、入出力信号DQの出力を記憶装置1に指示する。レディー・ビジー信号RBは、記憶装置1がレディー状態であるか、ビジー状態であるかを示し、ローレベルによってビジー状態を示す。記憶装置1は、レディー状態にあると、コマンドを受け付け、ビジー状態にあると、コマンドを受け付けない。
【0018】
記憶装置1は、メモリセルアレイ10、コマンドレジスタ11、アドレスレジスタ12、シーケンサ13、ドライバ14、ロウデコーダ15、及びセンスアンプ16等の要素を含む。
【0019】
メモリセルアレイ10は複数のメモリブロック(ブロック)BLK(BLK0、BLK1、…)を含む。各ブロックBLKは複数のストリングユニットSU(SU0、SU1、…)の集合である。各ストリングユニットSUは複数のNANDストリング(ストリング)NS(図示せず)の集合である。各ストリングNSは、複数のメモリセルトランジスタMTを含む。
【0020】
コマンドレジスタ11は、メモリコントローラ2によって受け取られたコマンドCMDを保持する。コマンドCMDは、シーケンサ13にデータリード、データ書込み、及びデータ消去を含む種々の動作を指示する。
【0021】
アドレスレジスタ12は、メモリコントローラ2によって受け取られたアドレス情報ADDを保持する。アドレス情報ADDは、例えばブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdを含む。ブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdは、それぞれブロックBLK、ワード線WL、及びビット線BLの選択に使用される。
【0022】
シーケンサ13は、記憶装置1全体の動作を制御する。シーケンサ13は、コマンドレジスタ11から受け取られたコマンドCMDに基づいてドライバ14、ロウデコーダ15、及びセンスアンプ16を制御して、データリード、データ書込み、データ消去等を含む種々の動作を実行する。
【0023】
ドライバ14は、記憶装置1の動作に必要な種々の電位を生成し、複数の電位のうちの選択されたものをロウデコーダ15に供給する。
【0024】
ロウデコーダ15は、アドレスレジスタ12から受け取られたブロックアドレスBAdに基づいて選択された1つのブロックBLKにドライバ14から供給される電位を転送する。
【0025】
センスアンプ16は、メモリセルトランジスタMTの状態をセンスし、センスされた状態に基づいてリードデータを生成し、又は、書込みデータをメモリセルトランジスタMTに転送する。
【0026】
1.1.3.メモリセルアレイ
図2は、第1実施形態のメモリセルアレイ10中のいくつかの要素及び接続の例を示し、1つのブロックBLK0の要素及び接続、並びに関連する要素を示す。複数のブロックBLK、例えば全てのブロックBLKは、図2に示される要素及び接続を含む。
【0027】
1つのブロックBLKは、複数(例えば4つ)のストリングユニットSU0〜SU3を含む。
【0028】
m(mは自然数)本のビット線BL0〜BL(m−1)の各々は、各ブロックBLKにおいて、ストリングユニットSU0〜SU3の各々からの1つのNANDストリングNSと接続されている。
【0029】
各ストリングNSは、1つの選択ゲートトランジスタST、複数(例えば8つ)のメモリセルトランジスタMT(MT0〜MT7)、及び1つの選択ゲートトランジスタDT(DT0、DT1、DT2、又はDT3)を含む。トランジスタST、MT、及びDTは、この順で、ソース線CELSRCと1つのビット線BLとの間に直列に接続されている。メモリセルトランジスタMTは、制御ゲート電極(ワード線WL)、及び周囲から絶縁された電荷蓄積層を含み、電荷蓄積層中の電荷の量に基づいてデータを不揮発に保持することができる。
【0030】
相違する複数のビット線BLとそれぞれ接続された複数のストリングNSは1つのストリングユニットSUを構成する。各ストリングユニットSUにおいて、メモリセルトランジスタMT0〜MT7の制御ゲート電極は、ワード線WL0〜WL7とそれぞれ接続されている。1つのストリングユニットSU中でワード線WLを共有するメモリセルトランジスタMTの組は、セルユニットCUと称される。
【0031】
トランジスタDT0〜DT3(図2において、DT2、DT3は図示せず)はストリングユニットSU0〜SU3にそれぞれ属する。ストリングユニットSU0の複数のストリングNSの各々のトランジスタDT0のゲートは選択ゲート線SGDL0に接続されている。同様に、ストリングユニットSU1、SU2、及びSU3のそれぞれの複数のストリングNSの各々のトランジスタDT1、DT2、及びDT3のゲートは選択ゲート線SGDL1、SGDL2、及びSGDL3に接続されている。
【0032】
各ブロックBLKは、図3に示される構造を有することができる。図3は、第1実施形態のメモリセルアレイの一部の構造を概略的に示す。図3に示されるように、基板subは、xy面に沿って広がる。基板subの上方に導電体CCが設けられている。導電体CCは、ソースCELSRCとして機能する。導電体CCの上方に、複数のストリングNSが設けられている。
【0033】
各ストリングNSは、メモリピラーMPを含む。メモリピラーMPは、半導体の柱(ピラー)PL、トンネル絶縁体(層)IT、電荷蓄積層CA、及びブロック絶縁体(層)IBを含む。
【0034】
柱PLは、z軸に沿って延び、下端において導電体CCと接し、トランジスタMT、DT、及びSTのチャネルが形成されるチャネル領域並びにボディとして機能する。トンネル絶縁体ITは、柱PLの側面を覆う。電荷蓄積層CAは、絶縁性または導電性であり、トンネル絶縁体ITの側面を覆う。ブロック絶縁体IBは、トンネル絶縁体ITの側面を覆う。いくつかの柱PLの上端は、導電性のプラグCPを介して導電体CTと接続されている。導電体CTはx軸に沿って延び、1つのビット線BLとして機能し、y軸上で別の座標に位置する導電体CTと間隔を有する。
【0035】
導電体CCの上方に、1つの導電体CS、複数(例えば8つ)の導電体CW、及び導電体CDが設けられている。導電体CS、CW、及びCDは、この順で間隔を有してz軸に沿って並び、y軸に沿って延びる。導電体CS、CW、及びCDは、それぞれ、各ストリングNSの選択ゲート線SGSL、ワード線WL0〜WL7、及び選択ゲート線SGDLとして機能する。導電体CWはyz面において分断されており、分断された各部分を含んだ領域が、1つのブロックBLKに相当する。各ブロックBLKにおいて、導電体CDはyz面において分断されており、分断された各部分を含んだ領域が1つのストリングユニットSUに相当する。
【0036】
柱PL、トンネル絶縁体IT、電荷蓄積層CA、及びブロック絶縁体IBのうちの導電体CS、CW、及びCDと交わる部分は、それぞれ選択ゲートトランジスタST、メモリセルトランジスタMT、及び選択ゲートトランジスタDTとして機能する。
【0037】
導電体CC上の領域のうち、図に示されている要素を設けられていない部分は、層間絶縁体を設けられている。
【0038】
<1.1.4.セルトランジスタ>
記憶装置1は、1つのメモリセルトランジスタMTにおいて2ビット以上のデータを保持することができる。図4は、例として、第1実施形態のメモリシステムの1メモリセルトランジスタMTあたり3ビットのデータを保持するメモリセルトランジスタMTの閾値電圧の分布とデータのマッピングを示す。各メモリセルトランジスタMTの閾値電圧は、保持されるデータに応じた値を有する。メモリセルトランジスタMTあたり3ビットの記憶の場合、各メモリセルトランジスタMTは、8個の状態のうちの閾値電圧に応じた1つの状態にあることが可能である。8個の状態は、“Er”ステート、“A”ステート、“B”ステート、“C”ステート、“D”ステート、“E”ステート、“F”ステート、及び“G”ステートと称される。“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及び“G”ステートにあるメモリセルトランジスタMTは、この順でより高い閾値電圧を有する。“Er”ステートは消去状態に相当する。いくつかのステートにあるメモリセルトランジスタMTは、負の閾値電圧を有する。例として、“Er”ステート又は“A”ステートにあるメモリセルトランジスタMTは、負の閾値電圧を有する。
【0039】
データ書込みによって、書込み対象のメモリセルトランジスタMTは、書き込まれるデータに基づいて、“Er”ステートに維持されるか、または“A”ステート、“B”ステート、“C”ステート、“D”ステート、“E”ステート、“F”ステート、及び“G”ステートのいずれかに移される。
【0040】
各ステートに3ビットのデータが任意の形で割り当てられることが可能である。各ステートは、例えば、以下の3ビットデータを有しているものとして扱われる。以下の記述の“ABC”は、A、B、及びCが、それぞれ、アッパー、ミドル、及びロワーのビットの値を示す。
“Er”ステート :“111”
“A”ステート :“110”
“B”ステート :“100”
“C”ステート :“000”
“D”ステート :“010”
“E”ステート :“011”
“F”ステート :“001”
“G”ステート :“101”
ある同じ3ビットデータを保持する複数のメモリセルトランジスタMTであっても、メモリセルトランジスタMTの特性のばらつき等に起因して、互いに相違する閾値電圧を有し得る。
【0041】
データリード対象のメモリセルトランジスタ(選択メモリセルトランジスタ)MTによって保持されているデータの割り出しのために、選択メモリセルトランジスタMTのステートが判断される。選択メモリセルトランジスタMTの閾値電圧がどの範囲にあるかが、この選択メモリセルトランジスタMTのステートの割り出しに用いられる。選択メモリセルトランジスタMTの閾値電圧の範囲の割り出しのために、リード電圧VA、VB、VC、VD、VE、VF、及びVGが用いられる。
【0042】
1つのセルユニットCUのメモリセルトランジスタMTの同じ位置(桁)のビットのデータの組は、1つのページを構成する。各セルユニットCUのメモリセルトランジスタMTの最上位(1桁目)のビットのデータの組は、アッパーページと称される。各セルユニットCUのメモリセルトランジスタMTの最上位から2桁目のビットのデータの組は、ミドルページと称される。各セルユニットCUのメモリセルトランジスタMTの最下位(3桁目)のビットのデータの組は、ロワーページと称される。
【0043】
データ消去によって、消去対象のセルトランジスタの閾値電圧を下げて、“Er”ステートへと移される。
【0044】
1.2.動作
1.2.1.RAMによるテーブルの保持
メモリコントローラ2は、任意の仕組みを用いて、記憶装置1によるデータの保持の状態を管理する。管理は、少なくとも、ホスト装置3によって割り当てられた第1タイプのアドレスを付されたデータが記憶装置1のどこに保持されているかの管理を含む。
【0045】
ホスト装置3は、メモリシステム5により提供される記憶空間を複数の論理領域へと分割し、各論理領域に固有の第1タイプアドレスを付し、第1タイプアドレスを使用してメモリシステム5の記憶空間を管理する。第1タイプアドレスは、論理アドレスと称される場合がある。ホスト装置3は、書込み対象のデータが或る論理領域に保持されると決定すると、決定された論理アドレスを書込み対象データに割り当てる。そして、ホスト装置3は、論理アドレスにより特定される論理領域への書き込み対象データの書込みをメモリコントローラ2に指示する。
【0046】
メモリコントローラ2は、ホスト装置3から或る論理アドレスを付されたデータの書込みを要求されると、書込み要求対象のデータを記憶装置1に書き込む。一方、メモリコントローラ2は、論理アドレスとは異なるアドレス体系を使用して記憶装置1の記憶空間を管理する。メモリコントローラ2は、記憶装置1中で書込み要求対象のデータが書き込まれる領域と、書込み要求対象データの論理アドレスと、の関係を任意の方法で管理する。
【0047】
ホスト装置3からのデータリード要求とデータ消去要求についても同様である。メモリコントローラ2は、ホスト装置3から或る論理アドレスを付されたデータのリードの要求を受け取ると、記憶装置1中でリード要求対象のデータが保持されている領域からデータをリードする。メモリコントローラ2は、データ消去要求を受け取ると、消去要求対象のデータを記憶装置1中から消去する。ただし、記憶装置1でのデータ消去は、ホスト装置3からのデータ消去要求に応答して、即時、行われるとは限らない。すなわち、メモリコントローラ2は、消去要求対象のデータを実際に記憶装置1から消去せずに、消去要求対象データの論理アドレスを未割当であるとして扱う。こうすることによって、ホスト装置3は、当該論理アドレスのデータは存在しないものとして認識する。このため、当該論理アドレスのデータは、メモリシステム5の外部から参照されることが不能になる。以下、このような、ホスト装置3にとって、すなわちメモリシステム5中では存在しない(消去された)ものの記憶装置1では保持されているデータは、以下、無効データと称される。一方、ホスト装置3にとっては、すなわちメモリシステム5中で存在する(保持されている)、有効な論理アドレスを付されたデータは、有効データと称される。
【0048】
以上のような管理は、例えば、図5に示されるテーブルを用いて実現されることが可能である。図5は、第1実施形態のメモリコントローラ2により保持されるアドレス変換テーブル31の例を示す。アドレス変換テーブル31は、図5に示されるように互いに関連付けられたデータの組を含んでいる。
【0049】
アドレス変換テーブル31は、複数のエントリを有する。各エントリは、論理アドレスと、当該論理アドレスに関連付けられた第2タイプのアドレスを含む。第2タイプのアドレスは、物理アドレスと称される場合がある。メモリコントローラ2が或る論理アドレスを付されたデータの書込みの要求をホスト装置3から受け取ると、メモリコントローラ2は、記憶装置1中のデータが未書き込みの領域の中から、書込み要求データが書き込まれる領域を決定する。そして、メモリコントローラ2は、書込み要求されたデータの論理アドレスのためのエントリを作成し、作成されたエントリに、決定された書込み先を示す物理アドレスを書き込む。物理アドレスは、記憶装置1でのアドレスである。1つの物理アドレスは、1つのブロックBLK、1つのストリングユニットSU、1つのセルユニットCU、及び1つのページを特定する。アドレス変換テーブル31では、物理アドレスとして、ブロックBLKのアドレスが使用されることが可能である。以下の記述は、この例に基づく。
【0050】
メモリコントローラ2は、或る論理アドレスを付されたデータのリードを要求されると、アドレス変換テーブルを参照して、当該論理アドレスと関連付けられた物理アドレスを知り、当該物理アドレスのブロックBLKからデータを読み出す。
【0051】
メモリコントローラ2は、或る論理アドレスを付されたデータの消去を要求されると、アドレス変換テーブルのうちの、消去要求されたデータの論理アドレスを含んだエントリを削除する。この結果、消去要求されたデータの論理アドレスと、当該論理アドレスのデータを保持していた物理アドレスとの関連付けは解除される。そして、ホスト装置3から消去を要求されたデータは、無効データとなる。
【0052】
メモリコントローラ2は、RAM23において、図6に示されるテーブルをさらに保持する。図6は、第1実施形態のメモリコントローラ2により保持されるブロック状態管理テーブル32の例を示す。
【0053】
ブロック状態管理テーブル32は、無効データのみを保持する(有効データを保持していない)ブロック(無効データブロック)BLKのアドレスを含んでいる。上記のように、ホスト装置3から消去を要求されたデータは、すぐに、記憶装置1から実際に消去されるとは限らず、無効データとして記憶装置1中で保持され続ける場合がある。無効データは、無効データを保持するブロックBLKへのデータ書込みの前までに、実際に消去される必要がある。このことに基づいて、メモリコントローラ2は、ブロック状態管理テーブル32を使用して、無効データのみを保持しているブロックBLKを管理する。メモリコントローラ2は、無効データのみを保持する状態になったブロックBLKが生じると、当該ブロックBLKのエントリをブロック状態管理テーブル32に新たに設ける。一方、メモリコントローラ2は、ブロック状態管理テーブル32中の或るブロックBLK中のデータが実際に消去されると、当該ブロックBLKをブロック状態管理テーブル32から消去する。
【0054】
各エントリは、プリプログラムが実行されたかを示す情報(プリプログラムフラグ)を含む。プリプログラムフラグは、このフラグが属するエントリの無効データブロックBLKについての情報を示す。第1実施形態では、無効データのみを含んだブロックBLKに対して、プリプログラムを実行する。プリプログラムは、対象のブロックBLK中の全セルユニットCUに対する、データの保持とは無関係のプログラムを実行することを指し、後述される。プリプログラムも、ホスト装置3からのデータ消去要求に対して、すぐに実行されるとは限らない。
【0055】
メモリコントローラ2は、ブロック状態管理テーブル32を使用して、無効データのみを保持するブロックBLKのうちでプリプログラムされていないブロックBLKを管理する。メモリコントローラ2は、ブロック状態管理テーブル32中の各エントリで、当該エントリのブロックBLKがプリプログラムされたかの情報を管理する。そのために、ブロック状態管理テーブル32は、プリプログラムフラグを含む。メモリコントローラ2は、ブロック状態管理テーブル32にエントリが追加されると、当該エントリで、未実行を示す値のプリプログラムフラグを保持する。ブロック状態管理テーブル32に含まれているブロックBLKのうち、或るブロックBLKに対してプリプログラムが実行されると、メモリコントローラ2は、当該ブロックBLKについてのプロプログラムフラグを、実行済みを示す値に更新する。
【0056】
1.2.2.データ消去及びデータ書込み
図7は、第1実施形態のメモリコントローラ2の動作のフローを示す。図7は、或る1つのブロックBLKsに関するフローを示す。図7のフローの開始の時点で、ブロックBLKs中の各セルユニットCUは、データを書き込まれた状態にある。
【0057】
フローは、ブロックBLKsが無効データのみを保持する状態(有効データを保持しない状態)へと移る処理の開始により開始する。ステップST1において、メモリコントローラ2は、ブロックBLKs中のデータを無効データにするための処理を行う。ステップST1は、種々の原因で生じ得、ブロックBLKsがどのような理由で無効データになるかの詳細によって、第1実施形態は限定されない。具体的には、ステップST1は、ホスト装置3からの特定の要求に基づいて生じ得る。より具体的には、ステップST1は、メモリコントローラ2が、ブロックBLKsに保持されているデータを消去する要求をホスト装置3から受け取ると生じる。ステップST1は、ガベージコレクションによっても生じ得る。ガベージコレクションは、例えば、ホスト装置3からの要求によって開始し、記憶装置1中での断片化を解消するための処理を指す。すなわち、或る第1ブロックBLKが有効データと無効データを含んでいる場合に、有効データのみを別の第2ブロックBLKにコピーすることにより、連続する領域に有効データが保持されることになり、有効データの断片化が解消される。有効データに対応する論理アドレスは、アドレス管理テーブルにおいて、第2ブロックBLKと関連付けられるように更新され、この結果、第1ブロックBLKは無効データのみを保持する状態になる。
【0058】
または、ステップST1は、ホスト装置3からの要求に基づかずに起こり得る。そのような例は、いわゆるパトロールを含む。パトロールは、メモリコントローラ2によって実行され、記憶装置1中でのデータの保持の状態の改善のためのデータの移動を指す。すなわち、製造工程のばらつきなどによりメモリシステム5の使用開始時点で既に特定のセルユニットCUの特性が低いことや、特定のセルユニットCUの使用による特性の劣化などが原因で、或るセルユニットCUは、低いデータ保持特性を有する。このようなセルユニットCUを検出して、データ保持特性のより高い別のセルユニットCUにデータを移すことにより、メモリシステム5でのデータ保持特性が高められることが可能である。データの移動に伴って、アドレス変換テーブル31は更新される。すなわち、或る第1論理アドレスのデータを或る第1ブロックBLKが保持しているとアドレス変換テーブル31に示されている場合、パトロールにより、第1論理アドレスのデータが移動先の第2ブロックBLKに保持されているものとして、アドレス変換テーブルが更新される。この結果、パトロールによっても無効データを保持するブロックBLKsが生じ得る。
【0059】
ステップST2において、メモリコントローラ2は、ブロック状態管理テーブル32を、ブロックBLKsが含まれるように更新する。すなわち、メモリコントローラ2は、ブロック状態管理テーブル32にブロックBLKsのエントリを作成し、当該エントリにおいて、プリプログラム実行フラグを、未実行を示す値にセットする。
【0060】
ステップST3において、メモリコントローラ2は、ブロックBLKsに対してプリプログラムを実行する。メモリコントローラ2は、ステップST1が起こったことを契機としてステップST3を実行する。メモリコントローラ2は、ブロックBLKsに対してデータを書き込むとの決定(後述のステップST4)の前までに行われる限り、ステップST3をステップST2以降の任意のタイミングで行うことができる。例えば、メモリコントローラ2は、ホスト装置3から要求された未完了の処理が無い期間にステップST3を実行できる。例えば、メモリコントローラ2は、ステップST2の直後、すなわち、ブロックBLKsが無効データのみを保持する状態になった後、速やかに、例えば、直後に、ステップST3を実行できる。メモリコントローラ2は、ステップST2とステップST3の間に任意の処理を実行することができる。
【0061】
ステップST3は、ホスト装置3からの何らかの要求とは無関係に行われる。すなわち、ステップST3は、メモリコントローラ2によって自発的に開始される。ステップST3の実行のために、メモリコントローラ2は、ブロック状態管理テーブル32を参照する。ブロック状態管理テーブル32は、ブロックBLKsのためのエントリにおいて、未実行の値のプリプログラムフラグを含んでいるはずである。このことに基づいて、メモリコントローラ2は、ブロックBLKsに対してプリプログラムを実行する。メモリコントローラ2は、ブロック状態管理テーブル32中の或るブロックBLKに対するプリプログラムが完了すると、当該ブロックBLKについてのプリプログラム実行フラグを、実行済みを示す値へと更新する。ブロックBLKsのプリプログラムの実行のために、メモリコントローラ2は、記憶装置1にプリプログラムを指示する。プリプログラムの指示は、プリプログラムのためのコマンドと、プリプログラム対象のブロックBLKsを特定するアドレスの送信を含む。
【0062】
ステップST4において、メモリコントローラ2は、ブロックBLKsにデータを書き込むことを決定する。ブロックBLKsへのデータ書込みの決定は、種々の理由により発生し得る。ステップST4がどのような理由で生じるかによって、第1実施形態は限定されない。具体的には、ステップST4は、ホスト装置3からのデータ書込みの要求によって生じる。より具体的には、メモリコントローラ2がホスト装置3からのデータ書込み要求を受け取ると、メモリコントローラ2は当該書込み要求対象データを未割当であるブロックBLKsに書き込むことを決定する。別の例として、メモリコントローラ2は、ガベージコレクションやパトロールの実行のために、ブロックBLKsにデータを書き込むことを決定する。後続ステップST5及びステップST6は、ステップST4の実行を契機として起こる。
【0063】
ステップST5において、メモリコントローラ2は、ブロックBLKs中のデータを消去する。そのために、メモリコントローラ2は、記憶装置1にブロックBLKsのデータ消去を指示する。データ消去の指示は、データ消去のためのコマンドと、ブロックBLKsを特定するアドレスの送信を含む。データ消去が完了すると、メモリコントローラ2は、ブロック状態管理テーブル32中のブロックBLKsのエントリを削除する。
【0064】
ステップST6において、メモリコントローラ2は、ステップST4で決定されたブロックBLKsへのデータ書込みを実行する。そのために、メモリコントローラ2は、ステップST4でブロックBLKsに書き込まれることに決定されたデータ(書込みデータ)を、ブロックBLKsに書き込むことを記憶装置1に指示する。データ書込みの指示は、データ書込みのためのコマンドと、ブロックBLKsを特定するアドレスと、ブロックBLKs中のセルユニット及びページを特定するアドレスの送信を含む。メモリコントローラ2はまた、書込みデータの論理アドレスのエントリを、アドレス変換テーブルにおいて作成し、作成されたエントリにブロックBLKsのアドレスを記入する。ステップST5は、ステップST6の実行の準備として行われるため、ステップST6はステップST5の実行後、速やかに、長時間を経過する前に、実行される。例えば、ステップST6は、ステップST5の直後に行われる。
【0065】
ステップST6が完了すると、フローは終了する。
【0066】
1.2.3.プリプログラム
図8は、第1実施形態のプリプログラムの指示の間の入出力信号DQの例を示す。図8に示されるように、メモリコントローラ2は、コマンドXXh、アドレス信号dd、およびコマンドYYhを送信する。コマンドXXhは、プリプログラムの指示と、アドレスが後続することを示す。アドレス情報ADDは、プリプログラム対象のブロックBLKsのアドレスを示し、複数のサイクルに亘って送信され得る。図8は、例として、3サイクルでの送信を示す。コマンドYYhは、プリプログラムの実行を指示する。
【0067】
メモリコントローラ2は、コマンドYYhを受け取ると、レディー・ビジー信号RY/BYでビジー状態を示すとともに、ブロックBLKsに対してプリプログラムを実行する。プリプログラムは、データ書込み(プログラム)に類似する。データ書込みは、複数のプログラムループの繰り返しを含み、各プログラムループは、プログラムが行われるステージとベリファイが行われるステージを含む。プログラムは、プログラム対象のメモリセルトランジスタMTの電荷蓄積層CAに電子を注入することによってプログラム対象のメモリセルトランジスタMTの閾値電圧を上昇させること、及び電子の注入を禁止することで閾値電圧を維持することを含む。ベリファイは、プログラム対象のメモリセルトランジスタMTからのデータリード、及びプログラム対象のメモリセルトランジスタMTが目標のステートに達したか否かの判断を含む。
【0068】
図9は、第1実施形態のプログラムの間のいくつかの要素に印加される電圧を示す。プログラムは、データ書込み対象のセルユニット(選択セルユニット)CUを含んだ1つのストリングユニット(選択ストリングユニット)SUのみを対象とする。そのために、図9に示されるように、選択ストリングユニットSUの選択ゲート線SGDLのみが、選択用の電圧Vsgdを印可される。一方、選択ストリングユニットSU以外のストリングユニットSUの選択ゲート線SGDLは、電圧Vss(例えば、0V)を印加され続ける。また、選択セルユニットCUのうちの閾値電圧を上昇されるメモリセルトランジスタMTと接続されたビット線BLはプログラム実行用の低電圧(例えば、電圧Vss)を印可され、閾値電圧を上昇されないメモリセルトランジスタMTと接続されたビット線BLはプログラム禁止用の高電圧(例えば、電位Vdd)を印加される。ソース線CELSRCの電圧及び選択ゲート線SGSLには、電圧Vssが印加され続ける。
【0069】
選択セルユニットCUと接続されたワード線(選択ワード線)WLにプログラム電圧Vpgmが印加される。選択ワード線WL以外のワード線WLには、プログラム電圧Vpgmより低いプログラムパス電圧Vpassが印可される。メモリセルトランジスタMTの閾値電圧が過剰に上昇するのを避けるために最初のプログラムループでのプログラム電圧Vpgmは低く、プログラムループの度に、前回のプログラムループでのプログラム電圧Vpgmより若干高いプログラム電圧Vpgmが使用される。こうして、選択セルユニットCU中の、閾値電圧上昇の対象のメモリセルトランジスタMTの閾値電圧が、プログラムループの度に徐々に、目標のステートになるまで上昇される。
【0070】
図10は、第1実施形態のプリプログラムの間のいくつかの要素に印加される電圧を示す。プリプログラムは、例えば1つのプログラムステージのみを含む。プリプログラムでは、対象のブロックBLKsの全てのストリングユニットSUの全てのセルユニットCUが対象とされる。そのために、全ての選択ゲート線SGDLに選択用の電圧Vsgdが印加され、全てのビット線BLにプログラム用の電圧Vssが印可される。さらに、全てのワード線WLにプログラム電圧Vpgmが印可される。プリプログラムでのプログラムVpgmは、例えば、プログラムでの第1ループでのプログラム電圧Vpgmが使用されることが可能である。プログラムの場合と異なり、プリプログラムでのプログラム電圧Vpgmは、例えば、プログラムでの時間よりも長い時間に亘って印可される。プログラム電圧Vpgmは、例えば、負の閾値電圧を0V近傍にまで上昇させる大きさを有し、及び(又は)負の閾値電圧を0V近傍にまで上昇させる程度の期間に亘って印可される。この期間は、例えば、プログラムステージでの1つのループ中で電圧Vpgmが印加される期間よりも長い。
【0071】
図11は、第1実施形態のブロックBLKs中のメモリセルトランジスタMTの2つの時点での閾値電圧の分布の例を示す。図11は、上部において、プリプログラム前の状態を示し、下部において、プリプログラム後の状態を示す。上部は、図7のフローのステップST1又はST2での状態を示す。下部は、図7のフローのステップST3の完了後からステップST5の開始前までの状態を示す。
【0072】
上部に示されるように、ブロックBLKs中の各メモリセルトランジスタMTは、“Er”、“A”、“B”、“C”、“D”、“E”、“F”、及び“G”ステートの何れかにある。
【0073】
下部に示されるように、いくつかのメモリセルトランジスタMTの閾値電圧は、プリプログラム前の状態から上昇する。特に、プリプログラム前に負であった閾値電圧は上昇する。このため、“Er”ステート又は“A”ステートにあったメモリセルトランジスタMTは、別のステートに移行する。このステートは、以下、中性ステートと称される。プリプログラムでは、プログラム電圧Vpgmは、中性ステートより下のステートにあったメモリセルトランジスタMTを中性ステートに移す程度の期間に亘って印可される。プリプログラムによって“Er”又は“A”ステートにあったメモリセルトランジスタMT、及び“B”、“C”、又は“D”ステートにあったメモリセルトランジスタMTの閾値電圧は上昇する。この結果、“Er”、“A”、“B”、“C”、又は“D”ステートにあったメモリセルトランジスタMTの閾値電圧は、中性ステートの分布を形成する。例えば、中性ステートにあるメモリセルトランジスタMTの閾値電圧は、“B”ステートから“D”ステートに亘って分布する。
【0074】
一方、プリプログラム前に“E”、“F”、又は“G”ステートにあったメモリセルトランジスタMTの閾値電圧は、ほとんど又は全く上昇しない。このため、プリプログラム後の“E”、“F”、及び“G”ステートの閾値電圧分布は、プリプログラム前の“E”、“F”、及び“G”ステートの閾値電圧分布とほぼ同じである。
【0075】
1.3.利点(効果)
第1実施形態によれば、高いデータ保持性能を有するメモリシステム5が提供されることが可能である。このことが、参考用の例を使用しながら、記述される。
【0076】
図12は、参考用のメモリコントローラ100の動作のフローを示す。図12に示されるように、ステップST2はステップST4に継続し、ステップST4はステップST11に継続する。ステップST11において、メモリコントローラ100は、図7のステップST3と同様に、ブロックBLKsに対してプリプログラムを行う。ただし、メモリコントローラ2と異なり、ステップST11のプリプログラムは、先行するステップST4のようにブロックBLKsへのデータ書込みの決定を契機として行われる。換言すれば、ステップST4が生じない限り、メモリコントローラ100は、ブロックBLKsに対してプリプログラムを行わない。図12のようなフローにより、或る種の状態にあるメモリセルトランジスタMTにおいて、図13を参照して記述されるような現象が生じ得る。
【0077】
図13は、図12のフローによってメモリセルトランジスタMTにおいて生じ得るいくつかの状態を時間に沿って順に示す。図13の状態11は、無効データのみを含む或るブロックBLKa中の或るメモリセルトランジスタMTaについて示す。メモリセルトランジスタMTaは“Er”ステートにあり、このことに基づいて、メモリセルトランジスタMTaは、電荷蓄積層CA中でホールを含んでいる。
【0078】
状態12は、状態11からそのまま時間が経過した後のメモリセルトランジスタMTaについて示す。放置されている間に電荷蓄積層CA中のホールによって電子が引き寄せられ、電子がトンネル絶縁体IT中にトラップされる。状態11及び状態12は、図12のフローのステップST1からステップST4の前までの期間に亘って生じる。
【0079】
メモリコントローラ100は、ステップST4で、ブロックBLKaへのデータの書込みを決定し、その準備として、ステップST11でのブロックBLKaへのプリプログラムを行う。プリプログラムの結果、メモリセルトランジスタMTaは状態13を有するに至る。状態13では、メモリセルトランジスタMTaは、電荷蓄積層CAにおいて電子を含んでいる。状態13では、トラップされた電子はそのままである。
【0080】
状態14は、ステップST5(データ消去)が行われた後のメモリセルトランジスタMTaについて示す。データ消去により、メモリセルトランジスタMTaは、電荷蓄積層CA中で、ホールを含むことになる。状態14でも、トラップされた電子はそのままである。
【0081】
状態15は、ステップST6(データ書込み)が行われた後のメモリセルトランジスタMTaについて示す。データ書込みにより、メモリセルトランジスタMTaは、目標ステートへと移され、電荷蓄積層CA中で電子を含むことになる。状態15でも、トラップされた電子はそのままである。メモリセルトランジスタMTaのベリファイは、電子がトラップされた状態でパスしている。このため、メモリセルトランジスタMTaは目標ステートにとどまるために、トンネル絶縁体ITに電子を含んでいる必要がある。
【0082】
状態16は、ステップST6の完了後の状態(状態15)からそのまま放置された後のメモリセルトランジスタMTaについて示す。ステップST6の完了後の時間の経過により、電荷蓄積層CA中の電子からの斥力を受けて、トラップされた電子がトンネル絶縁体ITから離脱する(電子がデトラップされる)。すると、メモリセルトランジスタMTaの閾値電圧が低下し、目標のステートにとどまれなくなる場合がある。このことは、図12のフローがメモリセルトランジスタMTaのデータ保持特性を意図せずに抑制し得ることを意味する。
【0083】
ここまでの記述は、メモリセルトランジスタMTaが“Er”ステートで放置された例に係わるが、メモリセルトランジスタMTaが電荷蓄積層においてホールを含むような他のステートで放置された場合も、トラップされる電子の数は異なるものの、同じ現象が生じる。
【0084】
第1実施形態によれば、メモリコントローラ2は、無効データのみを含むことになった或るブロックBLKに対して、当該ブロックBLKへのデータ書込みが決定されたかに係わらず、当該ブロックBLKに対してプリプログラムを行う。このようなフローにより、メモリセルトランジスタMTのデータ保持特性は高い。このことが、図14を参照して記述される。
【0085】
図14は、第1実施形態の図7のフローによってメモリセルトランジスタMTにおいて生じ得るいくつかの状態を時間に沿って順に示す。状態1及び状態2は、図13の状態11及び状態12とそれぞれ同じである。
【0086】
状態3は、ステップST3(プリプログラム)が行われた後のメモリセルトランジスタMTaについて示す。プリプログラムにより、メモリセルトランジスタMTaは、電荷蓄積層CA中で電子を含んでいる。状態3では、トラップされた電子はそのままである。
【0087】
状態4は、ステップST3の完了後の状態(状態3)からそのまま放置された後のメモリセルトランジスタMTaについて示す。ステップST3の完了後の時間の経過により、電荷蓄積層CA中の電子からの斥力を受けて、トンネル絶縁体IT中の電子はデトラップされる。
【0088】
状態5は、ステップST5(データ消去)が行われた後のメモリセルトランジスタMTaについて示す。データ消去により、メモリセルトランジスタMTaは、電荷蓄積層CA中でホールを含むことになる。
【0089】
状態6は、ステップST6(データ書込み)が行われた後のメモリセルトランジスタMTaついて示す。データ書込みにより、メモリセルトランジスタMTaは、目標ステートへと移され、電荷蓄積層CA中で電子を含むことになる。一方、ステップST5及びST6は続けて(長時間の放置を経ずに)行われるため、電子は、トンネル絶縁体ITにほとんど又は全くトラップされない。メモリセルトランジスタMTaのベリファイは、電荷蓄積層CAが電子を含んでいない状態で行われる。このため、メモリセルトランジスタMTaの目標ステートは、もっぱら、電荷蓄積層CA中の電子の数によって維持される。
【0090】
メモリセルトランジスタMTaがステップST6の完了後から放置されたとしても、電子のデトラップはほとんど又は全く起きない。このため、デトラップに起因するメモリセルトランジスタMTaの閾値電圧の意図せぬ低下は抑制されることが可能である。このため、第1実施形態により、高いデータ保持性能を有するメモリシステム5が提供されることが可能である。
【0091】
1.4.変形例
ここまでの記述は、複数のメモリセルトランジスタMTが電荷蓄積層CAを共有する例に関する。第1実施形態は、この例に限られない。各メモリセルトランジスタMTが、独立した電荷蓄積層CAを有していても良い。この例では、電荷蓄積層CAは、導電体(いわゆる浮遊ゲート電極)であることが可能である。
【0092】
ここまでの記述は、データが消去される単位であるとともに、アドレス変換テーブルで管理される単位がブロックBLKである例に関する。第1実施形態は、この例に限られず、1つのメモリセルトランジスタMTのみに対して図7のようなフローが実行されてもよい。すなわち、メモリコントローラ2は、ステップST1において、最低1つの或るメモリセルトランジスタMTsが無効データを有する状態にすることができる。メモリコントローラ2は、ステップST3において、メモリセルトランジスタMTsにプリプログラムを実行することができる。メモリコントローラ2は、ステップST4において、メモリセルトランジスタMTsにデータを書き込むことを決定することができる。メモリコントローラ2は、ステップST5において、メモリセルトランジスタMTsのデータを消去することができる。メモリコントローラ2は、ステップST6において、メモリセルトランジスタMTsにデータを書き込むことができる。
【0093】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0094】
1…記憶装置、2…メモリコントローラ、3…ホスト装置、5…メモリシステム、10…メモリセルアレイ、11…コマンドレジスタ、12…アドレスレジスタ、13…シーケンサ、14…ドライバ、15…ロウデコーダ、16…センスアンプ、21…ホストインターフェイス、22…CPU、23…RAM、24…ROM、25…メモリインターフェイス、26…ECC回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】