(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2021048230
(43)【公開日】20210325
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
   H01L 27/11573 20170101AFI20210226BHJP
   H01L 27/11582 20170101ALI20210226BHJP
   H01L 27/11556 20170101ALI20210226BHJP
   H01L 21/336 20060101ALI20210226BHJP
   H01L 29/788 20060101ALI20210226BHJP
   H01L 29/792 20060101ALI20210226BHJP
   G11C 5/02 20060101ALI20210226BHJP
   H01L 27/11526 20170101ALI20210226BHJP
【FI】
   !H01L27/11573
   !H01L27/11582
   !H01L27/11556
   !H01L29/78 371
   !G11C5/02 100
   !H01L27/11526
【審査請求】未請求
【請求項の数】10
【出願形態】OL
【全頁数】26
(21)【出願番号】2019169371
(22)【出願日】20190918
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
【住所又は居所】東京都港区芝浦三丁目1番21号
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100162570
【弁理士】
【氏名又は名称】金子 早苗
(72)【発明者】
【氏名】佐貫 朋也
【住所又は居所】東京都港区芝浦一丁目1番1号 東芝メモリ株式会社内
(72)【発明者】
【氏名】前嶋 洋
【住所又は居所】東京都港区芝浦一丁目1番1号 東芝メモリ株式会社内
(72)【発明者】
【氏名】内海 哲章
【住所又は居所】東京都港区芝浦一丁目1番1号 東芝メモリ株式会社内
【テーマコード(参考)】
5F083
5F101
【Fターム(参考)】
5F083EP02
5F083EP18
5F083EP22
5F083EP76
5F083ER22
5F083GA10
5F083JA36
5F083JA37
5F083JA39
5F083KA01
5F083KA05
5F083KA17
5F083LA10
5F083LA21
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD34
5F101BE14
(57)【要約】
【課題】半導体記憶装置における動作の信頼性を向上させる。
【解決手段】実施形態の半導体記憶装置は、基板の上方に設けられたメモリセルと、基板とメモリセルとの間に設けられ、メモリセルに供給される高電圧を生成する高電圧生成回路26−1と、基板とメモリセルとの間に設けられ、前記高電圧を生成し、高電圧生成回路26−1と等価な回路構成を有する高電圧生成回路26−2とを備える。
【選択図】図8
【特許請求の範囲】
【請求項1】
基板の上方に設けられたメモリセルと、
前記基板と前記メモリセルとの間に設けられ、前記メモリセルに供給される第1電圧を生成する第1の電圧生成回路と、
前記基板と前記メモリセルとの間に設けられ、前記第1電圧を生成し、前記第1の電圧生成回路と等価な回路構成を有する第2の電圧生成回路と、
を具備する半導体記憶装置。
【請求項2】
前記メモリセルのゲートに電気的に接続されたワード線と、
前記メモリセルの一端に電気的に接続されたビット線と、
前記基板と前記メモリセルとの間に設けられ、ロウアドレスに基づいて前記ワード線を選択し、選択されたワード線に供給する電圧を制御する第1ロウロジック制御回路と、
前記基板と前記メモリセルとの間に設けられ、前記第1ロウロジック制御回路と等価な回路構成を有する第2ロウロジック制御回路と、
前記基板と前記メモリセルとの間に設けられ、カラムアドレスに基づいて前記ビット線を選択し、選択されたビット線に供給する電圧を制御する第1カラムロジック制御回路と、
前記基板と前記メモリセルとの間に設けられ、前記第1カラムロジック制御回路と等価な回路構成を有する第2カラムロジック制御回路と、
をさらに具備する請求項1に記載の半導体記憶装置。
【請求項3】
前記第1及び第2の電圧生成回路は、外部より供給される電源電圧より高い高電圧を生成する高電圧生成回路、あるいは前記電源電圧より低い低電圧を生成する低電圧生成回路のいずれかを含む請求項1に記載の半導体記憶装置。
【請求項4】
前記第1及び第2の電圧生成回路は第1半導体チップに設けられ、前記メモリセルは第2半導体チップに設けられ、前記第1及び第2半導体チップはパッドを有し、
前記第1半導体チップのパッドと前記第2半導体チップのパッドとが貼り合わせられている請求項1乃至3のいずれかに記載の半導体記憶装置。
【請求項5】
前記第1及び第2の電圧生成回路は前記基板の表面領域に配置され、前記メモリセルは前記第1及び第2の電圧生成回路の上方に配置される請求項1乃至3のいずれかに記載の半導体記憶装置。
【請求項6】
前記第1の電圧生成回路が稼働状態にあるとき、前記第2の電圧生成回路は非稼働状態にあり、前記第2の電圧生成回路が稼働状態にあるとき、前記第1の電圧生成回路は非稼働状態にある請求項1乃至5のいずれかに記載の半導体記憶装置。
【請求項7】
前記メモリセルを含む複数のメモリセルを備え、前記複数のメモリセルに記憶された情報に基づいて、前記第1の電圧生成回路あるいは前記第2の電圧生成回路のいずれの回路を稼働状態にするかが選択される請求項6に記載の半導体記憶装置。
【請求項8】
前記基板の上方に、第1方向に積層された複数の第1導電層と、
前記複数の第1導電層を前記第1方向に貫くピラーと、
をさらに具備し、
前記メモリセルは、前記複数の第1導電層のいずれかと前記ピラーとが交差する部分に設けられる請求項1に記載の半導体記憶装置。
【請求項9】
基板の上方に設けられたメモリセルと、
前記基板と前記メモリセルとの間の前記基板の部分に設けられ、前記メモリセルに電圧を供給する第1回路と、
前記第1回路より前記基板の中央側に設けられ、パッドを有するテストパターンと、
前記パッド上に設けられた絶縁層と、
を具備し、
前記パッドは外部端子に電気的に接続されていない半導体記憶装置。
【請求項10】
前記第1回路より前記基板の中央側に設けられ、フォトリソグラフィ技術にて用いる合わせマークまたは寸法測定マークの少なくともいずれかをさらに具備する請求項9に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
メモリセルが三次元に配列された半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第2018/0350686号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
動作の信頼性を向上させることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、基板の上方に設けられたメモリセルと、前記基板と前記メモリセルとの間に設けられ、前記メモリセルに供給される第1電圧を生成する第1の電圧生成回路と、前記基板と前記メモリセルとの間に設けられ、前記第1電圧を生成し、前記第1の電圧生成回路と等価な回路構成を有する第2の電圧生成回路とを具備する。
【図面の簡単な説明】
【0006】
【図1】図1は、第1実施形態の半導体記憶装置の平面レイアウトを示す図である。
【図2】図2は、図1におけるA−A線に沿った断面図である。
【図3】図3は、第1実施形態の半導体記憶装置の他の構造例を示す断面図である。
【図4】図4は、第1実施形態におけるメモリセルアレイ内のブロックの回路図である。
【図5】図5は、第1実施形態におけるメモリセルアレイ内のメモリピラーの断面図である。
【図6】図6は、第1実施形態におけるメモリアレイチップの回路ブロック構成を示す図である。
【図7】図7は、第1実施形態における周辺回路チップの回路ブロック構成を示す図である。
【図8】図8は、第1実施形態の半導体記憶装置における回路ブロックの詳細な構成を示す図である。
【図9】図9は、第2実施形態の半導体記憶装置におけるメモリアレイチップの回路ブロック構成を示す図である。
【図10】図10は、第2実施形態の半導体記憶装置における周辺回路チップの回路ブロック構成を示す図である。
【図11】図11は、第2実施形態の半導体記憶装置における周辺回路チップに設けられる合わせマークを示す平面図である。
【図12】図12は、第2実施形態の半導体記憶装置における周辺回路チップに設けられるTEGの一例を示す断面図である。
【図13】図13は、比較例の半導体記憶装置の製造工程におけるウェハの1つのレチクル内に配列されたチップを示す平面図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
【0008】
ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のNAND型フラッシュメモリを例に挙げて説明する。本明細書では、メモリセルトランジスタをメモリセルと呼ぶ場合もある。
【0009】
1.第1実施形態
以下に、第1実施形態の半導体記憶装置について説明する。
【0010】
1.1 半導体記憶装置の構成
先ず、図1を用いて、第1実施形態の半導体記憶装置の構成例について説明する。図1は、第1実施形態の半導体記憶装置の平面レイアウトの一例を示す図である。図1を含む以降の図において、半導体基板面(または、ウェハ面)に平行で互いに直交(または、交差)する2方向をX方向及びY方向とし、これらX方向及びY方向を含む面(XY面)に直交(または、交差)する方向をZ方向とする。例えば、X方向が後述するワード線WLの延伸方向に対応し、Y方向がビット線BLの延伸方向に対応し、Z方向が半導体記憶装置10の半導体基板面に直交する方向に対応する。
【0011】
図1に示すように、半導体記憶装置10は、例えば、メモリアレイチップ100及び周辺回路チップ200を備える。
【0012】
メモリアレイチップ100は、メモリセルアレイ11A,11B,11C,11D、引出領域12A,12B,12C,12D,12E,12F,12G,12H、及びパッド領域13Aを有する。周辺回路チップ200は、外部に設けられるメモリコントローラ(不図示)との間の通信を司る。周辺回路チップ200は、周辺回路領域14A,14B,14C,14D、ロウデコーダ15A,15B,15C,15D,15E,15F,15G,15H、及びパッド領域13Bを有する。周辺回路領域14A〜14D、及びロウデコーダ15A〜15Hは、メモリアレイチップ100内のメモリセルアレイ11A〜11Dを制御する。
【0013】
メモリアレイチップ100と周辺回路チップ200は、異なる半導体基板によりそれぞれ形成されている。メモリアレイチップ100表面の電極パッドと、周辺回路チップ200表面の電極パッドとが対向するように配置され、メモリアレイチップ100の電極パッドと周辺回路チップ200の電極パッドとが貼合されている。これにより、1つの半導体記憶装置(半導体メモリチップ)10が形成される。
【0014】
メモリアレイチップ100において、メモリセルアレイ11A〜11Dの各々は、異なる動作を並行して実行することが可能である。メモリセルアレイ11Aは、X方向に配列された引出領域12Aと引出領域12Bとの間に配置される。同様に、メモリセルアレイ11Bは引出領域12Cと引出領域12Dとの間に、メモリセルアレイ11Cは引出領域12Eと引出領域12Fとの間に、メモリセルアレイ11Dは引出領域12Gと引出領域12Hとの間に、それぞれ配置される。
【0015】
引出領域12A及び12Bは、メモリアレイチップ100に設けられたメモリセルアレイ11Aと、周辺回路チップ200に設けられたロウデコーダ15A及び15Bとの間を電気的に接続するための領域である。同様に、引出領域12C及び12Dは、メモリセルアレイ11Bとロウデコーダ15C及び15Dとの間を電気的に接続するための領域である。引出領域12E及び12Fは、メモリセルアレイ11Cとロウデコーダ15E及び15Fとの間を電気的に接続するための領域である。引出領域12G及び12Hは、メモリセルアレイ11Dとロウデコーダ15G及び15Hとの間を電気的に接続するための領域である。
【0016】
パッド領域13Aには、周辺回路チップ200とメモリコントローラとの間の接続に使用されるパッドが設けられる。パッド領域13Aは、X方向に伸び、例えば、メモリセルアレイ11B及び11Dと隣接するように設けられる。
【0017】
周辺回路チップ200において、ロウデコーダ15A〜15Hは、それぞれメモリアレイチップ100の引出領域12A〜12Hと重なるように、あるいは対向するように設けられる。例えば、ロウデコーダ15A及び15Bは、メモリセルアレイ11Aに設けられたワード線WLに電気的に接続される。同様に、ロウデコーダ15C及び15Dは、メモリセルアレイ11Bに設けられたワード線WLに電気的に接続される。ロウデコーダ15E及び15Fは、メモリセルアレイ11Cに設けられたワード線WLに電気的に接続される。ロウデコーダ15G及び15Hは、メモリセルアレイ11Dに設けられたワード線WLに電気的に接続される。
【0018】
周辺回路領域14Aは、例えば、ロウデコーダ15A及び15B間に設けられる。周辺回路領域14Bは、例えば、ロウデコーダ15C及び15D間に設けられる。周辺回路領域14Cは、例えば、ロウデコーダ15E及び15F間に設けられる。周辺回路領域14Dは、例えば、ロウデコーダ15G及び15H間に設けられる。周辺回路領域14A〜14Dの各々は、例えば後述するセンスアンプ、周辺回路、リダンダンシ回路を有する。
【0019】
パッド領域13Bは、周辺回路領域14B及び14Dと隣接し、かつメモリアレイチップ100のパッド領域13Aと重なるように設けられる。パッド領域13Bには、例えば、周辺回路領域14A〜14Dが含む周辺回路から引き出された配線等が配置される。これら配線は、ビア及びパッドによって半導体記憶装置10の上面に引き出される。
【0020】
以降の説明では、メモリセルアレイ11Aについて説明するが、メモリセルアレイ11B〜11Dの各々についてもメモリセルアレイ11Aと同様である。
【0021】
次に、図2を用いて、半導体記憶装置10の断面構造について説明する。図2は、図1におけるA−A線に沿った断面図であり、メモリセルアレイ11Aを含むXZ面に沿った断面図である。図2は、メモリセルアレイ11Aを含む断面構造を示すが、メモリセルアレイ11B〜11Dの各々を含む断面構造も図2に示す断面構造と同様である。また、図2では、導電層間の層間絶縁膜が省略されている。なお、図2以降の断面図において、Z方向の矢印方向を正方向と称し、Z方向の矢印方向と反対の方向を負方向と称する。また、以降の説明における「上」及び「下」は、各図面における上方向及び下方向にそれぞれ相当する。
【0022】
図2に示すように、半導体記憶装置10は、メモリアレイチップ100と周辺回路チップ200とが貼合された構造を備える。
【0023】
以下に、メモリアレイチップ100における断面構造を詳述する。
【0024】
半導体基板30には、導電層31が絶縁層を介してZ方向の負方向に設けられる。導電層31には、導電層32、複数の導電層33、及び導電層34が絶縁層を介してZ方向の負方向に積層された積層体が設けられる。導電層31〜34は、X方向に伸びる。導電層31〜34は、XY面(または、半導体基板30面)に沿った(または、平行な)プレート形状を有する。
【0025】
導電層31は、ソース線SLとして機能する。導電層32は、セレクトゲート線SGSとして機能する。導電層33は、複数のワード線WL0〜WL7としてそれぞれ機能する。なお図2には、2本の導電層33を示し、残りの導電層33は省略している。導電層34は、セレクトゲート線SGDとして機能する。導電層31〜34は、例えば、タングステン(W)あるいは多結晶シリコンを含む。半導体基板30は、例えば、シリコン基板及びシリコンのエピタキシャル層を含む。
【0026】
導電層32〜34を含む積層体には、柱状体の複数のメモリピラーMPが設けられる。各メモリピラーMPはZ方向に伸びる。各メモリピラーMPは、導電層32〜34をZ方向(または、積層方向)に貫くように配置され、導電層34の表面から導電層31に達する。すなわち、メモリピラーMPは、セレクトゲート線SGD、複数のワード線WL0〜WL7、及びセレクトゲート線SGSを通り、ソース線SLに接続される。
【0027】
メモリピラーMPには、コンタクトプラグCP1がZ方向の負方向に設けられる。コンタクトプラグCP1には、ビア35A、導電層36A、ビア37A、導電層38A、ビア37A、及び導電パッド40Aが順にZ方向の負方向に設けられる。ここでは、メモリピラーMPの下方に2層の導電層(または、配線層、パッド)36A,38Aが設けられる例を示したが、メモリピラーMPの下方に設けられる導電層の数は任意である。
【0028】
X方向に伸びる各導電層32〜34の端部には、コンタクトプラグCP2を介してビア35Bが設けられる。ビア35Bには、導電層36B、ビア37B、導電層38A、ビア39B、及び導電パッド40Bが順にZ方向の負方向に設けられる。
【0029】
以下に、周辺回路チップ200における断面構造を詳述する。
【0030】
半導体基板50には、例えば、nチャネルMOS電界効果トランジスタ(以下、nMOSトランジスタと記す)、及びpチャネルMOS電界効果トランジスタ(以下、pMOSトランジスタと記す)を含むCMOS回路CMが設けられる。周辺回路領域14A内の周辺回路及びロウデコーダ15A,15Bは、複数のCMOS回路CMにより構成される。半導体基板50は、例えば、シリコン基板及びシリコンのエピタキシャル層を含む。
【0031】
図2に示すように、半導体基板50には、ソース領域及びドレイン領域50A、及び素子分離領域50Bが設けられる。ソース領域50Aとドレイン領域50A間の半導体基板50には、Z方向の正方向にゲート絶縁層51が設けられ、ゲート絶縁層51にゲート電極52が設けられる。nMOSトランジスタ及びpMOSトランジスタの各々は、ソース領域50A、ドレイン領域50A、半導体基板50の半導体層、ゲート絶縁層51、及びゲート電極52を含む。
【0032】
ソース領域50Aとドレイン領域50Aには、Z方向の正方向にそれぞれビア53Aが設けられ、ビア53Aにそれぞれ導電層54Aが設けられる。導電層54Aには、ビア55A、導電層56A、ビア57A、導電層58A、ビア59A、及び導電パッド60Aが順にZ方向の正方向に設けられる。導電パッド60Aは、Z方向の正方向において、周辺回路チップ200の表面に配置される。ここでは、nMOSトランジスタ及びpMOSトランジスタの上方に3層の導電層(または、配線層、パッド)54A,56A及び58Aが設けられる例を示したが、nMOSトランジスタ及びpMOSトランジスタの上方に設けられる導電層の数は任意である。
【0033】
他のソース領域50Aとドレイン領域50Aには、Z方向の正方向にそれぞれビア53Bが設けられ、ビア53Bにそれぞれ導電層54Bが設けられる。導電層54Bには、ビア55B、導電層56B、ビア57B、導電層58B、ビア59B、及び導電パッド60Bが順にZ方向の正方向に設けられる。導電パッド60Bは、Z方向の正方向において、周辺回路チップ200の表面に配置される。ここでは、nMOSトランジスタ及びpMOSトランジスタの上方に3層の導電層(または、配線層、パッド)54B,56B及び58Bが設けられる例を示したが、nMOSトランジスタ及びpMOSトランジスタの上方に設けられる導電層の数は任意である。
【0034】
メモリアレイチップ100と周辺回路チップ200とは、例えば、導電パッド40Aと導電パッド60A、及び導電パッド40Bと導電パッド60Bを含む導電パッド同士が対向するようにそれぞれ貼り合わせられる。これにより、導電パッド40Aと導電パッド60A、及び導電パッド40Bと導電パッド60Bを含む、メモリアレイチップ100と周辺回路チップ200の導電パッド同士が接合され、電気的に接続される。
【0035】
次に、図3を用いて、第1実施形態の半導体記憶装置の他の構造例について説明する。図2では、メモリアレイチップ100と周辺回路チップ200とが貼合された半導体記憶装置10を例に挙げたが、これに限るわけではなく、他の構造を有する半導体記憶装置に対しても本提案を適用できる。
【0036】
図3は、第1実施形態の半導体記憶装置の他の構造例を示す断面図である。例えば、図3に示すように、半導体基板30上に周辺回路が形成された領域300が設けられ、領域300上にメモリセルが形成された領域400が設けられた半導体記憶装置10Aに対しても本提案を適用することができる。なお、図3では、導電層間の層間絶縁膜が省略されている。
【0037】
以下に、周辺回路が形成された領域300の断面構造を述べる。
【0038】
半導体基板30には、例えば、nMOSトランジスタ及びpMOSトランジスタを含むCMOS回路CMが設けられる。半導体基板30には、ソース領域及びドレイン領域50A、及び素子分離領域50Bが設けられる。ソース領域50Aとドレイン領域50A間の半導体基板30には、Z方向の正方向にゲート絶縁層51が設けられ、ゲート絶縁層51にゲート電極52が設けられる。nMOSトランジスタ及びpMOSトランジスタの各々は、ソース領域50A、ドレイン領域50A、半導体基板30の半導体層、ゲート絶縁層51、及びゲート電極52を含む。
【0039】
ソース領域50Aとドレイン領域50Aには、Z方向の正方向にそれぞれビア53Aが設けられ、ビア53Aにそれぞれ導電層54Aが設けられる。導電層54Aには、ビア55A、導電層56A、ビア57A、及び導電層58Aが順にZ方向の正方向に設けられる。導電層58Aには、コンタクトプラグCP3がZ方向に設けられる。コンタクトプラグCP3は、導電層31〜34をZ方向に貫くように配置される。さらに、コンタクトプラグCP3には、ビア35CがZ方向に設けられる。例えば、ビア35Cは、配線層及びビア(不図示)を介して導電層36A(または、ビット線BL)に電気的に接続される。
【0040】
他のソース領域50Aとドレイン領域50Aには、Z方向の正方向にそれぞれビア53Bが設けられ、ビア53Bにそれぞれ導電層54Bが設けられる。導電層54Bには、ビア55B、導電層56B、ビア57B、及び導電層58Bが順にZ方向の正方向に設けられる。例えば、導電層58Bは、配線層及びビア(不図示)を介してビア35Bに電気的に接続される。
【0041】
以下に、メモリセルが形成された領域400の断面構造を述べる。
【0042】
領域400は領域300上に設けられる。半導体基板30上の領域300の上方の導電層32〜34を含む積層体には、柱状体の複数のメモリピラーMPが設けられる。各メモリピラーMPはZ方向に伸び、導電層32〜34をZ方向に貫くように配置される。
【0043】
メモリピラーMPには、Z方向の正方向にコンタクトプラグCP1が設けられる。コンタクトプラグCP1上には、ビア35A、及び導電層36Aが順にZ方向の正方向に設けられる。メモリピラーMPの詳細については後述する。
【0044】
X方向に伸びる各導電層32〜34の端部には、コンタクトプラグCP2を介してビア35BがZ方向の正方向に設けられる。
【0045】
次に、図4を用いて、メモリセルアレイ11Aの回路構成について説明する。メモリセルアレイ11Aは、複数のブロックBLK0〜BLKm(mは0以上の整数)を有する。ここでは、1つのブロックBLKの回路構成を説明するが、その他のブロックの回路構成も同様である。さらに、メモリセルアレイ11B〜11Dの各々の回路構成も、メモリセルアレイ11Aの回路構成と同様である。
【0046】
図4は、メモリセルアレイ11A内の1つのブロックBLKの回路図である。ブロックBLKは、例えば、複数のストリングユニットSU0,SU1,SU2,SU3を備える。ここでは、一例として、ブロックBLKが、ストリングユニットSU0〜SU3を備える例を示すが、ブロックBLKが備えるストリングユニットの数は、任意に設定可能である。以降、ストリングユニットSUと記した場合、ストリングユニットSU0〜SU3の各々を示すものとする。
【0047】
ストリングユニットSU0〜SU3の各々は、複数のNANDストリング(または、メモリストリング)NSを備える。1個のストリングユニットSUに含まれるNANDストリングNSの数は、任意に設定可能である。
【0048】
NANDストリングNSは、複数のメモリセルトランジスタMT0,MT1,MT2,…,MT7、及びセレクトトランジスタST1,ST2を含む。ここでは、説明を平易にするために、NANDストリングNSが8個のメモリセルトランジスタMT0〜MT7、及び2個のセレクトトランジスタST1,ST2を備える例を示すが、NANDストリングNSが備えるメモリセルトランジスタ、及びセレクトトランジスタの数は、任意に設定可能である。以降、メモリセルトランジスタMTと記した場合、メモリセルトランジスタMT0〜MT7の各々を示すものとする。
【0049】
メモリセルトランジスタMT0〜MT7の各々は、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタMT0〜MT7は、セレクトトランジスタST1のソースとセレクトトランジスタST2のドレインとの間に直列に接続される。
【0050】
メモリセルトランジスタMTは、1ビットのデータ、または2ビット以上のデータを記憶することが可能である。メモリセルトランジスタMTは、電荷蓄積層として絶縁膜を用いたMONOS(metal-oxide-nitride-oxide-silicon)型であってもよいし、電荷蓄積層として導電層を用いたFG(floating gate)型であってもよい。
【0051】
ストリングユニットSU0に含まれる複数のセレクトトランジスタST1のゲートは、セレクトゲート線SGD0に接続される。同様に、ストリングユニットSU1〜SU3の各々のセレクトトランジスタST1のゲートは、セレクトゲート線SGD1〜SGD3にそれぞれ接続される。セレクトゲート線SGD0〜SGD3の各々は、ロウデコーダによって独立に制御される。
【0052】
ストリングユニットSU0に含まれる複数のセレクトトランジスタST2のゲートは、セレクトゲート線SGSに接続される。同様に、ストリングユニットSU1〜SU3の各々のセレクトトランジスタST2のゲートは、セレクトゲート線SGSに接続される。なお、ブロックBLKに含まれるストリングユニットSU0〜SU3のセレクトトランジスタST2のゲートには、個別のセレクトゲート線SGS、すなわち、セレクトゲート線SGS0〜SGS3がそれぞれ接続される場合もある。セレクトトランジスタST1,ST2は、各種動作におけるストリングユニットSUの選択に使用される。
【0053】
ブロックBLKに含まれるメモリセルトランジスタMT0〜MT7の制御ゲートは、ワード線WL0〜WL7にそれぞれ接続される。ワード線WL0〜WL7の各々は、ロウデコーダによって独立に制御される。
【0054】
ビット線BL0〜BLi(iは0以上の整数)の各々は、複数のブロックBLKに接続され、ブロックBLKに含まれるストリングユニットSU内にある1つのNANDストリングNSに接続される。すなわち、ビット線BL0〜BLiの各々は、ブロックBLK内でマトリクス状に配置されたNANDストリングNSのうち、同一列にある複数のNANDストリングNSのセレクトトランジスタST1のドレインに接続される。また、ソース線SLは、複数のブロックBLKに接続される。すなわち、ソース線SLは、ブロックBLKに含まれる複数のセレクトトランジスタST2のソースに接続される。
【0055】
要するに、ストリングユニットSUは、異なるビット線BLに接続され、かつ同一のセレクトゲート線SGDに接続されたNANDストリングNSを複数含む。また、ブロックBLKは、ワード線WLを共通にする複数のストリングユニットSUを含む。さらに、メモリセルアレイ11Aは、ビット線BLを共通にする複数のブロックBLKを含む。
【0056】
ブロックBLKは、例えば、データの消去単位である。すなわち、同一ブロックBLK内に含まれるメモリセルトランジスタMTの保持するデータは、一括して消去される。なお、データはストリングユニットSU単位で消去されてもよいし、また、ストリングユニットSU未満の単位で消去されてもよい。
【0057】
1つのストリングユニットSU内でワード線WLを共有する複数のメモリセルトランジスタMTを、セルユニットCUと呼ぶ。セルユニットCUに含まれる複数のメモリセルトランジスタMTがそれぞれ記憶する1ビットのデータの集まりをページと呼ぶ。セルユニットCUは、メモリセルトランジスタMTが記憶するデータのビット数に応じて記憶容量が変化する。例えば、セルユニットCUは、各メモリセルトランジスタMTが1ビットデータを記憶する場合に1ページデータを記憶し、2ビットデータを記憶する場合に2ページデータを、3ビットデータを記憶する場合に3ページデータをそれぞれ記憶する。
【0058】
セルユニットCUに対する書き込み動作及び読み出し動作は、ページを単位として行われる。言い換えると、読み出し及び書き込み動作は、1つのストリングユニットSUに配設された1本のワード線WLに接続された複数のメモリセルトランジスタMTに対して、一括して行われる。
【0059】
また、メモリセルアレイ11A〜11Dの構成についてはその他の構成であってもよい。メモリセルアレイ11A〜11Dの構成は、例えば、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。また、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
【0060】
次に、図5を用いて、メモリセルアレイ11AにおけるメモリピラーMP(または、NANDストリングNS)の断面構造を説明する。ここでは、メモリセルアレイ11A内のメモリピラーMPを示すが、メモリセルアレイ11B〜11Dの各々内のメモリピラーMPもこれと同様である。メモリピラーMPは、メモリセルトランジスタMT0〜MT7、及びセレクトトランジスタST1,ST2を含む。
【0061】
図5は、第1実施形態におけるメモリセルアレイ11A内のメモリピラーMPの断面図である。図5は、図2に示したメモリピラーMPの場合は180度回転された状態を示し、図3に示したメモリピラーMPの場合は回転されていない状態を示す。なお、図5では、導電層間の層間絶縁膜が省略されている。
【0062】
図5に示すように、メモリセルアレイ11Aは、半導体基板30、導電層31〜34、メモリピラーMP、コンタクトプラグCP1、ビア35A及び導電層36Aを含む。半導体基板30の上方には、導電層31が設けられる。導電層31は、XY面に平行な平板状に形成され、ソース線SLとして機能する。なお、半導体基板30の主面は、XY面に対応する。
【0063】
導電層31上には、XZ面に沿った複数のスリットSLTが、Y方向に配列される。導電層31上かつ隣り合うスリットSLT間の構造体(または、積層体)が、例えば1つのストリングユニットSUに対応する。
【0064】
導電層31上かつ隣り合うスリットSLT間には、下層から順に、導電層32、複数の導電層33、導電層34、及び導電層36Aが設けられる。これらの導電層のうちZ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層32〜34は、それぞれがXY面に平行な平板状に形成される。導電層32は、セレクトゲート線SGSとして機能する。複数の導電層33は、下層から順に、それぞれワード線WL0〜WL7として機能する。導電層34は、セレクトゲート線SGDとして機能する。導電層31〜34は、例えばタングステン(W)あるいは多結晶シリコンを含む。
【0065】
複数のメモリピラーMPは、例えば、X方向及びY方向に千鳥状に配列される。複数のメモリピラーMPの各々は、スリットSLT間の積層体内をZ方向に延伸(または、貫通)している。各メモリピラーMPは、導電層34の上面から導電層31の上面に達するように、導電層34,33,32を通過して設けられる。各メモリピラーMPは、1つのNANDストリングNSとして機能する。
【0066】
メモリピラーMPは、例えば、ブロック絶縁層71、電荷蓄積層72、トンネル絶縁層(トンネル絶縁膜とも称する)73、及び半導体層74を有する。具体的には、メモリピラーMPを形成するためのメモリホールの内壁に、ブロック絶縁層71が設けられる。ブロック絶縁層71の内壁に、電荷蓄積層72が設けられる。電荷蓄積層72の内壁に、トンネル絶縁層73が設けられる。さらに、トンネル絶縁層73の内側に半導体層74が設けられる。なお、メモリピラーMPは、半導体層74の内部にコア絶縁層を設けた構造としてもよい。
【0067】
このようなメモリピラーMPの構成において、メモリピラーMPと導電層32とが交差する部分が、セレクトトランジスタST2として機能する。メモリピラーMPと導電層33とが交差する部分が、それぞれメモリセルトランジスタMT0〜MT7として機能する。さらに、メモリピラーMPと導電層34とが交差する部分が、セレクトトランジスタST1として機能する。
【0068】
半導体層74は、メモリセルトランジスタMT、及びセレクトトランジスタST1,ST2のチャネル層として機能する。半導体層74の内部には、NANDストリングNSの電流経路が形成される。
【0069】
電荷蓄積層72は、メモリセルトランジスタMTにおいて半導体層74から注入される電荷を蓄積する機能を有する。電荷蓄積層72は、例えばシリコン窒化膜を含む。
【0070】
トンネル絶縁層73は、半導体層74から電荷蓄積層72に電荷が注入される際、または電荷蓄積層72に蓄積された電荷が半導体層74へ拡散する際に電位障壁として機能する。トンネル絶縁層73は、例えばシリコン酸化膜を含む。
【0071】
ブロック絶縁層71は、電荷蓄積層72に蓄積された電荷が導電層33(ワード線WL)へ拡散するのを防止する。ブロック絶縁層71は、例えばシリコン酸化層及びシリコン窒化層を含む。
【0072】
メモリピラーMPの上面には、コンタクトプラグCP1及びビア35Aを介して、導電層36Aが設けられる。導電層36Aは、Y方向に伸びるライン状の配線層であり、ビット線BLとして機能する。複数の導電層36AはX方向に配列され、導電層36Aは、ストリングユニットSU毎に対応する1つのメモリピラーMPと電気的に接続される。具体的には、各ストリングユニットSUにおいて、各メモリピラーMP内の半導体層74上にコンタクトプラグCP1が設けられ、コンタクトプラグCP1上にビア35Aが設けられ、さらに、ビア35A上に導電層36Aが設けられる。導電層36Aは、例えば銅(Cu)あるいはアルミニウム(Al)、タングステン(W)を含む。コンタクトプラグCP1及びビア35Aは、導電層、例えばタングステン(W)を含む。
【0073】
なお、ワード線WL、及びセレクトゲート線SGD及びSGSの本数は、前述した本数に限定されるものではなく、それぞれメモリセルトランジスタMT、及びセレクトトランジスタST1及びST2の個数に従って変更される。セレクトゲート線SGSは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。セレクトゲート線SGDは、複数層にそれぞれ設けられた複数の導電層で構成されてもよい。
【0074】
次に、図6及び図7を用いて、第1実施形態の半導体記憶装置10(または10A)の回路ブロック構成について説明する。半導体記憶装置10は、メモリセルアレイに対する周辺回路と、この周辺回路が不良の場合に置き換えられるリダンダンシ回路とを備える。
【0075】
図6は、第1実施形態の半導体記憶装置10におけるメモリアレイチップ100の回路ブロック構成を示す図である。
【0076】
前述したように、メモリセルアレイ11Aは、引出領域12Aと引出領域12Bとの間に配置される。同様に、メモリセルアレイ11Bは引出領域12Cと引出領域12Dとの間に、メモリセルアレイ11Cは引出領域12Eと引出領域12Fとの間に、メモリセルアレイ11Dは引出領域12Gと引出領域12Hとの間にそれぞれ配置される。パッド領域13Aは、メモリセルアレイ11B及び11Dに隣接して設けられる。
【0077】
図7は、第1実施形態の半導体記憶装置10における周辺回路チップ200の回路ブロック構成を示す図である。
【0078】
周辺回路チップ200は、センスアンプ16A,16B,16C,16D、周辺回路17A,17B,17C,17D、リダンダンシ回路18A,18B、ロウデコーダ15A〜15H、及びパッド領域13Bを備える。
【0079】
図7に示した上面視において、左上領域には、センスアンプ16A、周辺回路17A、リダンダンシ回路18A、ロウデコーダ15A、及びロウデコーダ15Bが設けられる。センスアンプ16A及び周辺回路17Aは、X方向に配列されたロウデコーダ15Aとロウデコーダ15Bとの間に配置される。センスアンプ16A、周辺回路17A、ロウデコーダ15A、ロウデコーダ15B、及びリダンダンシ回路18Aは、メモリセルアレイ11Aに対応付けられる。
【0080】
左下領域には、センスアンプ16B、周辺回路17B、ロウデコーダ15C、及びロウデコーダ15Dが設けられる。センスアンプ16B及び周辺回路17Bは、X方向に配列されたロウデコーダ15Cとロウデコーダ15Dとの間に配置される。センスアンプ16B、周辺回路17B、ロウデコーダ15C、ロウデコーダ15D、及びリダンダンシ回路18Aは、メモリセルアレイ11Bに対応付けられる。
【0081】
リダンダンシ回路18Aは、Y方向に配列されたロウデコーダ15A及び15Cと、Y方向に配列されたロウデコーダ15B及び15Dとの間に配置される。あるいは、リダンダンシ回路18Aは、ロウデコーダ15Aとロウデコーダ15Bとの間に、あるいはロウデコーダ15Cとロウデコーダ15Dとの間に配置されてもよい。さらに、リダンダンシ回路18Aは、周辺回路17Aと周辺回路17Bとの間に、これら周辺回路に隣接して配置される。
【0082】
例えば、周辺回路17Aとリダンダンシ回路18Aとの間にはスイッチ回路(不図示)が設けられ、このスイッチ回路によって周辺回路17Aあるいはリダンダンシ回路18Aのいずれかの回路が選択される。周辺回路17Bとリダンダンシ回路18Aとの間にはスイッチ回路(不図示)が設けられ、このスイッチ回路によって周辺回路17Bあるいはリダンダンシ回路18Aのいずれかの回路が選択される。
【0083】
図7に示した上面視において、右上領域には、センスアンプ16C、周辺回路17C、リダンダンシ回路18B、ロウデコーダ15E、及びロウデコーダ15Fが設けられる。センスアンプ16C及び周辺回路17Cは、X方向に配列されたロウデコーダ15Eとロウデコーダ15Fとの間に配置される。センスアンプ16C、周辺回路17C、ロウデコーダ15E、ロウデコーダ15F、及びリダンダンシ回路18Bは、メモリセルアレイ11Cに対応付けられる。
【0084】
右下領域には、センスアンプ16D、周辺回路17D、ロウデコーダ15G、及びロウデコーダ15Hが設けられる。センスアンプ16D及び周辺回路17Dは、X方向に配列されたロウデコーダ15Gとロウデコーダ15Hとの間に配置される。センスアンプ16D、周辺回路17D、ロウデコーダ15G、ロウデコーダ15H、及びリダンダンシ回路18Bは、メモリセルアレイ11Dに対応付けられる。
【0085】
リダンダンシ回路18Bは、Y方向に配列されたロウデコーダ15E及び15Gと、Y方向に配列されたロウデコーダ15F及び15Hとの間に配置される。あるいは、リダンダンシ回路18Bは、ロウデコーダ15Eとロウデコーダ15Fとの間に、あるいはロウデコーダ15Gとロウデコーダ15Hとの間に配置されてもよい。さらに、リダンダンシ回路18Bは、周辺回路17Cと周辺回路17Dとの間に、これら周辺回路に隣接して配置される。
【0086】
例えば、周辺回路17Cとリダンダンシ回路18Bとの間にはスイッチ回路(不図示)が設けられ、このスイッチ回路によって周辺回路17Cあるいはリダンダンシ回路18Bのいずれかの回路が選択される。周辺回路17Dとリダンダンシ回路18Bとの間にはスイッチ回路(不図示)が設けられ、このスイッチ回路によって周辺回路17Dあるいはリダンダンシ回路18Bのいずれかの回路が選択される。
【0087】
リダンダンシ回路18Aは、周辺回路17A及び17Bの各々と同等の構成を備え、同一の機能を有する。リダンダンシ回路18Bは、周辺回路17C及び17Dの各々と同等の構成を備え、同一の機能を有する。リダンダンシ回路18A及び18Bの詳細は後述する。
【0088】
リダンダンシ回路18Aは、周辺回路17Aあるいは17Bに不良が存在し、周辺回路が正常に動作しないとき、周辺回路17Aあるいは17Bに換わって動作する。すなわち、周辺回路17Aあるいは周辺回路17Bに欠陥が存在し、周辺回路17Aあるいは17Bが不良である場合、不良の周辺回路17Aあるいは周辺回路17Bがリダンダンシ回路18Aに置き換えられる。同様に、リダンダンシ回路18Bは、周辺回路17Cあるいは17Dに不良が存在し、周辺回路が正常に動作しないとき、周辺回路17Cあるいは17Dに換わって動作する。すなわち、周辺回路17Cあるいは周辺回路17Dに欠陥が存在し、周辺回路17Cあるいは17Dが不良である場合、不良の周辺回路17Cあるいは周辺回路17Dがリダンダンシ回路18Bに置き換えられる。
【0089】
なお、前述の回路ブロック構成の説明では、半導体記憶装置10を例に挙げ説明したが、半導体記憶装置10Aも同様の回路ブロック構成を有する。半導体記憶装置10Aは、周辺回路チップ200とメモリアレイチップ100とに分かれてはいないが、周辺回路チップ200を周辺回路が形成された領域300と見なし、メモリアレイチップ100をメモリセルが形成された領域400と見なすことができる。
【0090】
次に、図8を用いて、第1実施形態の半導体記憶装置10(または10A)の回路ブロックの詳細な構成について説明する。図8は、半導体記憶装置10の回路ブロックの詳細な構成を示す図である。図8では、メモリセルアレイ11Aと、メモリセルアレイ11Aに対応する周辺回路等の構成を示す。
【0091】
半導体記憶装置10は、メモリセルアレイ11A、ロウデコーダ15A,15B、センスアンプ16A、データレジスタ19、カラムデコーダ20、入出力回路21、ロジック制御回路22、レディー/ビジー回路23、カラムロジック制御回路24−1,24−2、ロウロジック制御回路25−1,25−2、高電圧生成回路26−1,26−2、低電圧生成回路27−1,27−2、ドライバ28、及びシーケンサ(または、制御回路)29を備える。
【0092】
図7に示した周辺回路17Aは、例えば、カラムロジック制御回路24−1、ロウロジック制御回路25−1、高電圧生成回路26−1、及び低電圧生成回路27−1を含む。リダンダンシ回路18Aは、例えば、カラムロジック制御回路24−2、ロウロジック制御回路25−2、高電圧生成回路26−2、及び低電圧生成回路27−2を含む。
【0093】
リダンダンシ回路18Aは、周辺回路17Aと同等の構成を備え、同一の機能を有する。すなわち、カラムロジック制御回路24−2は、カラムロジック制御回路24−1と同等の構成を備え、同一の機能を有する。同様に、ロウロジック制御回路25−2は、ロウロジック制御回路25−1と同等の構成を備え、同一の機能を有する。高電圧生成回路26−2は、高電圧生成回路26−1と同等の構成を備え、同一の機能を有する。さらに、低電圧生成回路27−2は、低電圧生成回路27−1と同等の構成を備え、同一の機能を有する。
【0094】
メモリセルアレイ11Aは、1つまたは複数のブロックBLK0,BLK1,BLK2,…,BLKmを備える。複数のブロックBLKの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタを含む。メモリセルトランジスタは、電気的に書き換え可能な不揮発性メモリセルである。メモリセルアレイ11Aには、メモリセルトランジスタに印加する電圧を制御するために、複数のワード線、複数のビット線、及びソース線などが配設される。以降、ブロックBLKと記した場合、ブロックBLK0〜BLKmの各々を示すものとする。ブロックBLKの具体的な構成については前述した通りである。
【0095】
入出力回路21及びロジック制御回路22は、バスを介して、外部装置(例えば、メモリコントローラ)(不図示)に接続される。入出力回路21は、メモリコントローラとの間でバスを介して、信号DQ(例えば、DQ0,DQ1,DQ2,…,DQ7)を送受信する。
【0096】
ロジック制御回路22は、バスを介してメモリコントローラから外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号CEn、コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、書き込みイネーブル信号WEn、読み出しイネーブル信号REn、及びライトプロテクト信号WPnを含む。信号名に付記された“n”は、その信号がアクティブ・ローであることを示す。
【0097】
チップイネーブル信号CEnは、半導体記憶装置(NAND型フラッシュメモリ)10の選択を可能にし、この半導体記憶装置10を選択する際にアサートされる。コマンドラッチイネーブル信号CLEは、信号DQとして送信されるコマンドを入出力回路21にラッチすることを可能にする。アドレスラッチイネーブル信号ALEは、信号DQとして送信されるアドレスを入出力回路21にラッチすることを可能にする。書き込みイネーブル信号WEnは、信号DQとして送信されるデータを入出力回路21に保持することを可能にする。読み出しイネーブル信号REnは、メモリセルアレイ11Aから読み出したデータを、信号DQとして出力することを可能にする。ライトプロテクト信号WPnは、半導体記憶装置10に対する書き込み及び消去を禁止する際にアサートされる。
【0098】
レディー/ビジー回路23は、シーケンサ29からの制御に応じて、レディー/ビジー信号R/Bnを生成する。信号R/Bnは、半導体記憶装置10がレディー状態であるか、ビジー状態であるかを示す。レディー状態は、メモリコントローラからの命令を受け付けることが可能な状態であることを示す。ビジー状態は、メモリコントローラからの命令を受け付けることができない状態であることを示す。メモリコントローラは、半導体記憶装置10から信号R/Bnを受けることで、半導体記憶装置10がレディー状態であるか、あるいはビジー状態であるかを知ることができる。
【0099】
カラムロジック制御回路24−1,24−2は、入出力回路21からカラムアドレスを受け取り、このカラムアドレスをデコードする。カラムロジック制御回路24−1,24−2は、カラムアドレスのデコード結果に基づいて、センスアンプ16Aの電圧を設定し、センスアンプ16Aに供給する電圧を制御する。カラムロジック制御回路24−1,24−2は、カラムアドレスをデコードし、カラムアドレスのデコード結果に基づいて、ビット線BLを選択し、選択されたビット線BLに供給する電圧を制御する。
【0100】
ロウロジック制御回路25−1,25−2は、入出力回路21からロウアドレスを受け取り、このロウアドレスをデコードする。ロウロジック制御回路25−1,25−2は、ロウアドレスのデコード結果に基づいて、動作対象のブロック及びページを選択する信号を出力する。ロウロジック制御回路25−1,25−2は、またワード線WL及びセレクトゲート線に供給する電圧を制御する。アドレスはロウアドレスを含み、ロウアドレスは、例えば、動作対象のブロックBLKを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線を指定するページアドレスを含む。
【0101】
シーケンサ29は、外部装置から入出力回路21に入力されたコマンドを受け取り、このコマンドに基づくシーケンスに従って半導体記憶装置10を統括的に制御する。シーケンサ29は、例えば、ロウデコーダ15A,15B、センスアンプ16A、データレジスタ19、カラムデコーダ20、ドライバ28、カラムロジック制御回路24−1,24−2、ロウロジック制御回路25−1,25−2、高電圧生成回路26−1,26−2、及び低電圧生成回路27−1,27−2などを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。
【0102】
具体的には、シーケンサ29は、受信した書き込みコマンドに基づいて、ドライバ28、ロウデコーダ15A,15B、カラムデコーダ20、データレジスタ19、及びセンスアンプ16Aを制御して、アドレスにて指定された複数のメモリセルトランジスタにデータを書き込む。シーケンサ29は、また、受信した読み出しコマンドに基づいて、ロウデコーダ15A,15B、ドライバ28、及びセンスアンプ16Aを制御して、アドレスにて指定された複数のメモリセルトランジスタからデータを読み出す。
【0103】
ドライバ28は、高電圧生成回路26−1及び26−2、及び低電圧生成回路27−1及び27−2から複数の電圧を受け取る。ドライバ28は、高電圧生成回路26−1及び26−2、及び低電圧生成回路27−1及び27−2から供給された複数の電圧のうち、読み出し動作、書き込み動作、及び消去動作に応じて選択した複数の電圧を、複数の信号線を介してロウデコーダ15A,15Bに供給する。
【0104】
ロウデコーダ15A,15Bは、ロウロジック制御回路25−1あるいは25−2から受け取ったロウアドレスのデコード結果に基づいて、ブロックBLKのいずれかを選択し、さらに選択したブロックBLK内のワード線を選択する。さらに、ロウデコーダ15A,15Bは、選択されたブロックBLKに、ドライバ28から供給された複数の電圧を転送する。
【0105】
カラムデコーダ20は、カラムロジック制御回路24−1あるいは24−2から受け取ったカラムアドレスのデコード結果に基づいて、ビット線を選択する。データレジスタ19は、データの読み出し動作時あるいは書き込み動作時に、読み出しデータあるいは書き込みデータを一時的に保持する。
【0106】
センスアンプ16Aは、データの読み出し動作時に、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。データレジスタ19は、メモリセルトランジスタから読み出された読み出しデータを一時的に保持し、これを入出力回路21へ転送する。また、データレジスタ19は、データの書き込み動作時に、入出力回路21から転送された書き込みデータを一時的に保持する。センスアンプ16Aは、データレジスタ19に保持された書き込みデータをビット線に転送する。
【0107】
1.2 半導体記憶装置の動作
半導体記憶装置10では、通常使用する周辺回路17Aあるいは17Bの他に、周辺回路17Aあるいは17Bに不良が存在する場合に、周辺回路17Aあるいは17Bに換えて使用するリダンダンシ回路18Aを備える。さらに、周辺回路17Cあるいは17Dの他に、周辺回路17Cあるいは17Dに不良が存在する場合に、周辺回路17Cあるいは17Dに換えて使用するリダンダンシ回路18Bを備える。
【0108】
以下に、半導体記憶装置10の動作として、半導体記憶装置10において実行される周辺回路17Aあるいは17Bからリダンダンシ回路18Aへの切り換えについて説明する。なお、周辺回路17Cあるいは17Dからリダンダンシ回路18Bへの切り換えも同様であるため、記載を省略する。
【0109】
半導体記憶装置10は、周辺回路17Aあるいは17Bとして、例えば、カラムロジック制御回路24−1、ロウロジック制御回路25−1、高電圧生成回路26−1、低電圧生成回路27−1を備える。さらに、周辺回路17Aあるいは17Bのリダンダンシ回路18Aとして、カラムロジック制御回路24−2、ロウロジック制御回路25−2、高電圧生成回路26−2、低電圧生成回路27−2を備える。
【0110】
周辺回路17Aあるいは17B内のいずれの回路も正常に動作する場合、周辺回路17A及び17B内の回路が使用される。例えば、カラムロジック制御回路24−1、ロウロジック制御回路25−1、高電圧生成回路26−1、及び低電圧生成回路27−1が正常に動作する場合、これらの回路が使用される。
【0111】
一方、周辺回路17Aあるいは17B内のいずれかの回路が不良であり、使用できない場合、その不良の回路に換えてリダンダンシ回路18A内の回路が使用される。例えば、カラムロジック制御回路24−1に不良が存在し、正常に動作しないときに、カラムロジック制御回路24−1に換えてカラムロジック制御回路24−2が使用される。具体的には、カラムロジック制御回路24−1への回路接続が遮断され、カラムロジック制御回路24−2への回路接続が実行される。
【0112】
同様に、ロウロジック制御回路25−1に不良が存在し、正常に動作しないときに、ロウロジック制御回路25−1に換えてロウロジック制御回路25−2が使用される。具体的には、ロウロジック制御回路25−1への回路接続が遮断され、ロウロジック制御回路25−2への回路接続が実行される。
【0113】
また例えば、高電圧生成回路26−1に不良が存在し、正常に動作しないときに、高電圧生成回路26−1に換えて高電圧生成回路26−2が使用される。具体的には、高電圧生成回路26−1への回路接続が遮断され、高電圧生成回路26−2への回路接続が実行される。これにより、例えば、高電圧生成回路26−1が稼働状態にあるとき、高電圧生成回路26−2は非稼働状態にあり、高電圧生成回路26―2が稼働状態にあるとき、高電圧生成回路26―1は非稼働状態にある。
【0114】
同様に、低電圧生成回路27−1に不良が存在し、正常に動作しないときに、低電圧生成回路27−1に換えて低電圧生成回路27−2が使用される。具体的には、低電圧生成回路27−1への回路接続が遮断され、低電圧生成回路27−2への回路接続が実行される。
【0115】
以下に、周辺回路17Aあるいは17Bからリダンダンシ回路18Aへの切り換え動作を、順を追って説明する。
【0116】
メモリセルアレイ11A内には、通常、動作に必要な設定情報が記憶された記憶領域が存在する。例えばここでは、その記憶領域をブロック(以降、ROMブロックと記す)BLK0とする。半導体記憶装置10への電源投入時に、ROMブロックBLK0から設定情報を読み出し、この設定情報に基づいて、半導体記憶装置10における各種の設定が行われる。
【0117】
周辺回路17Aあるいは17Bに不良が存在し、正常に動作しない場合に、不良の周辺回路をリダンダンシ回路18Aに切り換えることを示す切換情報をROMブロックBLK0に記憶しておく。
【0118】
半導体記憶装置10への電源投入時に、シーケンサ29は、ROMブロックBLK0から切換情報を読み出し、この切換情報に基づいて、不良の周辺回路17Aあるいは17Bをリダンダンシ回路18Aに切り換える。
【0119】
例えば、高電圧生成回路26−1に不良が存在し、正常に動作しない場合に、高電圧生成回路26−1をリダンダンシ回路18A内の高電圧生成回路26−2に切り換えることを示す切換情報を、ROMブロックBLK0に記憶しておく。
【0120】
半導体記憶装置10への電源投入時に、シーケンサ29は、ROMブロックBLK0から切換情報を読み出す。そして、シーケンサ29は、この切換情報に基づいて、高電圧生成回路26−1を高電圧生成回路26−2に切り換える。
【0121】
以上述べたように、周辺回路17Aあるいは17Bからリダンダンシ回路18Aへの切り換えは、メモリセルアレイ11A内の記憶領域、例えばROMブロックBLK0に記憶された情報に基づいて実行される。
【0122】
1.3 第1実施形態の効果
第1実施形態によれば、半導体記憶装置における動作の信頼性を向上させることができる。
【0123】
以下に、第1実施形態の効果について詳述する。
【0124】
例えば、同一半導体基板上に、複数のメモリセルとその周辺回路とが設けられた半導体記憶装置では、周辺回路に対してそのリダンダンシ回路を設けると、面積が大きくなり、コストが増加してしまう。このため、リダンダンシ回路を設けることが困難である場合が多い。したがって、周辺回路に不良が存在すると、その半導体記憶装置が不良品となってしまう場合がある。
【0125】
第1実施形態では、半導体基板の上方に設けられたメモリセルトランジスタMTと、半導体基板とメモリセルトランジスタMTとの間に設けられ、メモリセルトランジスタMTに供給される第1電圧を生成する第1の電圧生成回路と、半導体基板とメモリセルトランジスタMTとの間に設けられ、第1電圧を生成し、第1の電圧生成回路と同じ構成を有する第2の電圧生成回路とを備える。第1の電圧生成回路は、例えば、周辺回路17Aあるいは17Bとしてのカラムロジック制御回路24−1、ロウロジック制御回路25−1、高電圧生成回路26−1、及び低電圧生成回路27−1である。第2の電圧生成回路は、例えば、リダンダンシ回路18Aとしてのカラムロジック制御回路24−2、ロウロジック制御回路25−2、高電圧生成回路26−2、及び低電圧生成回路27−2である。そして、第1の電圧生成回路に不良が存在する場合に、第1の電圧生成回路を第2の電圧生成回路に切り換えて、第2の電圧生成回路を使用する。
【0126】
これにより、不良の第1の電圧生成回路は、リダンダンシ回路としての第2の電圧生成回路にて救済することができる。この結果、半導体記憶装置における動作の信頼性を向上させることができ、さらに半導体記憶装置の歩留まりを高めることができる。
【0127】
また、第1実施形態では、メモリセルトランジスタMTのゲートに電気的に接続されたワード線WLと、メモリセルトランジスタMTの一端に電気的に接続されたビット線BLと、半導体基板とメモリセルトランジスタMTとの間に設けられ、ロウアドレスに基づいてワード線WLを選択し、選択されたワード線WLに供給する電圧を制御するロウロジック制御回路25−1と、半導体基板とメモリセルトランジスタMTとの間に設けられ、ロウロジック制御回路25−1と等価な回路構成を有するロウロジック制御回路25−2と、半導体基板とメモリセルトランジスタMTとの間に設けられ、カラムアドレスに基づいてビット線BLを選択し、選択されたビット線BLに供給する電圧を制御するカラムロジック制御回路24−1と、半導体基板とメモリセルトランジスタMTとの間に設けられ、カラムロジック制御回路24−1と等価な回路構成を有するカラムロジック制御回路24−2とをさらに備える。そして、ロウロジック制御回路25−1に不良が存在する場合に、ロウロジック制御回路25−1をロウロジック制御回路25−2に切り換える。カラムロジック制御回路24−1に不良が存在する場合に、カラムロジック制御回路24−1をカラムロジック制御回路24−2に切り換える。
【0128】
これにより、不良のロウロジック制御回路25−1は、リダンダンシ回路としてのロウロジック制御回路25−2にて救済される。不良のカラムロジック制御回路24−1は、リダンダンシ回路としてのカラムロジック制御回路24−2にて救済される。この結果、半導体記憶装置における動作の信頼性を向上させることができ、さらに半導体記憶装置の歩留まりを高めることができる。
【0129】
2.第2実施形態
次に、第2実施形態の半導体記憶装置について説明する。第2実施形態では、図2に示した半導体記憶装置10、あるいは図3に示した半導体記憶装置10Aにおいて、リダンダンシ回路が配置されていた領域、半導体記憶装置10あるいは10Aの端部領域、及びパッド領域に、フォトリソグラフィ用のパターン(例えば、合わせマーク、寸法精度マーク)及びモニタ用のテストパターンを設ける例を説明する。第2実施形態では、半導体記憶装置10を例に挙げ説明する。なお、第2実施形態では、第1実施形態と異なる点について主に述べる。
【0130】
2.1 半導体記憶装置の構成
先ず、図9を用いて、第2実施形態の半導体記憶装置10におけるメモリアレイチップ100の回路ブロック構成について説明する。図9は、半導体記憶装置10におけるメモリアレイチップ100の回路ブロック構成を示す図である。
【0131】
パッド領域13Aは、メモリセルアレイ11B及び11Dに隣接して設けられる。パッド領域13Aには、フォトリソグラフィ用のパターン75、及びモニタ用のテストパターン76が設けられる。
【0132】
フォトリソグラフィ用のパターン75は、例えば、フォトマスクの位置合わせに用いる合わせマーク、及びパターンの寸法精度を評価するための寸法精度マーク(または、寸法測定マーク)を含む。モニタ用のテストパターン76は、例えば、TEG(test element group)を含む。TEGは、例えば、特性評価用のトランジスタなどの素子を含む。その他の構成は、図6にて説明した構成と同様である。
【0133】
次に、図10を用いて、第2実施形態の半導体記憶装置10における周辺回路チップ200の回路ブロック構成について説明する。図10は、半導体記憶装置10における周辺回路チップ200の回路ブロック構成を示す図である。
【0134】
図7に示した第1実施形態の周辺回路チップ200において、リダンダンシ回路18A及び18Bが設けられていた領域に、フォトリソグラフィ用のパターン75、及びモニタ用のテストパターン76が設けられる。
【0135】
図10に示した上面視において、左側領域には、フォトリソグラフィ用のパターン75及びモニタ用のテストパターン76が、Y方向に配列されたロウデコーダ15A及び15Cと、Y方向に配列されたロウデコーダ15B及び15Dとの間に配置される。あるいは、パターン75及びテストパターン76は、ロウデコーダ15Aとロウデコーダ15Bとの間に、あるいはロウデコーダ15Cとロウデコーダ15Dとの間に配置されてもよい。さらに、パターン75及びテストパターン76は、周辺回路17Aと周辺回路17Bとの間に配置される。
【0136】
図10に示した上面視において、右側領域には、フォトリソグラフィ用のパターン75及びモニタ用のテストパターン76が、Y方向に配列されたロウデコーダ15E及び15Gと、Y方向に配列されたロウデコーダ15F及び15Hとの間に配置される。あるいは、パターン75及びテストパターン76は、ロウデコーダ15Eとロウデコーダ15Fとの間に、あるいはロウデコーダ15Gとロウデコーダ15Hとの間に配置されてもよい。さらに、パターン75及びテストパターン76は、周辺回路17Cと周辺回路17Dとの間に配置される。
【0137】
また、図10に示した上面視において、センスアンプ16A及び16Cに隣接する端部領域には、フォトリソグラフィ用のパターン75及びモニタ用のテストパターン76が設けられる。パターン75及びテストパターン76は、ロウデコーダ15Aとロウデコーダ15Bとの間、及びロウデコーダ15Eとロウデコーダ15Fとの間にそれぞれ配置される。
【0138】
次に、図11及び図12を用いて、フォトリソグラフィ用のパターン75としての合わせマーク、及びモニタ用のテストパターン76としてのTEGの詳細を説明する。
【0139】
図11は、半導体記憶装置10の周辺回路チップ200に設けられる合わせマークの一例を示す平面図である。図11に示すように、パターン75Aが矩形の各辺に相当する部分に配置され、さらに、パターン75Bがパターン75Aの外側に間隔を空けて配置される。第1のフォトマスクでパターン75Aを形成した後、第2のフォトマスクでパターンを形成する際に、パターン75Aとパターン75Bとの間隔が均等になるように、パターン75Bを合わせる。
【0140】
図12は、図10におけるB−B線に沿った断面図であり、周辺回路チップ200に設けられるTEGの一例を示す断面図である。
【0141】
図12に示すように、半導体基板50には、ソース領域及びドレイン領域80A、及び素子分離領域80Bが設けられる。ソース領域80Aとドレイン領域80A間の半導体基板50には、Z方向の正方向にゲート絶縁層81が設けられ、ゲート絶縁層81にゲート電極82が設けられる。TEGを構成するnMOSトランジスタあるいはpMOSトランジスタTRは、ソース領域80A、ドレイン領域80A、半導体基板50の半導体層、ゲート絶縁層81、及びゲート電極82を含む。
【0142】
ソース領域80Aとドレイン領域80Aには、Z方向の正方向にそれぞれビア83が設けられ、ビア83にそれぞれ導電層84が設けられる。導電層84には、ビア85、導電パッド86が順にZ方向の正方向に設けられる。導電パッド86には、絶縁層87がZ方向の正方向に設けられる。絶縁層87には、絶縁層を介して導電層88及び89がZ方向の正方向に順に設けられる。なお、導電パッド86上は、絶縁層87で覆われており、上層配線(例えば、導電層88)あるいは外部端子に電気的に接続されていない。
【0143】
2.2 第2実施形態の効果
第2実施形態によれば、前述した第1実施形態と同様に、半導体記憶装置における動作の信頼性を向上させることができる。
【0144】
以下に、第2実施形態における効果について詳述する。
【0145】
図13は、比較例としての半導体記憶装置の製造工程におけるウェハの1つのレチクル内に配列されたチップを示す平面図である。例えば、図13に示すように、露光装置で使用されるレチクル201の領域内に、複数の半導体記憶装置(以下、チップと記す)10を配列している。複数のチップ間には、チップを個々に切断するためのダイシングライン202が設けられる。ダイシングライン202上には、フォトリソグラフィ用のパターン(例えば、合わせマーク及び寸法精度マーク)、及びモニタ用のテストパターンが配置されている。
【0146】
ダイシングライン202の幅は、技術的には小さくできるが、フォトリソグラフィ用のパターンやモニタ用のテストパターンを配置するための面積が必要であるため、ダイシングライン202の縮小化には限界がある。また、ダイシングライン202上の面積は限られているため、配置できるフォトリソグラフィ用のパターンやテストパターンには制限がある。このため、高性能あるいは得られる情報量が大きいフォトリソグラフィ用のパターン及びモニタ用のテストパターンは置くことができない場合が多い。
【0147】
そこで、第2実施形態では、ダイシングライン202より内側のチップ領域内にフォトリソグラフィ用のパターン75やモニタ用のテストパターン76を配置することにより、フォトリソグラフィ用のパターン75やモニタ用のテストパターン76の配置に必要なダイシングライン202上の面積を減らすことができ、ダイシングライン202の幅を小さくできる。
【0148】
さらに、ダイシングライン202の幅を小さくできるため、1つのウェハ当たりのチップ数を増やすことができ、製品(すなわち、半導体記憶装置)のコストを低減できる。
【0149】
また、ダイシングライン202より内側のチップ領域を、フォトリソグラフィ用のパターン75やモニタ用のテストパターン76を配置するための領域に用いることにより、ダイシングライン202上には配置できない高性能あるいは得られる情報量が大きいフォトリソグラフィ用のパターンやモニタ用のテストパターンを配置することができる。
【0150】
以上により、第2実施形態によれば、半導体記憶装置における動作の信頼性を向上させることができる。さらに、1つのウェハ当たりのチップ(半導体記憶装置)数を増やすことができ、半導体記憶装置のコストを低減できる。
【0151】
なお、第2実施形態では、図2に示したようなメモリアレイチップ100と周辺回路チップ200とが貼合された半導体記憶装置10を例に挙げて説明したが、これに限るわけではなく、図3に示したような周辺回路が形成された領域300と、領域300上のメモリセルが形成された領域400とが1つの半導体基板30上に設けられた半導体記憶装置10Aに対しても適用することができる。
【0152】
3.その他変形例等
前述した実施形態では、メモリアレイチップ100と周辺回路チップ200とが貼合された半導体記憶装置10、及び周辺回路が形成された領域300と、領域300上のメモリセルが形成された領域400とが1つの半導体基板30上に積層された半導体記憶装置10Aを例に挙げて説明したが、これに限るわけではなく、他の構造を有する半導体装置に対しても適用することができる。
【0153】
さらに、上記実施形態では半導体記憶装置としてNAND型フラッシュメモリを例に説明したが、NAND型フラッシュメモリに限らず、その他の半導体メモリ全般に適用でき、更には半導体メモリ以外の種々の記憶装置に適用できる。
【0154】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0155】
10,10A…半導体記憶装置、11A,11B,11C,11D…メモリセルアレイ、12A,12B,12C,12D,12E,12F,12G,12H…引出領域、13A,13B…パッド領域、14A,14B,14C,14D…周辺回路領域、15A,15B,15C,15D,15E,15F,15G,15H…ロウデコーダ、16A,16B,16C,16D…センスアンプ、17A,17B,17C,17D…周辺回路、18A,18B…リダンダンシ回路、19…データレジスタ、20…カラムデコーダ、21…入出力回路、22…ロジック制御回路、23…レディー/ビジー回路、24−1,24−2…カラムロジック制御回路、25−1,25−2…ロウロジック制御回路、26−1,26−2…高電圧生成回路、27−1,27−2…低電圧生成回路、28…ドライバ、29…シーケンサ、30…半導体基板、31〜34…導電層、50…半導体基板、50A…ソース領域またはドレイン領域、50B…素子分離領域、51…ゲート絶縁層、52…ゲート電極、75…フォトリソグラフィ用のパターン、76…モニタ用のテストパターン、86…導電パッド、100…メモリアレイチップ、200…周辺回路チップ、BL,BL0〜BLi…ビット線、BLK,BLK0〜BLKm…ブロック、CM…CMOS回路、CP1,CP2…コンタクトプラグ、MP…メモリピラー、MT,MT0〜MT7…メモリセルトランジスタ、SGD,SGD0〜SGD3…セレクトゲート線、SGS…セレクトゲート線、SL…ソース線、ST1,ST2…セレクトトランジスタ、SU,SU0〜SU3…ストリングユニット、WL,WL0〜WL7…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】