(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】2021108519
(43)【公開日】20210729
(54)【発明の名称】DCDCコンバータ、電圧生成装置、及びDCDCコンバータの調整方法
(51)【国際特許分類】
   H02M 3/155 20060101AFI20210702BHJP
【FI】
   !H02M3/155 H
   !H02M3/155 W
【審査請求】未請求
【請求項の数】9
【出願形態】OL
【全頁数】36
(21)【出願番号】2019239322
(22)【出願日】20191227
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
【住所又は居所】東京都千代田区有楽町一丁目1番2号
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(72)【発明者】
【氏名】伊藤 悟
【住所又は居所】東京都千代田区有楽町一丁目1番2号 AKMテクノロジ株式会社内
【テーマコード(参考)】
5H730
【Fターム(参考)】
5H730AA04
5H730AA13
5H730AA14
5H730AA16
5H730AS01
5H730AS05
5H730BB13
5H730BB57
5H730BB82
5H730DD04
5H730EE59
5H730FD01
5H730FD41
5H730FG05
5H730FV08
(57)【要約】
【課題】DCDCコンバータ間でのコイルピーク電流値のばらつきを抑制する。
【解決手段】出力電圧VOに応じた誤差電圧を出力するエラーアンプEAと、端子Tpvin及び端子Tgnd間に接続され、誤差電圧がゲートに入力されるMOSトランジスタM1及びこれと直列接続される可変抵抗R1と、端子Tvin及び端子Tgnd間に接続され、ゲートにバイアス電圧が入力されるMOSトランジスタM4及びこれと直列接続される可変抵抗R2と、可変抵抗R1及びR2の抵抗値を定められた抵抗値に設定するテストコントロール部21と、MOSトランジスタM4に流れる電流に基づいて零点補正電流Izを生成するMOSトランジスタM5及びM6と、MOSトランジスタM1に流れる電流から零点補正電流Izを減算するVCノードNvcと、減算された電流に基づいて、出力電圧VOを生成する出力電圧生成回路と、を備える。
【選択図】図4
【特許請求の範囲】
【請求項1】
入力電圧を所定の出力電圧に変換して出力するDCDCコンバータであって、
前記出力電圧に相当する電圧と基準電圧との差に応じた誤差電圧を出力するエラーアンプと、
前記入力電圧の入力端子と第1電源との間に接続され、前記誤差電圧が制御端子に入力される第1トランジスタと、
前記第1トランジスタの一端と前記第1電源との間に接続される第1回路素子と、
第2電源と前記第1電源との間に接続され、制御端子にバイアス電圧が入力される第2トランジスタと、
前記第2トランジスタと前記第1電源との間に接続される、前記第1回路素子と同種の第2回路素子と、
前記第1回路素子の素子値と前記第2回路素子の素子値とを予め定められた素子値に設定する設定回路と、
前記第2トランジスタに流れる電流に基づいて、基準電流を生成する基準電流生成回路と、
前記第1トランジスタの他端に流れる電流から前記基準電流を減算する減算部と、
前記減算部で減算された電流に基づいて、前記出力電圧を生成する出力電圧生成回路と、
を備えるDCDCコンバータ。
【請求項2】
前記基準電流生成回路は、
前記第2トランジスタと前記入力端子との間に接続される第3トランジスタと、当該第3トランジスタと共にカレントミラー回路を構成する第4トランジスタとを備え、
前記第1回路素子及び前記第2回路素子は可変抵抗素子であって、
前記設定回路は、前記第1回路素子の抵抗値と前記第2回路素子との抵抗値の比が、前記カレントミラー回路のミラー比と等しくなるように設定する請求項1に記載のDCDCコンバータ。
【請求項3】
ランプ波生成回路をさらに備え、
前記ランプ波生成回路は、
前記ランプ波生成回路の出力電流に寄与する電流源と、
前記ランプ波生成回路の出力電流を調整する第3回路素子としての可変抵抗素子と、を有し、
前記設定回路は、
前記第1トランジスタに流れる電流と前記ランプ波生成回路の出力電流との比が予め定められた範囲内に納まるように前記第1回路素子の抵抗値と前記第2回路素子の抵抗値と前記第3回路素子の抵抗値とを設定する請求項1又は請求項2に記載のDCDCコンバータ。
【請求項4】
前記設定回路は、
前記第1トランジスタに流れる電流と前記ランプ波生成回路の出力電流との比が予め定められた範囲内に納まるように前記電流源から出力される電流量を調整する請求項3に記載のDCDCコンバータ。
【請求項5】
請求項1から請求項4のいずれか一項に記載のDCDCコンバータを複数備え、
複数の前記DCDCコンバータにおける前記エラーアンプそれぞれの出力を接続し、前記DCDCコンバータそれぞれを動作させる電圧生成装置。
【請求項6】
前記DCDCコンバータを、それぞれの出力電流の位相をずらして動作させる請求項5に記載の電圧生成装置。
【請求項7】
請求項1から請求項4のいずれか一項に記載のDCDCコンバータの調整方法であって、
前記基準電流生成回路から予め定められた電流を流すようにすることと、
前記第1回路素子としての第1可変抵抗と前記第2回路素子としての第2可変抵抗の抵抗値を更新することと、
前記抵抗値を更新する毎に前記基準電流生成回路の出力電流に相当する電圧としきい値電圧とを比較することと、
前記基準電流生成回路の出力電流に相当する電圧が前記しきい値電圧を下回ったときの前記第1可変抵抗及び前記第2可変抵抗の抵抗値を前記第1可変抵抗及び前記第2可変抵抗の設定値とすることと、
を備える調整方法。
【請求項8】
請求項3に記載のDCDCコンバータの調整方法であって、
前記基準電流生成回路から予め定められた電流を流すようにすることと、
前記第1回路素子としての第1可変抵抗、前記第2回路素子としての第2可変抵抗、及び前記第3回路素子としての第3可変抵抗の抵抗値を更新することと、
前記抵抗値を更新する毎に前記基準電流生成回路の出力電流に相当する電圧としきい値電圧とを比較することと、
前記基準電流生成回路の出力電流に相当する電圧が前記しきい値電圧を下回ったときの前記第1可変抵抗と前記第2可変抵抗と前記第3可変抵抗の抵抗値を、前記第1可変抵抗と前記第2可変抵抗と前記第3可変抵抗の設定値とすることと、
を備える調整方法。
【請求項9】
請求項4に記載のDCDCコンバータの調整方法であって、
前記基準電流生成回路から予め定められた電流を流すようにすることと、
前記電流源から出力される前記電流量を更新することと、
前記電流量を更新する毎に、前記基準電流生成回路の出力電流に相当する電圧としきい値電圧とを比較することと、
前記基準電流生成回路の出力電流に相当する電圧が前記しきい値電圧を下回ったときの前記電流源から出力される前記電流量を前記電流源の電流量として設定することと、
を備える調整方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、DCDCコンバータ、電圧生成装置、及びDCDCコンバータの調整方法に関する。
【背景技術】
【0002】
マルチフェーズ方式のDCDCコンバータ(以下、電圧生成装置ともいう。)は、複数のDCDCコンバータを並列に接続することで、合計出力電力を大きくすることができる。このような電圧生成装置では、各DCDCコンバータの出力電流に偏りがあると、特定のDCDCコンバータに電流が集中することになり、電流バランスが崩れ、電圧生成装置の最大許容電流が低下する。
【0003】
そのため、複数のDCDCコンバータを備えた電圧生成装置では、調整動作が必要となる。具体的には、複数のDCDCコンバータそれぞれに電流検出回路を設け、調整対象のDCDCコンバータは動作させ、他のDCDCコンバータは停止させた状態で、電圧生成装置を動作させる必要がある。そして、調整対象のDCDCコンバータに設けた電流検出回路が検出した電流の大きさが、共通の電流目標値と等しくなるように、調整対象のDCDCコンバータを調整する。次に、調整対象のDCDCコンバータを切り替え、同様にして、調整対象のDCDCコンバータのみを動作させ、調整対象のDCDCコンバータに設けた電流検出回路が検出した電流の大きさが電流目標値と等しくなるように調整対象のDCDCコンバータを調整する。このようにして全てのDCDCコンバータにおいて電流検出回路で検出した電流が電流目標値と一致するように調整することで、電圧生成装置におけるDCDCコンバータの出力電流の偏りを低減する方法が提案されている(例えば、特許文献1参照)。
【0004】
また、複数のDCDCコンバータを備えた電圧生成装置において各DCDCコンバータ間の出力電流のばらつきを調整する方法として、個々のDCDCコンバータを個別に単体で動作させて、その出力電流が共通の目標値と一致するように個別に調整し、調整後の複数のDCDCコンバータを接続して電圧生成装置を構成することで、結果的に、電圧生成装置に含まれるDCDCコンバータ間での出力電流の偏りを抑制する方法も提案されている。
このようなマルチフェーズ方式の電圧生成装置に用いられるDCDCコンバータは、例えば図1に示す構成を有する。
【0005】
すなわち、DCDCコンバータ100は、タイミング信号生成部101と、電流調整部102と、出力特性調整部103とを備える。
電流調整部102は、DCDCコンバータ100の出力電圧VOを所定電圧に制御するために出力電圧VOを所定の分圧比で分圧してフィードバック電圧VFBを生成する電圧変換回路VFと、フィードバック電圧VFBとフィードバック基準電圧VRFBとの差に応じた電流を出力するトランスコンダクタンスアンプで構成されるエラーアンプEAと、を含む。電流調整部102では、エラーアンプEAの出力に応じて、出力電圧VOに応じたフィードバック電圧VFBと出力電圧の目標値に応じたフィードバック基準電圧VRFBとが一致するように、スイッチング素子MD1を流れる電流が調整される。
【0006】
DCDCコンバータ100の構成要素のうちの一部はIC100aとして形成され、IC100aの端子Tswにスイッチング素子MD1のソースが接続されると共に、インダクタンスLの一端が接続される。インダクタンスLの他端とIC100aの基準電圧端子Tgndとの間に出力容量COが接続され、出力容量COの両端の電圧が出力電圧として負荷RLに供給される。
また、インダクタンスLの他端はIC100aの出力端子Tvoに接続される。
【0007】
タイミング信号生成部101で生成されるタイミング信号CK及びCKrampに応じて電流調整部102が動作し、IC100aの端子Tpvinに入力される電圧を変圧対象の入力電圧PVINとして、出力容量COの両端の電圧が所定の直流電圧となるように、つまり、フィードバック電圧VFBとフィードバック基準電圧VRFBとが一致するようにMOSトランジスタM1を流れる電流が制御されることによって、スイッチング素子MD1に流れる電流が制御され、コイルピーク電流が制御されると共に、出力電圧VOが所定の直流電圧に制御される。
【0008】
DCDCコンバータ100は、当該DCDCコンバータ100に含まれるMOSトランジスタのしきい値電圧Vthのばらつきを調整可能に形成されている。例えば、出荷時等に、DCDCコンバータ100に含まれるMOSトランジスタのしきい値電圧Vthのばらつきによる、DCDCコンバータ100の出力特性のばらつきを抑制するための調整を行うようになっている。
【0009】
DCDCコンバータ100において出力電流の出力特性を調整するときには、図2に示すように、DCDCコンバータ100の出力特性の調整に必要な回路を含むテスタTSをIC100aに接続すると共に、DCDCコンバータ100の構成をテストモードに切り替える。具体的には、インダクタンスL及び出力容量COに代えて、IC100aの端子Tswと基準電圧端子Tgnd間に定電流源ITSTを接続し、出力端子Tvoに直流電源V4を接続し直流電源V4の他端は接地電位に接続する。また、端子Tvcに、位相補償用インピーダンス素子として接続されていた直列に接続された抵抗RC及び容量CCは接続しない。また、端子Tbtには、ブートストラップコンデンサCBTに変えて、直流電源V3の一端を接続し他端は接地電位に接続する。
【0010】
そして、テスタTSと出力特性調整部103との間で通信を行い、出力特性調整部103から出力されるトリミングコードにより可変抵抗R1の抵抗値を変化させ、スイッチング素子MD1を流れる電流IDを制御するためのPWM信号を生成するコンパレータCMPの出力が、最初に反転するときのトリミングコードを取得し記憶しておく。
DCDCコンバータ100を通常動作させるときには、可変抵抗R1の抵抗値を、記憶していたトリミングコードに応じた抵抗値に調整した状態でDCDCコンバータ100を動作させる。これによって、DCDCコンバータ100に含まれるMOSトランジスタのしきい値電圧Vthのばらつきによって、DCDCコンバータ100の出力特性がばらつくことを抑制するようにしている。
【0011】
図3は、図1に示すDCDCコンバータ100を並列に接続した、マルチフェーズ方式のDCDCコンバータである電圧生成装置200の一例を示す構成図である。図3は、2台のDCDCコンバータ111、112を並列に接続した2chの電圧生成装置の構成を示す。図3に示す電圧生成装置200は、特許文献2に記載されているように、エラーアンプEAの出力どうしを接続してマルチフェーズ動作をさせるようにしたものである。
【0012】
すなわち、図3に示すように、DCDCコンバータ111及び112の端子Tpvinと基準電圧端子Tgndは共通に接続され、インダクタンスL1、L2の一端はそれぞれDCDCコンバータ111、112の端子Tswに接続され、他端は共通の出力容量COの一端に接続される。出力容量COの他端はそれぞれDCDCコンバータ111、112で共通の基準電圧端子Tgndに接続され、これら基準電圧端子Tgndは共通の接地電位に接続される。また、エラーアンプEAの出力どうし、つまり、端子Tvcどうしが接続される。出力容量COの両端に負荷RLが接続される。また、インダクタンスL1及びL2の端子Tswと接続される側とは逆側の端部と、各DCDCコンバータ111、112の出力端子Tvoとが接続される。
【0013】
さらに、DCDCコンバータ111、112は、周波数同期入力端子Tesciと周波数同期出力端子Tescoとを備え、内部動作周波数に対して180°位相を遅らせた信号を周波数同期出力端子Tescoから出力する。マスターとなる1ch側のDCDCコンバータ111の周波数同期出力端子Tescoを他方のDCDCコンバータ112の周波数同期入力端子Tesciに接続することで、2ch側のDCDCコンバータ112は1ch側のDCDCコンバータ111に対して180°位相が遅れた信号に同期する。これにより、1ch側のDCDCコンバータ111に対し、2ch側のDCDCコンバータ112のスイッチング動作は180°位相がずれることになり、入力ピーク電流、出力リップル電流、出力リップル電圧を低減することができる。そのため、高出力電流の同期スイッチングレギュレータを実現することができる。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】国際公開第2017/094402号
【特許文献2】米国特許第6144194号明細書
【発明の概要】
【発明が解決しようとする課題】
【0015】
上述のように、複数のDCDCコンバータをそれぞれ単体で動作させてその出力特性を調整した後、調整済みの複数のDCDCコンバータを接続してマルチフェーズ方式のDCDCコンバータからなる電圧生成装置を構成する方法にあっては、MOSトランジスタのしきい値電圧Vthのばらつきにより個々のDCDCコンバータの出力特性に与える影響を抑制することができる。しかしながら、複数のDCDCコンバータ間でエラーアンプEAの出力を共通とした場合、エラーアンプEAの出力側に発生する電流指令電圧に応じて制御されるコイルピーク電流値がDCDCコンバータ間でばらつき、その結果、一つのDCDCコンバータに電流が集中し、電圧生成装置における最大供給電流が低下し、応答性及び効率も低下するという問題がある。
【0016】
そこで、この発明は、上記従来の未解決の課題に着目してなされたものであり、マルチフェーズ方式のDCDCコンバータに適用した場合であっても、DCDCコンバータに含まれるMOSトランジスタのしきい値電圧Vthのばらつきによる、DCDCコンバータ間でのコイルピーク電流値のばらつきを抑制することの可能なDCDCコンバータ、電圧生成装置、及びDCDCコンバータの調整方法を提供することを目的としている。
【課題を解決するための手段】
【0017】
本発明の一実施形態に係るDCDCコンバータは、入力電圧を所定の出力電圧に変換して出力するDCDCコンバータであって、前記出力電圧に相当する電圧と基準電圧との差に応じた誤差電圧を出力するエラーアンプと、前記入力電圧の入力端子と第1電源との間に接続され、前記誤差電圧が制御端子に入力される第1トランジスタと、前記第1トランジスタの一端と前記第1電源との間に接続される第1回路素子と、第2電源と前記第1電源との間に接続され、制御端子にバイアス電圧が入力される第2トランジスタと、前記第2トランジスタと前記第1電源との間に接続される、前記第1回路素子と同種の第2回路素子と、前記第1回路素子の素子値と前記第2回路素子の素子値とを予め定められた素子値に設定する設定回路と、前記第2トランジスタに流れる電流に基づいて、基準電流を生成する基準電流生成回路と、前記第1トランジスタの他端に流れる電流から前記基準電流を減算する減算部と、前記減算部で減算された電流に基づいて、前記出力電圧を生成する出力電圧生成回路と、を備えることを特徴としている。
【0018】
また、本発明の他の実施形態に係る電圧生成装置は、上記態様のDCDCコンバータを複数備え、複数の前記DCDCコンバータにおける前記エラーアンプそれぞれの出力を接続し、前記DCDCコンバータそれぞれを動作させることを特徴としている。
【0019】
さらに、本発明の他の実施形態に係る調整方法は、上記態様のDCDCコンバータの調整方法であって、前記基準電流生成回路から予め定められた電流を流すようにすることと、前記第1回路素子としての第1可変抵抗と前記第2回路素子としての第2可変抵抗の抵抗値を更新することと、前記抵抗値を更新する毎に前記基準電流生成回路の出力電流に相当する電圧としきい値電圧とを比較することと、前記基準電流生成回路の出力電流に相当する電圧が前記しきい値電圧を下回ったときの前記第1可変抵抗及び前記第2可変抵抗の抵抗値を前記第1可変抵抗及び前記第2可変抵抗の設定値とすることと、を備えることを特徴としている。
【発明の効果】
【0020】
本発明の一態様によれば、より高精度にDCDCコンバータの出力特性を調整することができ、その結果、複数のDCDCコンバータを用いてマルチフェーズ方式の電圧生成装置を構成した場合であっても、より高精度に制御することができる。
【図面の簡単な説明】
【0021】
【図1】従来のDCDCコンバータの一例を示す回路図である。
【図2】従来のDCDCコンバータにおいて調整を行う場合の回路図の一例である。
【図3】従来の電圧生成装置の一例を示す回路図である。
【図4】本発明の第1実施形態に係るDCDCコンバータの一例を示す回路図である。
【図5】DCDCコンバータの各部の波形の一例である。
【図6】可変抵抗R1の一例を示す回路図である。
【図7】可変抵抗R2の一例を示す回路図である。
【図8】第1実施形態に係るDCDCコンバータにおいて調整を行う場合の回路図の一例である。
【図9】第1実施形態に係るDCDCコンバータを用いた電圧生成装置の一例を示す回路図である。
【図10】零点及び感度調整部の変形例である。
【図11】零点及び感度調整部の変形例である。
【図12】零点及び感度調整部の変形例である。
【図13】零点及び感度調整部の変形例である。
【図14】従来の零点及び感度調整部の一例である。
【図15】従来の零点及び感度調整部の一例である。
【図16】従来の零点及び感度調整部の一例である。
【図17】従来の零点及び感度調整部の一例である。
【図18】従来の零点及び感度調整部の一例である。
【図19】従来の零点及び感度調整部の一例である。
【図20】第2実施形態に係るDCDCコンバータの一例を示す回路図である。
【図21】可変抵抗R3の一例を示す回路図である。
【図22】可変抵抗R4の一例を示す回路図である。
【図23】第2実施形態に係るDCDCコンバータに容量測定回路を設けた回路図の一例である。
【図24】容量測定回路の一例を示す回路図である。
【図25】容量測定回路の各部の波形の一例である。
【図26】第3実施形態に係るDCDCコンバータの一例を示す回路図である。
【図27】第4実施形態に係るDCDCコンバータの一例を示す回路図である。
【図28】スイッチング周期でのコンパレータCMPの入力電圧波形を示したものであり、電流指令電圧VCの変化量とデューティの変化量との関係を説明するための説明図である。
【図29】第4実施形態に係るDCDCコンバータの効果を説明するための特性図である。
【図30】第4実施形態に係るDCDCコンバータにおいて調整を行う場合の回路図の一例である。
【図31】第1実施形態におけるDCDCコンバータを用いてマルチフェーズ動作を行ったときのコイル電流波形の一例である。
【図32】従来のDCDCコンバータを用いてマルチフェーズ動作を行った場合の、コイル電流波形の一例であり、(a)はミスマッチがない場合、(b)はミスマッチが最大である場合のコイル電流波形を示す。
【図33】従来のDCDCコンバータにおける過渡負荷応答波形の一例である。
【発明を実施するための形態】
【0022】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものである。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【0023】
<第1実施形態>
まず、本発明の第1実施形態を説明する。
図4は、第1実施形態に係るDCDCコンバータ1の一例を示す構成図である。
DCDCコンバータ1は、タイミング信号生成部2と、電流調整部3と、出力特性調整部4とを備える。また、DCDCコンバータ1は、その構成要素の一部はIC1aに実装されている。
タイミング信号生成部2は、発振器OSCと、信号発生器SGと、論理積回路ANDと、RSフリップフロップ回路RSFFと、論理和回路ORと、レベルシフト回路LSと、を備える。
発振器OSCは、PWM制御周波数の信号(以下、発振信号という。)INTCKを発生させる。
【0024】
発振器OSCからの発振信号INTCKは、信号発生器SGのIN端子に入力される。信号発生器SGのEXIN端子は、IC1aの外部同期クロック入力端子Tesciと接続され、外部同期クロック入力端子Tesciを介して外部クロック信号に同期するための外部同期クロック入力信号ESCIが入力される。信号発生器SGのEXO端子は、IC1aの端子Tescoと接続される。信号発生器SGは、外部同期クロック入力信号ESCIが入力されないときには、内部クロック信号である発振信号INTCKに同期して動作し、他のDCDCコンバータと共にマルチフェーズ動作する場合には、例えば、180°位相をずらした同期出力クロック信号ESCOを生成し、EXO端子からIC1aの外部同期クロック出力端子Tescoに出力する。また、信号発生器SGは、外部同期クロック入力信号ESCI又は発振信号INTCKに基づき、後述のスイッチング素子MD1のオンタイミングを制御するタイミング信号CKを生成し、出力端子O1から出力する。また、信号発生器SGは、後述のランプ回路13(ランプ波生成回路)の作動及び停止を制御するタイミング信号CKrampを生成し、出力端子O2から出力する。タイミング信号CK及びタイミング信号CKrampは、外部同期クロック入力信号ESCI又は発振信号INTCKの立ち上がり信号に同期したパルス信号である。タイミング信号CKは後述の図5(d)に示すように、外部同期クロック入力信号ESCI又は発振信号INTCKの立ち上がりでHIGHとなり、スイッチング素子MD1の想定されるオン時間(ミニマムオン時間)よりも短い所定時間が経過した時点でLOWとなる信号である。タイミング信号CKrampは外部同期クロック入力信号ESCI又は発振信号INTCKの立ち上がりでHIGHとなり、DCDCコンバータ1のMAXDUTYで定義される所定時間が経過した時点でLOWとなる信号である。
【0025】
RSフリップフロップ回路RSFFは、セット端子Sに、信号発生器SGで発生されたタイミング信号CKが入力され、リセット端子Rに後述のコンパレータCMPの出力信号が入力され、出力端子Qは、論理和回路ORの一方の入力端子に接続される。
論理和回路ORの他方の入力端子には、後述のテストコントロール部21からの制御信号T2が入力される。論理和回路ORの出力信号DUは、レベルシフト回路LSに入力され、電圧レベルが高電圧に変換されて、シフト信号HGとして後述のスイッチング素子MD1のゲートに供給される。
【0026】
レベルシフト回路LSは、端子Tvinに接続された回路用直流電源V1の出力電圧によって決まる回路用電圧VINと接地電位との間でオンオフ駆動される論理和回路ORの出力信号DUを、レベルシフトさせることにより、端子Tbtに入力される電圧BTと端子Tswの電圧SWとの間でオンオフ駆動されるシフト信号HGを生成する。
IC1aの端子Tbtと端子Tvinとの間にはブートストラップダイオードDbtが接続され、端子Tbtと端子Tswとの間にはブートストラップコンデンサCBTが接続され、ブートストラップダイオードDbtとブートストラップコンデンサCBTとでブートストラップ回路を構成している。
【0027】
電流調整部3は、電流指令電圧VCを生成する指令信号生成部11と、電流指令電圧VCの原点を設定する零点及び感度調整部(基準電流生成回路に対応)12と、サブハーモニック発振を抑制するためのランプ電流Irampを発生するランプ回路13と、DCDCコンバータ1のコイルピーク電流を制御する電流制御部14と、出力部15と、を備える。
【0028】
指令信号生成部11は、IC1aの出力端子Tvoと基準電圧端子Tgndとの間に接続され、出力電圧VOを所定の分圧比で分圧しフィードバック電圧VFBを生成する電圧変換回路VFと、電圧変換回路VFで生成したフィードバック電圧VFBを−端子に入力し、+端子にフィードバック基準電圧VRFBが入力され、これらの差に応じた電流を出力するトランスコンダクタンスアンプからなるエラーアンプEAと、を備える。エラーアンプEAは、基準電圧端子Tgndの接地電位(第1電源に対応)と端子Tvinの回路用電圧VIN(第2電源に対応)を電源電圧として動作し、エラーアンプEAの出力端は、スイッチTG1を介して端子Tvcに接続されると共に、後述のトランジスタM1(第1トランジスタに対応)のゲートに接続される。端子Tvcには、位相補償を行い、フィードバック電圧VFBとフィードバック基準電圧VRFBとの差であるエラーアンプEAの出力を一端より蓄積して電流指令電圧VCを生成する位相補償用インピーダンス素子が接続される。位相補償用インピーダンス素子は、例えば直列に接続された抵抗RCと容量CCとを含み、抵抗RCの容量CCと接続された側とは逆側の端部が端子Tvcに接続され、容量CCの抵抗RCと接続された側とは逆側の端部が接地電位に接続される。スイッチTG1は、例えばCMOSトランスファゲートからなり、テストコントロール部21からの制御信号T3によって制御される。
【0029】
零点及び感度調整部12は、N型のMOSトランジスタM4(第2トランジスタに対応)と、MOSトランジスタM4のソースに一端が接続され他端が基準電圧端子Tgndに接続される可変抵抗R2とを備え、MOSトランジスタM4のゲートに基準電圧源VRの一端が接続され、基準電圧源VRの他端は基準電圧端子Tgndに接続される。MOSトランジスタM4のバックゲートは、基板電位の影響を除去するためにソースに接続される。MOSトランジスタM4のドレインは、P型のMOSトランジスタM5(第3トランジスタに対応)のドレインに接続されると共に、MOSトランジスタM5及びP型のMOSトランジスタM6(第4トランジスタに対応)のゲートに接続される。MOSトランジスタM5及びM6のソースは端子Tvinに接続され、MOSトランジスタM5及びM6は、カレントミラーを構成している。MOSトランジスタM6のドレインは、MOSトランジスタM1のドレインに接続される。MOSトランジスタM5及びM6は、MOSトランジスタM1と後述のMOSトランジスタM2との比(マルチ数比)をM1:M2=1:k(kは自然数)とした場合、MOSトランジスタM5及びM6のミラー比(マルチ数比)もM5:M6=1:k(kは自然数)に設定する。また、後述の可変抵抗R1(第1回路素子に対応)と可変抵抗R2(第2回路素子に対応)の抵抗比をR1:R2=1:kに設定する。なお、可変抵抗R1及びR2は、デジタル的に抵抗値を調整できる構成とする。また、可変抵抗R1及びR2の抵抗値はテストコントロール部(設定回路に対応)21から出力されるトリミングコードからなる制御信号TR1により調整される。可変抵抗R1及びR2の抵抗値は、抵抗比を確保したまま共に制御信号TR1によって調整されるため、調整後も1:kの抵抗比が確保される。そのため、MOSトランジスタM6のドレインから吐き出される零点補正電流は、電流指令電圧VCの原点を決めることになり、電流指令電圧VC=基準電圧Vrとなる電圧が、電流指令電圧VCの原点となる。なお、ここでいう電圧VCの原点とは、電流指令電圧VCを上昇させたときに、ITH電流が流れ始める電流指令電圧VCの電圧値のことをいう。
【0030】
ランプ回路13は、一端が基準電圧端子Tgndに接続され他端がMOSトランジスタM1のドレインに接続されると共に、MOSトランジスタM6のドレインに接続される。ランプ回路13は、論理積回路ANDの出力がHIGHレベルのとき、ランプ電流Irampを出力し、LOWレベルのときランプ電流Irampの出力を停止する。つまり、論理積回路ANDから出力されるタイミング信号CKrampに同期してランプ回路13が動作することにより、ランプ電流IrampがMOSトランジスタM6のドレイン電流である零点補正電流に加算され、その結果MOSトランジスタM1を流れる電流に加算される。また、論理積回路ANDの出力がLOWレベルのとき、ランプ電流Irampの出力が停止される。
【0031】
電流制御部(出力電圧生成回路に対応)14は、抵抗RMとN型のMOSトランジスタM2とN型のMOSトランジスタM1と可変抵抗R1とを備え、これらは直列に接続され、抵抗RMのMOSトランジスタM2とは逆側の端部が端子Tpvinに接続され、可変抵抗R1のMOSトランジスタM1とは逆側の端部が基準電圧端子Tgndに接続される。MOSトランジスタM2のゲートはバイアス電圧VBを印加する直流電源Vbに接続され、直流電源Vbの他端は基準電圧端子Tgndに接続される。端子Tpvinには直流電源V2が接続され、直流電源V2から入力される電圧が、変換対象の入力電圧PVINとなる。基準電圧端子Tgndは接地電位が接続される。
【0032】
MOSトランジスタM1のゲートはエラーアンプEAの出力端と端子Tvcとに接続される。また、MOSトランジスタM1のバックゲートは、基板電位の影響をなくすためにソースに接続される。MOSトランジスタM1と可変抵抗R1とは電圧電流変換回路を構成し、MOSトランジスタM1のゲートに入力される電流指令電圧VCを電流指令電流ICに変換する。
MOSトランジスタM2のソースは、電流加算ノード(減算部に対応)として機能し、サブハーモニック発振を抑制するためのランプ電流Irampを発生するランプ回路13の出力端が接続され、ランプ電流Irampを吐き出すように構成される。
【0033】
また、電流制御部14は、抵抗RDと、N型のMOSトランジスタであるスイッチング素子MD1とダイオードD1とを備え、これらは直列に接続され、抵抗RDのスイッチング素子MD1とは逆側の端部が端子Tpvinに接続される。ダイオードD1のカソード及びスイッチング素子MD1のソースは、端子Tswに接続されると共に、レベルシフト回路LSに接続される。ダイオードD1のアノードは基準電圧端子Tgndと接続される。スイッチング素子MD1のゲートには、レベルシフト回路LSのシフト信号HGが入力される。可変抵抗R1の抵抗値は、テストコントロール部21からの制御信号TR1によって制御される。
【0034】
電流制御部14は、さらに、コンパレータCMPを有し、コンパレータCMPの+端子にはMOSトランジスタM2のドレイン電圧が入力され、コンパレータCMPの−端子にはスイッチング素子MD1のソース電圧が入力される。コンパレータCMPの出力端は、RSフリップフロップ回路RSFFのリセット端子Rに接続されると共に、後述のセレクタ24の入力端に接続される。
出力部15は、端子Tswに一端が接続されるインダクタンスLと、インダクタンスLの他端と基準電圧端子Tgndとの間に接続される出力容量COと、を備え、出力容量COの両端に負荷RLが接続される。また、インダクタンスLの出力容量CO側の端部が出力端子Tvoに接続される。
【0035】
出力特性調整部4は、調整時にテスタTSと通信を行って、可変抵抗R1及びR2の抵抗値を設定する機能を有する。出力特性調整部4は、テストコントロール部21と、OTP(One Time Programmable)メモリ等で形成される記憶部22と、IC1aの外部装置との間で通信処理を行うインタフェース部23と、セレクタ24とを備える。
セレクタ24は、インタフェース部23を介して入力されるテスタTSからの指令信号にしたがって、指定された信号を読み込む。また、端子Tatioを介してアナログ信号の入出力を行うと共に、端子Tdtoを介してデジタル信号を出力する。
【0036】
インタフェース部23は、端子Tsda及びTsckを介してテスタTSとの間で通信を行い、シリアルデータSDA及びクロック信号SCKを入力する。
また、インタフェース部23は、テスタTSから入力されるシリアルデータまたシリアルクロック信号に基づいてセレクタ24を動作させ、端子Tatio、端子Tdtoを介して指定された信号をテスタTSとの間で授受する。なお、ここでは、インタフェース部23は、テスタTSとの間で、デジタル信号からなるシリアルデータを授受する場合について説明したが、デジタル信号に限るものではなく、アナログ信号等他の形式の信号であってもよい。
【0037】
テストコントロール部21は、インタフェース部23を介してテスタTSと通信を行い、テスタTSからの指令にしたがって、IC1aの動作モードの切り替えを行い、動作モードとしてテストモードが指示されたときには、テストモード時の制御信号を各部に出力して、IC1a内をテストモード時の回路構成に切り替える。また、テストコントロール部21は、可変抵抗R1及びR2の抵抗値を変化させる調整部(図示せず)に対して制御信号TR1を出力して抵抗値の探索を行い、抵抗値が確定したとき、このときの制御信号TR1を記憶部22に格納する。
【0038】
動作モードを切り替えるための制御信号としては、論理積回路ANDの出力を制御する制御信号T1、論理和回路ORの出力を制御する制御信号T2、スイッチTG1を制御する制御信号T3を含む。
テストコントロール部21は、テストモード時には、制御信号T1として、論理積回路ANDの出力をタイミング信号CKrampとする制御信号、制御信号T2として論理和回路ORの出力をRSフリップフロップ回路RSFFの出力信号とする制御信号、制御信号T3としてスイッチTG1がオフ状態となる制御信号を出力する。
【0039】
テストコントロール部21は、DCDCコンバータ1の起動時には通常動作モードで動作するための制御信号を各部に出力して、IC1a内を通常動作時の回路構成に切り替える。つまり、論理積回路ANDがタイミング信号CKrampを出力し、論理和回路ORがRSフリップフロップ回路RSFFの出力信号を出力し、スイッチTG1がオン状態となるように切り替える。
テストコントロール部21は、さらに、記憶部22に格納されている抵抗値の制御信号TR1をよみだして可変抵抗R1及びR2の調整部に出力し、可変抵抗R1及びR2の抵抗値を読み出された抵抗値に設定する。テストコントロール部21と可変抵抗R1及びR2の調整部とはバスで接続され、バスを介して制御信号を出力することによって、可変抵抗R1及びR2の抵抗値の変更前及び変更後で、抵抗値の比は一定のままとするようになっている。
【0040】
図5は、通常動作モード時におけるDCDCコンバータ1の各部の波形の一例を示す波形図である。なお、図5において横軸は経過時間t(μs)である。
図5において(a)はコンパレータCMPの+端子に入力されるスイッチング素子MD1をオフにするための電流しきい値電圧VM〔V〕と−端子に入力されるスイッチング素子MD1のドレイン電圧VD〔V〕である。電流しきい値電圧VMは、電流指令電流IC×抵抗RMの抵抗値で定まる値である。(b)はインダクタンスLに流れるコイル電流〔A〕、(c)は、ランプ電流Iramp〔μA〕、(d)は信号発生器SGで生成されるタイミング信号CK〔V〕、(e)は信号発生器SGで生成されるタイミング信号CKramp〔V〕である。さらに(f)は、コンパレータCMPから出力されるPWM信号〔V〕である。
【0041】
信号発生器SGで生成されたタイミング信号CK及びCKrampに同期して、スイッチング素子MD1がオン状態となり、これに伴い、スイッチング素子MD1のドレイン電圧VDは減少する。また、電流指令電圧VCが増加し電流指令電流ICが増加することから電流しきい値電圧VMは増加する。スイッチング素子MD1がオンとなるとインダクタンスLを流れるコイル電流は増加する。また、タイミング信号CKrampの立ち上がりに同期してランプ電流Irampが増加する。そしてVM>VDとなるタイミングで、コンパレータCMPからPWM信号が出力され、これによって、スイッチング素子MD1がオフとなることから、コイル電流は減少し、スイッチング素子MD1のドレイン電圧VDは上昇する。
【0042】
そして、タイミング信号CKrampがオフとなるタイミングで、ランプ電流Irampの出力が停止され、これに伴いVMが低下する。そして、タイミング信号CK、CKrampの立ち上がりで、ランプ電流Irampが増加し、電流指令電流ICが増加することから、コイル電流が増加する。また、電流指令電流ICの増加に伴い電流しきい値電圧VMが増加する。以後この処理が繰り返し行われることによって、回路用電圧VINが所定の出力電圧VOとなるように制御されると共に、スイッチング素子MD1のドレイン電圧VDが電流しきい値電圧VMを下回るタイミングをピークとして、コイル電流のピーク電流が制御される。
【0043】
ここで、MOSトランジスタM1とM2との比をM1:M2=1:kとし、MOSトランジスタM5とM6のミラー比をM5:M6=1:kとしている。また、可変抵抗R1、R2の抵抗比をR1:R2=1:kとし、可変抵抗R1、R2の抵抗比を、テストコントロール部21からの共通の制御信号T1〜T3により調整している。そのため調整後の可変抵抗R1、R2の抵抗比は、R1:R2=1:kを維持する。MOSトランジスタM6から吐き出される電流(零点補正電流)は、電流指令電圧VCの原点を決めることになるため、VC=Vrとなる電圧が、電流指令電圧VCの原点となる。
【0044】
ここで、MOSトランジスタM2のドレイン電流ITHは、エラーアンプEAの出力電圧を変換した電流指令電流ICから、MOSトランジスタM6から流入する零点補正電流Izと、ランプ電流Irampとを減算した電流となり、このドレイン電流ITHが抵抗RMに流れ、スイッチング素子MD1をオフにするための電流しきい値電圧VMを発生させている。つまり、次式(1)が成り立つ。
PVIN−VM=ITH×RM=(IC−Iz−Iramp)×RM ……(1)
また、次式(2)が成り立つ。
PVIN−VD=ID×RD ……(2)
【0045】
以上から、MOSトランジスタM1のしきい値電圧Vthの影響を取り除き、ランプ電流Irampを調整し、ΔVC:ΔID、ΔVcr:ΔIDの関係を可変抵抗R1及びR2と連動させて調整することで電流指令電圧VCとコイルピーク電流との関係を高精度に調整することができる。なお、(2)式中のIDは、スイッチング素子MD1を流れる電流である。また、ΔVcrは、ランプ容量Crの、単位時間当たりの電圧変化量ΔVcrである。
【0046】
次に、可変抵抗R1及びR2の調整方法を説明する。
まず、可変抵抗R1及びR2の構成を説明する。
図6は、可変抵抗R1の一例を示す回路図である。
可変抵抗R1は、例えば5つの抵抗R1−0、R1−1、R1−2、R1−3、R1−4がこの順に直列に接続されて構成される。抵抗R1−0の抵抗値をR10としたとき、抵抗R1−1の抵抗値R11=2×R10、抵抗R1−2の抵抗値R12は2×R11、抵抗R1−3の抵抗値R13は2×R12に設定される。抵抗R1−4の抵抗値R14は任意の値に設定される。
【0047】
そして、抵抗R1−0の両端には、N型のMOSトランジスタM1−0のドレイン及びソースが接続されMOSトランジスタM1−0のゲートには、トリミングコードのTR−1<0>が入力される。抵抗R1−1の両端には、N型MOSトランジスタM1−1のドレイン及びソースが接続されMOSトランジスタM1−1のゲートには、トリミングコードのTR−1<1>が入力される。抵抗R1−2の両端には、N型のMOSトランジスタM1−2のドレイン及びソースが接続され、MOSトランジスタM1−2のゲートには、トリミングコードのTR−1<2>が入力される。さらに、抵抗R1−3の両端には、N型のMOSトランジスタM1−3のドレイン及びソースが接続され、MOSトランジスタM1−3のゲートにはトリミングコードTR−1<3>がインバータINVを介して入力される。
【0048】
可変抵抗R2は、図7に示すように、可変抵抗R1と同様に、例えば5つの抵抗R2−0、R2−1、R2−2、R2−3、R2−4がこの順に直列に接続され、抵抗R2−0の抵抗値R20はk×R10である。kは、可変抵抗R1とR2との抵抗比1:kにおける「k」である。である。R10は、可変抵抗R1の抵抗値である。同様に、抵抗R2−1の抵抗値R21はk×R10、抵抗R2−2の抵抗値R22はk×R11、抵抗R2−3の抵抗値R23はk×R1−3、抵抗R2−4の抵抗値R24はk×R14である。
【0049】
そして、抵抗2−0の両端には、N型のMOSトランジスタM2−0のドレイン及びソースが接続されMOSトランジスタM2−0のゲートには、トリミングコードのTR−1<0>が入力される。抵抗R2−1の両端には、N型MOSトランジスタM2−1のドレイン及びソースが接続されMOSトランジスタM2−1のゲートには、トリミングコードのTR−1<1>が入力される。抵抗R2−2の両端には、N型のMOSトランジスタM2−2のドレイン及びソースが接続され、MOSトランジスタM2−2のゲートには、トリミングコードのTR−1<2>が入力される。さらに、抵抗R2−3の両端には、N型のMOSトランジスタM2−3のドレイン及びソースが接続され、MOSトランジスタM2−3のゲートにはトリミングコードTR−1<3>がインバータINVを介して入力される。
【0050】
次に、可変抵抗R1及びR2の調整方法の一例を説明する。
電流指令電圧VCとスイッチング素子MD1を流れる電流IDとの関係が所定の関係になるような可変抵抗R1のトリミングコードを求める。可変抵抗R1のトリミングコードの求め方、つまり、DCDCコンバータ1の可変抵抗R1の抵抗値の調整例を説明する。
まず、図8に示すように、テスタTSをIC1aに接続し、テスタTSからの制御により、IC1aのテストコントロール部21から制御信号T1〜T3を出力する。これにより、スイッチTG1はオフ、ランプ回路13をオフ、エラーアンプEA出力を入力インピーダンスの状態に設定する。また、スイッチング素子MD1をオンにする。また、コンパレータCMPの出力であるPWM信号が端子Tdtoに出力されるようにセレクタ24を設定する。テスタTS内に設けられた電圧計VM1を端子Tdtoに接続する。
【0051】
次に、端子Tvcに接続されるテスタTS内に設けられた電源V5として所定の電圧VTST1を印加し、端子Tswに接続されたテスタTS内に設けられた電流源ITSTを、VC=VTST1のときに流れる電流ITST1でシンクする。つまり、電流ITST1を引き抜く。所定の電圧VTS1としては、DCDCコンバータ1の使用可能範囲の上限値VC1を印加することが好ましい。また、端子TbtにブートストラップコンデンサCBTに替えて所定電圧源V3を接続する。
これにより、スイッチング素子MD1に所定の電流ID1を流し、コンパレータCMPの出力であるPWM信号を、セレクタ24を介して端子Tdtoに出力し、電圧計VMIで端子Tdtoの電圧測定を行う。
【0052】
端子Tdtoの電圧を監視しつつ、テストコントロール部21により、可変抵抗R1のトリミングコードをカウントアップして、MOSトランジスタM1を流れる電流ITH1を増加させ、コンパレータCMPの出力であるPWM信号が最初に反転するときのトリミングコードを探索する。探索したトリミングコードは、調整用のトリミングコードTR−1として特定する。特定したトリミングコードTR1は、記憶部22に記憶される。
これにより、端子Tvcの電圧とスイッチング素子MD1を流れる電流IDとの関係を調整する調整値が求められる。
【0053】
つまり、次式のように、可変抵抗R1と可変抵抗R2とが一定の比となるように設定し、電流指令電流ICと零点補正電流IzとをMOSトランジスタM1を流れる電流ITH1から減算することにより、MOSトランジスタM1のしきい値電圧Vthの影響を除去することができる。なお、電流指令電圧VCと、電流指令電流ICと零点補正電流Izとの差IC−Izとの関係は後述の式(5)で表すことができる。なお、IC−Iz=ICZとする。
【0054】
まず、電流指令電流ICは次式(3)で表すことができる。なお、Vth(M1)は、MOSトランジスタM1のしきい値電圧Vth、Ron(M1)は、MOSトランジスタM1のオン抵抗である。
VC=Vth(M1)+Ron(M1)×IC+R1×IC
VC−Vth(M1)=(R1+Ron(M1))×IC
IC=(VC−Vth(M1))/(R1+Ron(M1)) ……(3)
ここで、計算の簡略化のため、前述のMOSトランジスタM1とMOSトランジスタM2との比(マルチ数比)をM1:M2=1:k(kは自然数)においてk=1とする。
【0055】
零点補正電流Izは、次式(4)で表すことができる。なお、Vth(M2)はMOSトランジスタM2のしきい値電圧Vth、Ron(M2)は、MOSトランジスタM2のオン抵抗である。また、Vrは、MOSトランジスタM4のゲートに印加される基準電圧である。
Vr−Vth(M2)=(R2+Ron(M2))×Iz
Iz=(Vr−Vth(M2))/(R2+Ron(M2))
≒(Vr−Vth(M1))/(R1+Ron(M1)) ……(4)
【0056】
(3)及び(4)式から、次式(5)を導くことができる。
ICZ=IC−Iz
=(VC−Vth(M1))/(R1+Ron(M1))
−(Vr−Vth(M1))/(R1+Ron(M1))
=(VC−Vr)/(R1+Ron(M1))
ΔICZ=ΔVC/(R1+Ron(M1))
ΔICZ/ΔVC=1/(R1+Ron(M1)) ……(5)
【0057】
以上から、上述のようにして検出したトリミングコードに可変抵抗R1及びR2の抵抗値を設定することによって、MOSトランジスタM1のしきい値電圧Vth1の影響を受けることなく、電流指令電圧VC及び電流指令電流IC、また、零点補正電流Izを変動させることができる。したがって、DCDCコンバータ100のピーク電流値がMOSトランジスタM1のしきい値電圧Vthのばらつきの影響により変動することを抑制することができ、より高精度に出力電流を調整することができる。また、このように、ピーク電流を調整することができるため、例えば、図9に示すように、複数のDCDCコンバータ100を接続して複数チャネルの電圧生成装置1Aを構成した場合であっても、コイルピーク電流値がばらつくことを抑制することができる。そのため、コイルピーク電流値にばらつきが生じることにより、一つのDCDCコンバータ100に電流が集中し、電圧生成装置の最大供給電流が低下し、応答性及び効率が低下することを抑制することができる。
【0058】
ここで、MOSトランジスタM1のしきい値電圧にばらつきがあると、電流指令電流ICにばらつきが生じることから、電流しきい値電圧VMがばらつきの影響を受け、その結果、電流しきい値電圧VMがスイッチング素子MD1のドレイン電圧VDより大きくなるタイミングに影響が生じ、コイル電流のピーク電流値に影響が及ぶことになる。
本実施形態では、MOSトランジスタM1のしきい値電圧のばらつきの影響を可変抵抗R1で抑制するようにしているため、コイルピーク電流値のばらつきを抑制することができる。
【0059】
なお、上記実施形態における零点及び感度調整部12として、図10に示すように、カレントミラーを構成するMOSトランジスタM5及びM6と、MOSトランジスタM5のドレインに接続されたMOSトランジスタM4と、MOSトランジスタM4のソースに接続された抵抗値固定の抵抗R2′と、MOSトランジスタM6のドレインに接続されたMOSトランジスタM1と、MOSトランジスタM1のソースに接続された抵抗値固定の抵抗R1′とで構成してもよい。このような回路において、MOSトランジスタM5とM6とのミラー比を1:1とする場合には、図10に示すように、ミラー回路を構成するMOSトランジスタM5及びM6と、MOSトランジスタM5のドレインに接続されるMOSトランジスタM2と、MOSトランジスタM6のドレインに接続されるMOSトランジスタM1のそれぞれのmをm=1に設定すればよい。なお、mはMOSトランジスタはマルチ数を表し、並列に接続する同一のMOSトランジスタの個数を示す。
【0060】
また、図10に示す零点及び感度調整部において、MOSトランジスタM5及びM6のミラー比を1:kとする場合には、図11に示すように、カレントミラー回路を構成するMOSトランジスタM5のmをm=1、MOSトランジスタM6のmをm=kに設定する。また、MOSトランジスタM5のソースに接続されるMOSトランジスタM12のmをm=1に設定し、MOSトランジスタM6のソースに接続されるMOSトランジスタM1のmをm=kに設定する。また、MOSトランジスタM1に接続される抵抗値固定の抵抗R1′の抵抗値をR1′としたとき、MOSトランジスタM4に接続される抵抗値固定の抵抗R2′の抵抗値は、k×R1′とすればよい。MOSトランジスタM5及びM6のミラー比が1:kである場合、ミラー比が1:1の場合に比較して、消費電流が減少する。
【0061】
MOSトランジスタM4のゲートに入力される基準電圧Vrは、DC電圧のため、kを大きくしても、応答性に影響を及ぼすことはない。
また、図12に示すように、本実施形態のように、可変抵抗R1及びR2を、同一のトリミングコードで調整するようにした零点及び感度調整部において、図13に示すように、折り返すようにしてもよい。
【0062】
すなわち、ソースが端子Tvinに接続され、カレントミラーを構成するP型のMOSトランジスタM101及びM102を設け、MOSトランジスタM101のドレインとMOSトランジスタM101及びM102のゲートとを接続する。また、MOSトランジスタM102のドレインをMOSトランジスタM1のドレインに接続する。また、MOSトランジスタM101と共にカレントミラーを構成するMOSトランジスタM102のドレインに、N型のMOSトランジスタM103のドレインを接続し、MOSトランジスタM103のソースは基準電圧端子Tgndに接続する。MOSトランジスタM103と共にカレントミラーを構成するN型のMOSトランジスタM104のソースを基準電圧端子Tgndに接続し、ドレインに電流指令電流ICを入力する。MOSトランジスタM103及び104のゲートには、MOSトランジスタM105のドレインを接続する。
【0063】
このようにカレントミラーを用いて折り返す構成にすることによって、出力電圧を低下させることができるため、結果として動作可能な入力下限電圧を低下させることが
できる。
ちなみに、零点及び感度調整部として、例えば、図14に示すように、MOSトランジスタM1と可変抵抗R1とが直列に接続された電圧電流変換回路において、図15に示すように、過電流保護のためのクランプ回路を利用してゲインを調整する方法がある。この場合、IC=VCL/R1となるため、しきい値電圧Vthの影響を取り除いて調整することができる。しかしながら、VC=VCL+Vth+Vonとなり、しきい値電圧Vthのばらつきによって、電流指令電圧VCと電流指令電流ICとの関係はばらつく。
【0064】
また、図16に示すように、ソース負帰還抵抗を用いたトランスコンダクタンスアンプを用い、差動対を使用して電流変換を行う方法もある。この場合、差動電流に対してバイアス電流を大きくしなければならないため、消費電流が大きくなるデメリットがある。
また、図17に示すように、ソース負帰還抵抗を用いたトランスコンダクタンスアンプを用い、電流指令電圧VCがゲートに入力されるMOSトランジスタM1として、P型のMOSトランジスタを用い、差動対を使用して電流変換を行う方法もある。この場合、電流指令電圧VCを、P型のMOSトランジスタM1に入力する構成としたため、折り返しの数が減少する。また、ダイナミックレンジは狭く必要なバイアス電流は大きい。バイアス電流を小さくすると出力段のミラー比が大きくなり応答が遅れる。
【0065】
また、図18に示すように、アンプを用いて可変抵抗R1に印加される電流指令電圧VCを制御することで電流指令電圧VCからしきい値電圧Vthの影響を除去する方法もある。しかしながら、電流指令電圧VCの前段のエラーアンプEAが0〔V〕を出力できないので、このままでは、使用することができない。
図18においてさらに、図19に示すようにアンプAMPを用いてオフセット電圧を決める方法もある。つまり、オフセット電圧を設け、エラーアンプEAの出力範囲内で使用できるようにする方法がある。しかしながら、アンプAMPを2つ設ける必要があり回路が大きくなるデメリットがある。
【0066】
これに対し、本発明の第1実施形態においては、図8に示すようにMOSトランジスタM5及びM6からなる一つのミラー回路を設け、可変抵抗R1及びR2の抵抗値を同一のトリミングコードで調整するようにしているため、簡易な構成でしきい値電圧Vthの影響を除去することができる。
【0067】
<第2実施形態>
次に、本発明の第2実施形態を説明する。
第2実施形態は、第1実施形態において、さらに、ランプ回路13に含まれるランプ容量Crの、単位時間当たりの電圧変化量ΔVcrを調整するようにしたものである。単位時間当たりの電圧変化量ΔVcrを調整することによって、ランプ電流Irampの変化量ΔIrampと電流指令電流ICの変化量ΔIcとの比を、より高精度に目標とする値に調整することができる。そのため、複数のDCDCコンバータ1を有する電圧生成装置を構成した場合であっても、DCDCコンバータ1間におけるコイルピーク電流値のばらつきを抑制することができる。
【0068】
図20は、第2実施形態に係るDCDCコンバータ1−1の一例を示す構成図である。
図20は、図4に示す第1実施形態に係るDCDCコンバータ1において、ランプ回路13を具体化したものであって、同一部には同一符号を付与し、その詳細な説明は省略する。
ランプ回路13は、回路用電圧VINが入力される端子Tvinと接地電位に接続される基準電圧端子Tgndとの間に接続された一対の電流源Ir1及びIr2と、ソースが、端子Tvinに接続され互いにカレントミラーを構成するP型MOSトランジスタM8及びM9と、ソースが基準電圧端子Tgndに接続され互いにカレントミラーを構成するN型MOSトランジスタM11及びM12と、を備える。
【0069】
MOSトランジスタM8及びM9は、ミラー比1:nのカレントミラーを構成し、MOSトランジスタM11及びM12は、ミラー比1:nのカレントミラーを構成する。
電流源Ir1及びIr2は、電流値を調整可能であり、同一電流を発生する。電流源Ir1と基準電圧端子Tgndとの間には、ランプ容量Crが接続される。ランプ容量Crの両端には、ランプ容量放電用のN型MOSトランジスタ(以後、ランプ容量放電用トランジスタという。)M7が接続され、ランプ容量放電用トランジスタM7のゲートには、論理積回路ANDの出力がインバータINVを介して入力される。ランプ容量放電用トランジスタM7のソースと基準電圧端子Tgndとの間に可変抵抗R3が介挿されている。
【0070】
電流源Ir2と基準電圧端子Tgndとの間にはMOSトランジスタM11が接続され、MOSトランジスタM11のドレインがMOSトランジスタM11及びM12のゲートに接続される。
MOSトランジスタM8のドレインと基準電圧端子Tgndとの間にN型MOSトランジスタM10が接続される。また、MOSトランジスタM8のドレインはMOSトランジスタM8及びM9のゲートに接続される。MOSトランジスタM9のドレインはMOSトランジスタM12のドレインに接続されると共に、MOSトランジスタM1のドレインに接続される。
【0071】
MOSトランジスタM10のソースと基準電圧端子Tgndとの間には、可変抵抗R4が接続される。また、MOSトランジスタM10のソース及びバックゲートには、アンプAMPの出力端が接続される。アンプAMPの非反転入力端子には、ランプ容量放電用トランジスタM7のドレイン電圧が入力され、アンプAMPの反転入力端子には、MOSトランジスタM10のソース電圧が入力される。
可変抵抗R3及びR4(第3回路素子に対応)は、可変抵抗R1及びR2と共に、バスを介してテストコントロール部21に接続され、可変抵抗R1〜R4は、テストコントロール部21の端子TR−1から出力される同一のトリミングコードによって制御される。
【0072】
図21は、可変抵抗R3の一例を示す回路図である。
可変抵抗R3は、例えば6つの抵抗R3−0、R3−1、R3−2、R3−3、R3−4、及びR3−Bがこの順に直列に接続され、抵抗R3−0の抵抗値R30は、可変抵抗R1の抵抗R1−0の抵抗値R10とnとの乗算値n×R10に設定される。同様に、抵抗R3−1の抵抗値R31はn×R10、抵抗R3−2の抵抗値R32は、n×R11、抵抗R3−3の抵抗値R33はn×R13、抵抗R3−4の抵抗値R34はn×R14、抵抗R3−Bの抵抗値R3Bはn×Ron(M1)である。なお、nは自然数であって、カレントミラー回路を構成するMOSトランジスタM8と、MOSトランジスタM9とのミラー比1:nにおける比を表す。
【0073】
そして、抵抗R3−0の両端には、N型のMOSトランジスタM3−0のドレイン及びソースが接続されMOSトランジスタM3−0のゲートには、トリミングコードのTR−1<0>が入力される。抵抗R3−1の両端には、N型MOSトランジスタM3−1のドレイン及びソースが接続されMOSトランジスタM3−1のゲートには、トリミングコードのTR−1<1>が入力される。抵抗R3−2の両端には、N型のMOSトランジスタM3−2のドレイン及びソースが接続され、MOSトランジスタM3−2のゲートには、トリミングコードのTR−1<2>が入力される。さらに、抵抗R3−3の両端には、N型のMOSトランジスタM3−3のドレイン及びソースが接続され、MOSトランジスタM3−3のゲートにはトリミングコードTR−1<3>がインバータINVを介して入力される。
【0074】
可変抵抗R4は、図22に示すように、例えば6つの抵抗R4−0、R4−1、R4−2、R4−3、R4−4、及びR4−Bがこの順に直列に接続され、抵抗R4−0の抵抗値R40は、可変抵抗R1のR1−0の抵抗値R10とnとの乗算値n×R10に設定される。同様に、抵抗R4−1の抵抗値R41はn×R10、抵抗R4−2の抵抗値R42は、n×R11、抵抗R4−3の抵抗値R43はn×R13、抵抗R4−4の抵抗値R44はn×R14、抵抗R4−Bの抵抗値R4Bはn×Ron(M1)である。
【0075】
そして、抵抗R4−0の両端には、N型のMOSトランジスタM4−0のドレイン及びソースが接続されMOSトランジスタM4−0のゲートには、トリミングコードのTR−1<0>が入力される。抵抗R4−1の両端には、N型MOSトランジスタM4−1のドレイン及びソースが接続されMOSトランジスタM4−1のゲートには、トリミングコードTR−1<1>が入力される。抵抗R4−2の両端には、N型のMOSトランジスタM4−2のドレイン及びソースが接続され、MOSトランジスタM4−2のゲートには、トリミングコードのTR−1<2>が入力される。さらに、抵抗R4−3の両端には、N型のMOSトランジスタM4−3のドレイン及びソースが接続され、MOSトランジスタM4−3のゲートにはトリミングコードTR−1<3>がインバータINVを介して入力される。
【0076】
このような構成を有するランプ回路13では、アンプAMPによって、非反転入力端子の電圧と反転入力端子の電圧が等しくなるように制御される。つまり、MOSトランジスタM10のソース電位とランプ容量Crの高電位側の電位とが一致するように制御される。
そのため、ランプ電流Irampとランプ容量Crに発生する単位時間t当たりの電圧変化量ΔVcrとの関係は、次式(6)で表すことができる。なお、(6)式中のIr1は電流源Ir1を流れる電流、Ir2は電流源Ir2を流れる電流でありIr1=Ir2である。また、Crはランプ容量Crの容量値である。
ΔVcr=Ir1×t/Cr ……(6)
【0077】
MOSトランジスタM8及びM9のカレントミラー比は1:nであり、MOSトランジスタM11及びM12のカレントミラー比は1:nである。そのため、ランプ電流Irampの変化量ΔIrampは次式(7)で表すことができる。
ΔIramp=(Ir1×R3+ΔVcr)/R4×n−Ir2×n……(7)
Ir1=Ir2、R3=R4であることから、(7)式から(8)式を導くことができる。
ΔIramp=ΔVcr/R4×n
ΔIramp/ΔVcr=n/R4 ……(8)
【0078】
電流指令電圧VCと、IC−Izとの関係は以下のように導くことができる。なお、IC−Iz=ICZとする。
VC=Vth(M1)+Ron(M1)×IC+R1×IC
VC−Vth(M1)=(R1+Ron(M1))×IC
IC=(VC−Vth(M1))/(R1+Ron(M1)) ……(9)
計算の簡略化のため、前述のMOSトランジスタM1とMOSトランジスタM2との比(マルチ数比)をM1:M2=1:k(kは自然数)においてk=1とする。
Vr−Vth(M2)=(R2+Ron(M2))×Iz
Iz=(Vr−Vth(M2))/(R2+Ron(M2))
≒(Vr−Vth(M1))/(R1+Ron(M1)) ……(10)
【0079】
(9)式及び(10)式から、(11)式を導くことができる。
ICZ=IC−Iz
=(VC−Vth(M1))/(R1+Ron(M1))
−(Vr−Vth(M1))/(R1+Ron(M1))
=(VC−Vr))/(R1+Ron(M1))
ΔICZ=ΔVC/(R1+Ron(M1))
ΔICZ/ΔVC=1/(R1+Ron(M1)) ……(11)
【0080】
ここで、ランプ回路13に含まれる可変抵抗R4は、MOSトランジスタM10のソース電位をアンプAMPで制御しているので、ドレイン電流にMOSトランジスタM10のオン抵抗値は影響しない。電流指令電圧VCとIC−Izとの関係にはMOSトランジスタM1のオン抵抗が含まれているので、MOSトランジスタM1のオン抵抗分を可変抵抗R4に含める必要があり、可変抵抗R4と可変抵抗R1との関係は次式(12)のように設定することができる。
R4=n×(Ron(M1)+R1) ……(12)
【0081】
ここで、R4A=n×R1、R4B=n×Ron(M1)とする。
R4BとRon(M1)とは異なる素材の抵抗であるが、Ron(M1)をR1に比較してかなり小さくする(Ron(M1)<<R1)ことで、その影響を小さくすることができる。
そのため、ΔIramp/ΔVcrは次式(13)で表すことができる。
ΔIramp/ΔVcr=n/R4
=1/(Ron(M1)+R1) ……(13)
【0082】
ここで、ΔICZ/ΔVC=ΔIramp/ΔVcrの関係が成り立つため、可変抵抗R4を可変抵抗R1に連動させて調整することにより、(R1+Ron(M1)/R4)の比は変化しない。
そして、ΔVcrとΔVCの関係が決まっているので、可変抵抗R4を可変抵抗R1に連動させて調整することにより、ΔIramp/ΔICZの比は維持される。
以上から、第1実施形態におけるDCDCコンバータ1において、さらに、単位時間当たりのランプ容量Crの電圧変化量ΔVcrを調整することで、ΔIrampとΔICの比の精度をより向上させることができることがわかる。
【0083】
次に、ランプ容量Crの電圧変化量ΔVcrの調整方法を説明する。
ランプ容量Crの電圧変化量ΔVcrは、電流値Ir1=Ir2と、ランプ容量Crとで決まる。
そこで、IC1aに容量測定回路を搭載してランプ容量Crの容量値を求め所定の電圧変化量ΔVcrとなるように、ランプ容量放電用トランジスタM7を流れる電流Icrを設定することで、ランプ電流の変化量ΔIrampを調整することができる。
【0084】
図23は、DCDCコンバータ1−1に容量測定回路5を設けた場合の一例を示す回路図である。
容量測定回路5は、容量測定部5aと、容量測定部5aの出力と論理積回路ANDの出力が反転入力される論理和回路ORと、を備え、論理和回路ORの出力がランプ容量放電用トランジスタM7のゲートに入力される。電流源Ir1とランプ容量Crとの間に介挿されたスイッチTG2と、電流源Ir1とセレクタ24との間に介挿されたスイッチTG3と、容量測定部5aとランプ容量Crの高電位側との間に介挿されたスイッチTG4と、ランプ容量放電用トランジスタM7のソースと基準電圧端子Tgndとの間に介挿されたN型のMOSトランジスタM13とを備える。
スイッチTG2及びスイッチTG3は、テストコントロール部21からの制御信号T5により制御される。スイッチTG4はテストコントロール部21からの制御信号T6により制御される。MOSトランジスタM13は、テストコントロール部21からの制御信号T4により制御される。
【0085】
図24は、容量測定部5aの一例を示す回路図である。
容量測定部5aは、コンパレータ51と、D型のフリップフロップ回路52と、遅延回路53とを備える。コンパレータ51の正入力端子にはランプ容量放電用トランジスタM7のドレイン電圧がスイッチTG4を介して入力され、負入力端子には基準電圧VRctstを出力する電源V51が接続される。コンパレータ51の出力TCMPOは、フリップフロップ回路52のクロック入力端子に反転入力されると共に、遅延回路53の入力端子に入力される。
【0086】
フリップフロップ回路52の反転出力は、D入力端子に入力され、非反転出力がTCLKとしてセレクタ24に入力される。
遅延回路53のイネーブル端子には、テストコントロール部21からの制御信号T7が入力され、遅延回路53は、制御信号T7がHIGHレベルである間、コンパレータ51の出力TCMPOを所定時間遅延させて遅延信号TCCLKBとして論理和回路ORに出力する。論理和回路ORは、遅延信号TCCLKBを入力すると共に、論理積回路ANDの出力信号を反転入力し、これらの論理和をランプ容量放電用トランジスタM7のゲートに出力する。
【0087】
図25は、容量測定部5aの各部の波形を示した図である。図25(a)は、コンパレータ51の正入力端子への入力信号PIN及びコンパレータ51の負入力端子に入力される基準電圧VRctst、(b)はコンパレータ51の出力TCMPO、(c)は遅延回路53の出力信号TCCLKB、(d)は遅延回路53に入力されるイネーブル信号EN、(e)はフリップフロップ回路52の出力信号TCLKである。
図25(a)に示すように、ランプ容量Crの容量値は徐々に増加し、容量値がコンパレータ51の基準電圧VRctstを下回る間は、コンパレータ51の出力TCMPOはLOWレベルを維持し、容量値が基準電圧VRctstを超える間、コンパレータ51の出力TCMPOはHIGHレベルとなる。
【0088】
つまり、容量測定部5aでは、コンパレータ51の出力がHIGHレベルとなる間、ランプ容量放電用トランジスタM7が導通状態となりランプ容量Crが放電される。ランプ容量Crが放電されるに伴い、ランプ容量Crの高電位側の電位とコンパレータ51の基準電圧VRctstとが一致するとコンパレータ51の出力TCMPOがLOWレベルになり、ランプ容量放電用トランジスタM7が非導通状態となり、ランプ容量Crの放電が停止する。コンパレータ51の出力TCMPOはランプ容量Crの放電時間を表すことから、ランプ容量Crの放電タイミングでトグルされた信号が、周波数信号TCLKとしてフリップフロップ回路52からセレクタ24に、出力されることになる。
【0089】
この処理を繰り返すことによって、容量測定回路5は、図25(e)に示すような信号TCLKを出力する。
ここで、ランプ容量Crの容量値は、TCLK信号の周波数を測定することで算出することができる。具体的には、次式(14)から演算することができる。

=((Tcyc−Tdis×2)/2)×Ichrg/(VRctst+Vovst)
……(14)
【0090】
なお、(14)式中のCは、ランプ容量Crの容量値の計算値〔pF〕、Tcycは、TCLK信号の周期〔μF〕、TdisはTCCLKB信号がHIGHレベルである期間、つまりランプ容量Crの放電時間〔μs〕、Ichrgはランプ容量Crの充電電流〔μA〕、VRctstはコンパレータ51の基準電圧〔V〕、Vovstはランプ容量Crのノードのオーバーシュート電圧〔V〕である。なお、TCLK信号の周期Tcyc、ランプ容量Crの充電電流Ichrg、コンパレータ51の基準電圧VRctstは、テスタTSを用いて測定することにより得られる測定値である。ランプ容量Crの放電時間Tdis、ランプ容量Crのノードのオーバーシュート電圧Vovstは設計値である。
【0091】
電流源Ir1及びIr2の調整を行う場合には、まず、図23に示すように、テスタTSをIC1aに接続し、端子TdtoにテスタTS内に設けられた電圧計VM1を接続する。
次に、テスタTSとIC1aとの間で通信を行って、IC1aをテストモードにする。具体的には、テストコントロール部21から制御信号T5を出力し、スイッチTG2をオフ、スイッチTG3をオンにする。また、電流源Ir1から出力される電流を端子Tatioから出力するように、セレクタ24を設定する。そして、端子Tatioに流れる電流を計測することで、電流源Ir1から出力される電流、すなわちランプ容量Crへの充電電流Ichargを測定する。
【0092】
次に、テスタTSをIC1aとで通信を行い、テストコントロール部21からの制御信号により、スイッチTG2をオン、スイッチTG3をオフにし、MOSトランジスタM13をオンに設定する。また、フリップフロップ回路52の出力を端子Tdtoに出力するようにセレクタ24を設定する。そして、遅延回路53のイネーブル信号としての制御信号T7をHIGHレベルにして、テストコントロール部21から出力し、容量測定部5aを動作させる。
【0093】
端子Tdtoに出力されるフリップフロップ回路52から出力されるTCLK信号を電圧計VM1で測定し、TCLK信号の周期又は周波数を測定する。そして、得られたTCLK信号の周期又は周波数から前記(14)式にしたがってランプ容量Crの容量値を演算する。演算した容量値を用いて、所定の電圧変化量ΔVcrとなるように、電流源Ir1の電流値を決定する。テスタTSとIC1aとで通信を行い、テストコントロール部21に電流源Ir1の電流指令値を通知する。テストコントロール部21は、例えば、電流源Ir1及びIr2に設けられた図示しない電流制御回路に例えばバス(図示せず)を介して電流指令値を出力する。電流制御回路が入力した電流指令値に応じて電流源Ir1及びIr2の電流値を調整することにより、電流源Ir1及びIr2から出力される電流値を、電流指令値に一致させる。なお、電流源Ir1の電流指令値の演算は、テスタTSで行うようにしてもよく、電流指令値を取得することができれば、どのような方法であってもよい。
【0094】
これにより、ランプ容量放電用トランジスタM7を流れる電流Icrが調整され、ランプ電流の変化量ΔIrampが調整される。
そして、以後、第1実施形態における可変抵抗R1及びR2の調整方法と同様の手順で、コンパレータCMPの出力がHIGHに切り替わるトリミングコードを探索し、そのときの値を設定値として記憶部22に記憶する。
そして、検出したトリミングコードにしたがって、可変抵抗R1及びR2の抵抗値を設定することにより、MOSトランジスタM1のしきい値電圧Vth1の影響を受けることなく、電流指令電圧VC及び電流指令電流IC、また、零点補正電流Izを変動させることができ、DCDCコンバータ1のコイルピーク電流値がMOSトランジスタM1のしきい値電圧Vthのばらつきの影響により変動することを抑制することができる。
【0095】
以上から、上述のようにして検出したトリミングコードに可変抵抗R1〜R4の抵抗値を設定することによって、MOSトランジスタM1のしきい値電圧Vth1の影響を受けることなく、電流指令電圧VC及び電流指令電流IC、また、零点補正電流Izを変動させることができる。さらに、単位時間当たりのランプ容量Crの電圧変化量ΔVcrを調整することができるため、ランプ電流の変化量ΔIrampとΔIcとの比をより高精度に所定比率に設定することができ、その結果、チャネル間のコイルピーク電流値のばらつきをより低減することができる。
【0096】
<第3実施形態>
次に、本発明の第3実施形態を説明する。
第3実施形態は、第1実施形態において、基準電圧Vrを調整するようにしたものである。基準電圧Vrを調整することによって、電流指令電圧VCと電流指令電流ICとを関係を定める原点のばらつきを低減することができる。そのため、低い電流領域での電流ばらつきを低減することができる。
【0097】
図26に第3実施形態におけるDCDCコンバータ1−2の一例を示す。第3実施形態におけるDCDCコンバータ1−2は、図4に示す第1実施形態におけるDCDCコンバータ1において、基準電圧Vrを調整するようにしたものである。第1実施形態におけるDCDCコンバータ1と同一部には同一符号を付与し、その詳細な説明は省略する。
DCDCコンバータ1−2は、図26に示すように、基準電圧源VRに変えて可変電圧源6が設けられている。この可変電圧源6は、テストコントロール部21から出力される制御信号TR−Vによって出力電圧が調整される。
【0098】
次に、可変電圧源6の調整方法を説明する。
まず、IC1aにテスタTSを接続する。
そして、制御信号T1〜T3によって、スイッチング素子MD1をオン、ランプ回路13をオフ、エラーアンプEA出力を入力インピーダンスの状態にし、IC1aをテストモードに切り替える。また、コンパレータCMPの出力であるPWM信号を端子Tdtoに出力するようにセレクタ24を設定する。
【0099】
次に、端子Tvcに接続されたテスタTS内に設けられた電源V5により、端子Tvcに所定の電圧VC1を印加する。また、端子Tswに接続されたテスタTS内に設けられた定電流源ITSTにより、スイッチング素子MD1に所定の電流IDを流し、定電流源ITSTの電流値をVC=VC1のときに流れる電流ID1でシンクする。
この状態で、テストコントロール部21の端子TR−1から出力するトリミングコードをカウントアップさせて、MOSトランジスタM2を流れる電流ITHを増加させ、コンパレータCMPの出力がHIGHに切り替わるトリミングコードTr−IAを探索する。
【0100】
次に、探索したトリミングコードTr−IAにより可変抵抗R1及びR2の抵抗値を調整した状態で、端子Tvcに印加する電圧V5として電圧VC1を印加した状態で、電流源ITSTの出力電流ITSTを減少させ、コンパレータCMPの出力が、LOWに切り替わるときの電流ITST1Aを探索する。
次に、端子Tvcに印加する電圧V5として、電圧VC1よりも小さい電圧VC2(VC2<VC1)に変更する。これにより、コンパレータCMPの出力はHIGHレベルとなる。
【0101】
この状態でさらに電流ITSTを減少させて、コンパレータCMPの出力がLOWに切り替わる電流ITST2Aを探索する。
そして、この2点、すなわち、電流ITST1Aと電流ITST2AとからITST=0の時にコンパレータCMPの出力が切り替わる電流指令電圧VCを求め、所定の値からのずれ分を可変電圧源6の電圧値Vrを調整することで補正する。
具体的には、ITST電流が0〔A〕の状態で、コンパレータCMPの出力が切り替わるときのVC電圧(以後、VrZCともいう。)を算出する。
【0102】
ITST=0〔A〕の状態で、コンパレータCMPの出力がHIGH又はLOWに切り替わるときの端子Tvcの所定の電圧をVrZ0とすると、補正量ΔVrZは次式(15)で表すことができる。
VrZ0−VrZC=ΔVrZ ……(15)
VrZの電圧を測定しΔVrZを加算した電圧に調整する。
この状態で、再度端子Tvcに所定の電圧VC1(使用範囲の上限値が好ましい。)を印加し、そのときにスイッチング素子MD1に所定の電流ID1を流し、トリミングコードをカウントアップし最初にコンパレータCMPの出力が反転するトリミングコードを探索する。この探索したトリミングコードを調整用のトリミングコードとし、記憶部22に格納する。
【0103】
そして、DCDCコンバータ1−2として動作させるときには、記憶部22に格納したトリミングコードを用いて、可変抵抗R1、R2を調整する。
これによって、基準電圧Vrの調整と電流指令電圧VCとスイッチング素子MD1を流れる電流IDとの関係の調整とが行われるため、より高精度な調整が可能となり、低い電流領域での電流ばらつきを低減することができる。
【0104】
<第4実施形態>
次に、本発明の第4実施形態を説明する。
第4実施形態は、DCDCコンバータ1を、マルチフェーズ動作させるのではなく、単独で使用する場合に、単位時間当たりのランプ容量Crの電圧変化量Vcrを調整することで、応答性を向上させるようにしたものである。
【0105】
図27は、第4実施形態に係るDCDCコンバータ1の一例を示す回路図である。
第4実施形態に係るDCDCコンバータ1−3は、図20に示す第2実施形態に係るDCDCコンバータ1−1において、さらに、位相補償用の抵抗と容量とを内蔵し、端子Tvcを削除した構成を有する。なお、図20に示す第2実施形態に係るDCDCコンバータ1−1と同一部には同一符号を付与しその詳細な説明は省略する。また、図27は、IC1aにインダクタンスL及び出力容量COが接続された通常動作モードの状態を表している。
【0106】
図27に示すように、エラーアンプEAの出力とセレクタ24との間の、スイッチTG1の下流側に、スイッチTG2の一端が接続され、スイッチTG2の他端に、抵抗RCと容量CCとが直列に接続され、容量CCの他端は基準電圧端子Tgndに接続される。抵抗RCと容量CCとが位相補償回路7を構成している。スイッチTG2は、テストコントロール部21からの制御信号T8により制御される。
テストモード時には、制御信号T8によりスイッチTG2をオフとすることで、位相補償回路7を切り離し、さらに、VCノードNvcをセレクタ24により端子Tatioに出力できる構成としている。
【0107】
位相補償回路7を備える点及びVCノードNvcの電圧がセレクタ24を通して端子Tatioに出力できる構成となっていること以外は、上記第2実施形態におけるDCDCコンバータと同様である。
つまり、電流源Ir1及びIr2の電流量は同一である。また、MOSトランジスタM8とMOSトランジスタM9とは、ミラー比1:nのカレントミラーを構成する。MOSトランジスタM11とMOSトランジスタM12とは、ミラー比1:nのカレントミラーを構成する。さらに、可変抵抗R3及びR4は抵抗値が同一であり、可変抵抗R1〜R4は、テストコントロール部21からの同一のトリミングコードTR−1により抵抗値が制御される。
【0108】
このような構成のDCDCコンバータ1−3において、ランプ回路13では、アンプAMPにより、非反転入力端子の電圧と反転入力端子の電圧とが等しくなるように制御されるので、ランプ電流Irampとランプ容量Crに発生する単位時間あたりの電圧変化量ΔVcrとの関係は以下のように導くことができる。なお、式中のIr1は電流源Ir1の出力電流、Crはランプ容量Crの容量値を表す。
ΔVcr=Ir1×t/Cr
カレントミラー比はM8:M9=M11:M12=1:nであることから、次式が導かれる。
ΔIramp=(Ir1×R3+ΔVcr)/R4×n−Ir2×n
Ir1=Ir2、R3=R4であることから、
ΔIramp=ΔVcr/R4×n
ΔIramp/ΔVcr=n/R4
となる。
【0109】
ここで、電流指令電圧VCと、電流指令電流ICと、零点補正電流Izとの、VCとIC−Izとの関係は、以下のように導くことができる。なお、IC−Iz=ICZとする。
VC=Vth(M1)+Ron(M1)×IC+R1×IC
VC−Vth(M1)=(R1+Ron(M1))×IC
IC=(VC−Vth(M1))/(R1+Ron(M1))
【0110】
ここで計算の簡略化のため、前述のMOSトランジスタM1とMOSトランジスタM2との比(マルチ数比)1:k(kは自然数)をk=1とする。
Vr−Vth(M2)=(R2+Ron(M2))×Iz
Iz=(Vr−Vth(M2))/(R2+Ron(M2))
≒(Vr−Vth(M1))/(R1+Ron(M1))
となる。
ICZ=(VC−Vth(M1))/(R1+Ron(M1))
−(Vr−Vth(M1))/(R1+Ron(M1))
=(VC−Vr))/(R1+Ron(M1))
ΔICZ=ΔVC/(R1+Ron(M1))
ΔICZ/ΔVC=1/(R1+Ron(M1))
【0111】
ランプ回路13に含まれる可変抵抗R4は、MOSトランジスタM10のソース電位をアンプAMPで制御しているので ドレイン電流にMOSトランジスタM10のオン抵抗値は影響しない。電流指令電圧VCとIC−Izとの関係にはMOSトランジスタM1のオン抵抗が含まれているので、MOSトランジスタM1のオン抵抗分を可変抵抗R4に含める必要がある。そこで、
R4=n×(Ron(M1)+R1)
と設定する。
【0112】
なお、式中、「n」である必要はないが、M8:M9=M11:M12のミラー比を同じにすると「n」が消えるので簡略化のためここでは、「n」に設定している。
R4A=n×R1 R4B=n×Ron(M1)
とすると、R4BとRon(M1)は異なる素材の抵抗であるがRon(M1)<<R1にすることでその影響を小さくすることができる。
したがって、ΔIramp/ΔVcrは下式のように変換される。
ΔIramp/ΔVcr=n/R4=1/(Ron(M1)+R1)
ΔICZ/ΔVC=ΔIramp/ΔVcr
【0113】
このような関係にあるため、可変抵抗R4を可変抵抗R1に連動させて調整することにより(R1+Ron(M1)/R4)の比は変わらない。
ここで、ゲイン特性である電流指令電圧VCの変化によるコンパレータCMPの出力であるPWM信号のD(Duty)の変化量の関係について考察する。
図28は、スイッチング素子MD1のスイッチング周期でのコンパレータCMPへの入力電圧波形を示したものである。電流指令電圧VCの変化量をΔVCとし、図28に示すように、その時のVMの変化量をΔVM、Dutyの変化量をΔD、VDの変化量をΔVDとすると、次式が成り立つ。なお、図28において、横軸はスイッチング素子MD1のスイッチング周期を表すTs、縦軸は電圧である。また、次式中のΔILはコイルピーク電流の変化量、RDは抵抗RDの抵抗値である。
【0114】
ΔVM=ΔVC/(R1+Ron(M1))
ΔVD=ΔIL×RD=ΔD×Ts×m1−ΔD×Ts×ma
m1=(PVIN−VO)/L
PVIN:DCDCコンバータ入力電圧
VO:DCDCコンバータ出力電圧
ma=Icr/Cr×n/R4=ΔIramp/t
Icr:ランプ容量放電用トランジスタM7を流れる電流
したがって、次式が成り立つ。
【0115】
ΔVM=ΔVC/(R1+Ron(M1))
=ΔVD
=ΔIL×RD
=ΔD×Ts×m1−ΔD×Ts×ma
ΔVC/(R1+Ron(M1))
=ΔD×Ts×m1−ΔD×Ts×ma
=ΔD×Ts×(m1−ma)
ΔD=ΔVC/(R1+Ron(M1))/(Ts×(m1−ma))
ΔD=ΔVC/(Ts×(m1−ma)×(R1+Ron(M1)))
ΔD
=ΔVC/(Ts×(PVIN−VO)/L×(R1+Ron(M1))
−(Icr/Cr×n/R4)×(R1+Ron(M1)))
【0116】
ここで、(R1+Ron(M1))は、(R1+Ron(M1))×RM/RDが所定の値になるように調整され、また、Icr/Crも所定の値になるようにIcrが調整される。
可変抵抗R4の抵抗値は、(R1+Ron(M1)/R4)の比が変わらないように可変抵抗R1に連動させて調整される。
これにより、ΔVCとΔDとの関係を調整することができる。
R4=m×(R1+Ron(M1))に設定すると、(R1+Ron(M1))/R4=1/mとなり、ΔD/ΔVCは、次式で表すことができる。
ΔD/ΔVC
=1/(Ts×(PVIN-VO)/L×(R1+Ron(M1))-(Icr/Cr)×(n/m))
これによりΔD/ΔVCの関係が調整され、ユニティゲイン周波数のばらつきを低減することができることがわかる。
【0117】
図29は、周波数とゲインとの対応を示す特性図である。図29において(a)はゲインのばらつき調整のみを行った場合、(b)はゲインのばらつき調整を行った後、ゲインの最大値を調整前のゲインの最大値に併せてTYP(Typical)値を調整した場合を示したものであって、横軸は周波数f、縦軸はゲインGainである。
また、特性K1はゲインのばらつき調整を行う前のゲインの最大値、特性K2は同様にばらつき調整を行う前のゲインの最小値、特性K3はゲインのTYP値、特性K4は、ゲインのばらつき調整を行った後のゲインの最大値、特性K5は同様にばらつき調整を行った後のゲインの最小値を表す。また、特性K6はゲインのばらつき調整を行った後、ゲインの最大値を調整前のゲインの最大値に併せてTYP値を調整した場合のゲインの最大値、特性K7はそのときのゲインの最小値、特性K8は、ゲインのTYP値である。
【0118】
図29(a)からゲインのばらつき調整を行うことによって、ゲインのばらつきが低減されることがわかる。また、図29(b)から、ゲインのばらつき調整を行い、TYP値を調整することで、ゲインの最小値を上昇させることができ、その結果、ユニティゲイン周波数の下限値を高くすることができることがわかる。つまり、応答性を向上させることができる。
【0119】
次に、ランプ容量Crの、単位時間当たりの電圧変化量ΔVcrの調整方法を説明する。
電圧変化量ΔVcrは電流源Ir1及びIr2の出力電流とランプ容量Crの容量値とで決まる。
IC1aに容量測定回路5を搭載しランプ容量Crの容量値を求め、所定の電圧変化量ΔVcrになるようにランプ容量放電用トランジスタM7を流れる電流Icrを設定することでΔIrampの調整が可能になる。なお、図27では、容量測定回路5は省略している。
【0120】
そこで、図23に示す第2実施形態と同様にして、IC1aに容量測定回路5を搭載する。そして、第2実施形態で説明した場合と同様の手順で、テスタTSとIC1aとの間で通信を行って、電流源Ir1から出力される電流を端子Tatioから出力するように、セレクタ24を設定する。そして、端子Tatioに流れる電流を計測することで、電流源Ir1から出力される電流、すなわちランプ容量Crへの充電電流Ichargを測定する。
【0121】
次に、IC1aをテストモードから通常動作モードに切り替えて、上記第2実施形態と同様の手順で容量測定回路5を動作させ、TCLK信号の周期又は周波数を測定し、得られたTCLK信号の周期又は周波数から前記(14)式にしたがってランプ容量Crの容量値を演算する。
そして、ランプ容量Crに発生する単位時間あたりの電圧変化量ΔVcrが所定の値になり得る電流源Ir1及びIr2の電流値Ir1=Ir2を算出する。そして、電流源Ir1及びIr2の電流値Ir1及びIr2が、算出した電流値となるように電流源Ir1及びIr2の電流値を調整する。
【0122】
続いて、図30に示すように、テストモードにて、スイッチング素子MD1をオン、ランプ電流をオフ、エラーアンプEA出力をハイインピーダンスの状態(スイッチTG1=OFF)、位相補償回路(CC,RC)7をハイインピーダンスの状態(TG2=OFF)に設定する。また、VCノードNvcの電流を端子Tatioに出力するようにセレクタ24を設定する
そして、端子Tatioに電圧V5として所定の電圧VC1(使用範囲の上限値が望ましい)を印加し、その時にスイッチング素子MD1に所定の電流ID1を流し、トリミングコードをカウントアップしていき、最初にコンパレータCMPの出力信号(PWM信号)が反転するトリミングコードを探索し、これを調整用のトリミングコードTR−1とする。
【0123】
これにより、電流指令電圧VCと、スイッチング素子MD1を流れる電流IDとの関係の調整値が求められる。
なお、このとき、可変抵抗R1〜R4の抵抗値を、同一のトリミングコードにより調整する。
このように電圧変化量ΔVcrを調整することで、ランプ電流Iramp電流の大きさも調整することができ、結果的に電流ばらつきを低減することで、コイルピーク電流値を高精度に調整することができる。
【0124】
<実施例>
図31は、本発明の第1実施形態におけるDCDCコンバータ1を用いてマルチフェーズ動作を行ったときのコイル電流波形の一例を示したものであり、チップ間のMOSトランジスタのしきい値電圧Vthのばらつきを抑制したDCDCコンバータ1を用いた場合のコイル電流波形を示したものであり、ミスマッチが最大であるときのコイル電流波形を示す。
表1に、本発明に係るDCDCコンバータ1を用いてマルチフェーズ動作を行う場合の、ミスマッチがない場合と、ミスマッチが最大である場合とのピーク電流の電流値及びコイル平均電流の電流値を比較した結果を示す。
【0125】
【表1】
【0126】
1チャネルのコイルの平均電流の最大値が8Aすると、表1から、ミスマッチのない場合はコイル平均電流差が零であるため、16A供給することができる。また、ミスマッチが最大であっても、コイル電流平均さは0.3Aにおさまるため、15、7A供給することができる。
表2は、本発明の第1実施形態に係るDCDCコンバータ1を用いてマルチフェーズ動作を行ったときのコイル電流波形におけるオーバーシュートと、アンダーシュートとを示したものである。
【0127】
【表2】
【0128】
表2に示すように、本発明の第1実施形態に係るDCDCコンバータ1は、電流バランスがとれている。そのため、オーバーシュート及びアンダーシュートは共に同等程度となり、ミスマッチのない場合の効率は87.7%であり、ミスマッチが最大である場合でも効率は87.3%となる。つまり、複数のDCDCコンバータ1の電流バランスがとれているため、応答性及び効率の低下も小さいことがわかる
【0129】
一方、図32(a)及び(b)は、チップ間のMOSトランジスタのしきい値電圧Vthのばらつきを抑制していない従来のDCDCコンバータを用いてマルチフェーズ動作を行った場合の、コイル電流波形を示したものであり、図32(a)は、ミスマッチがない場合のコイル電流波形を示し、図32(b)はミスマッチが最大であるときのコイル電流波形を示す。
表3に、従来のチップ間のMOSトランジスタのしきい値電圧Vthのばらつきを低減していない場合の、コイル電流値の、ピーク電流の電流値と、コイル平均電流の電流値とコイル平均電流差とを比較した結果を示す。
【0130】
【表3】
【0131】
ミスマッチがない場合、インダクタンスL1及びL2のピーク電流値は、共に6.9Aであり、インダクタンスL1及びL2のコイル平均電流は、共に5.0Aであって、コイル平均電流差は0.0Aである。一方、ミスマッチが最大である場合、インダクタンスL1のピーク電流値は10.3A、インダクタンスL2のピーク電流値は3.5Aであり、コイル平均電量は、インダクタンスL1が8.7A、インダクタンスL2が1.3Aであって、コイル平均電流差は7.4Aとなる。
そのため、1chのコイル平均電流の最大値が8Aとすると、ミスマッチのない場合はコイル平均電流差が零であるので、16A供給することが。ミスマッチが最大である場合には、コイル平均電流差が7.4Aであるので、8.6Aしか供給することができない。
【0132】
図33は、従来のDCDCコンバータにおける過渡負荷応答波形を示したものである。
図33において、横軸は時間t〔μs〕、縦軸は出力電圧〔V〕である。
表4に、図33に示すシミュレーションでの応答性と効率とを比較した結果を示す。
【0133】
【表4】
【0134】
図33に示すように、従来のDCDCコンバータの場合、コイル電流差が生じるため、図33に示すように、オーバーシュート及びアンダーシュートが生じている。表4に示すように、ミスマッチがない場合はオーバーシュートは+29〔mV〕、アンダーシュートは−29〔mV〕であり、効率は87.7%である。一方、ミスマッチが最大である場合には、オーバーシュートは+35〔mV〕、アンダーシュートは−36〔mV〕であり、効率は85.1%である。
DCDCコンバータ間で電流バランスのずれが大きいと1chに電流が集中するため、応答性及び効率ともに悪くなることがわかる。
【0135】
複数のDCDCコンバータを用いてマルチフェーズの電圧生成装置200を構成した場合、最大許容電流は、電流が集中したチャネルが最大許容電流に達したときの各チャネルの合計電流になる。そのため、DCDCコンバータ間における電流バランスのずれが大きいと最大許容電流が低下する。
本実施形態におけるDCDCコンバータは、チップ間のMOSトランジスタのしきい値電圧Vthのばらつきを抑制するようにしているため、ピーク電流、コイル平均電流のばらつきを抑制することができ、同様に、オーバーシュート及びアンダーシュートの変動を抑制できる。つまり電流バランスを取ることができるため、ピーク電流値やコイル平均電流値のばらつきを抑制しコイル平均電流差を抑制することができると共に、電流バランスがとれているため、応答性や効率の低下を低減することができる。
【0136】
以上、本発明の実施形態を説明したが、上記実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【符号の説明】
【0137】
1 DCDCコンバータ
2 タイミング信号生成部
3 電流調整部
4 出力特性調整部
6 可変電圧源
7 位相補償回路
13 ランプ回路
CMP コンパレータ
EA エラーアンプ
L インダクタンス
M1 MOSトランジスタ
MD1 スイッチング素子
R1〜R4 可変抵抗
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】