(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO2014050054
(43)【国際公開日】20140403
【発行日】20160822
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/338 20060101AFI20160725BHJP
   H01L 29/778 20060101ALI20160725BHJP
   H01L 29/812 20060101ALI20160725BHJP
   H01L 29/06 20060101ALI20160725BHJP
【FI】
   !H01L29/80 H
   !H01L29/06 301F
【審査請求】有
【予備審査請求】未請求
【全頁数】24
【出願番号】2014538161
(21)【国際出願番号】JP2013005576
(22)【国際出願日】20130920
(31)【優先権主張番号】2012217917
(32)【優先日】20120928
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US,UZ
(71)【出願人】
【識別番号】314012076
【氏名又は名称】パナソニックIPマネジメント株式会社
【住所又は居所】大阪府大阪市中央区城見2丁目1番61号
(74)【代理人】
【識別番号】100106116
【弁理士】
【氏名又は名称】鎌田 健司
(74)【代理人】
【識別番号】100170494
【弁理士】
【氏名又は名称】前田 浩夫
(72)【発明者】
【氏名】梶谷 亮
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
(72)【発明者】
【氏名】上田 哲三
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
(72)【発明者】
【氏名】按田 義治
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
(72)【発明者】
【氏名】鶴見 直大
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
(72)【発明者】
【氏名】中澤 敏志
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
【テーマコード(参考)】
5F102
【Fターム(参考)】
5F102GB01
5F102GC01
5F102GD01
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GL04
5F102GM04
5F102GN04
5F102GQ01
5F102GR04
5F102GS01
5F102GT01
5F102GV06
5F102GV07
5F102GV08
(57)【要約】
電流コラプスの低減、Cgd及びRgの低減による利得の増大を実現する。本発明に係る半導体装置は、基板と、基板上に配置された、III族窒化物半導体から構成される第1の半導体層と、第1の半導体層上に配置された、III族窒化物半導体から構成される第2の半導体層と、第2の半導体層上に配置されたゲート電極、ソース電極、及びドレイン電極と、第2の半導体層上に配置された第1のフィールドプレート電極と、第1のフィールドプレート電極の上に配置された第2のフィールドプレート電極とを備え、第1のフィールドプレート電極及び第2のフィールドプレート電極は、ゲート電極とドレイン電極との間に配置されている。
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に配置された、III族窒化物半導体から構成される第1の半導体層と、
前記第1の半導体層上に配置された、III族窒化物半導体から構成される第2の半導体層と、
前記第2の半導体層上に配置された、ゲート電極、ソース電極、及びドレイン電極と、
前記第2の半導体層上に配置された第1のフィールドプレート電極と、
前記第1のフィールドプレート電極の上に配置された第2のフィールドプレート電極とを備え、
前記第1のフィールドプレート電極及び前記第2のフィールドプレート電極は、前記ゲート電極と前記ドレイン電極との間に配置されていることを特徴とする半導体装置。
【請求項2】
前記ゲート電極は、前記第1のフィールドプレート電極の一部を覆うように配置されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2のフィールドプレート電極の膜厚は、前記ゲート電極の膜厚よりも厚いことを特徴とする請求項1又は2に記載の半導体装置。
【請求項4】
前記第2のフィールドプレート電極の表面の位置は、前記ゲート電極の表面の位置よりも高いことを特徴とする請求項1〜3のいずれか1つに記載の半導体装置。
【請求項5】
前記ゲート電極の一部を覆わないように前記第2のフィールドプレート電極が配置されていることを特徴とする請求項1〜4のいずれか1つに記載の半導体装置。
【請求項6】
前記ゲート電極は、前記第2の半導体層の上面に形成されたリセス部を埋め込むように配置されていることを特徴とする請求項1〜5のいずれか1つに記載の半導体装置。
【請求項7】
前記第2の半導体層の上には保護膜が形成されており、
前記保護膜の上に前記ゲート電極が形成されていることを特徴とする請求項1〜6のいずれか1つに記載の半導体装置。
【請求項8】
前記保護膜には、前記第2の半導体層を露出させるリセス部が形成されており、
前記ゲート電極は、前記リセス部を埋め込むように配置されていることを特徴とする請求項7に記載の半導体装置。
【請求項9】
前記第1のフィールドプレート電極と前記第2のフィールドプレート電極との間には、保護膜が介在することを特徴とする請求項1〜6のいずれか1つに記載の半導体装置。
【請求項10】
前記保護膜に形成された開口部を介して、前記第1のフィールドプレート電極と前記第2のフィールドプレート電極とは直接接続していることを特徴とする請求項9に記載の半導体装置。
【請求項11】
前記保護膜は、第1の保護膜と第2の保護膜から構成され、
前記第1の保護膜の一部は、前記ゲート電極の下に配置され、
前記第1の保護膜の厚さは、前記第2の保護膜の厚さよりも薄いことを特徴とする請求項9に記載の半導体装置。
【請求項12】
前記保護膜は、SiN、SiO、Al、又はAlNによって構成されることを特徴とする請求項7〜11のいずれか1つに記載の半導体装置。
【請求項13】
前記第1のフィールドプレート電極及び前記第2のフィールドプレート電極は、前記ソース電極と電気的に接続されていることを特徴とする請求項1〜12のいずれか1つに記載の半導体装置。
【請求項14】
前記第1の半導体層はGaNを含み、
前記第2の半導体層はAlGa1−xN(0≦x≦1)を含むことを特徴とする請求項1〜13のいずれか1つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。特に、窒化物半導体電界効果トランジスタに関する半導体装置及びその製造方法に関する。
【背景技術】
【0002】
窒化ガリウム(GaN)をはじめとするIII族窒化物半導体のAlGaIn1−x−yN(0≦x≦1、0≦y≦1)は、シリコン(Si)や砒化ガリウム(GaAs)よりも禁制帯幅や電子の飽和速度が大きく絶縁破壊電界が高い。そのため、AlGaNやGaNを材料とした高周波・大電力・高耐圧のIII族窒化物半導体電界効果トランジスタ(Field Effect Transistor:FET)の実現に向け、研究開発が盛んに行われている。
【0003】
III族窒化物半導体FETの動作時、ゲート・ドレイン間に高電圧が加わると、ドレイン電流の減少、電流リークの増加、絶縁破壊などが発生する。これは、電流コラプスが原因である。電流コラプスの原因は、ゲート電極端に高電界が発生することにより、電子が加速されてホットエレクトロン化し、その結果、電子がIII族窒化物半導体の準位に捕獲されることにある(例えば、非特許文献1参照)。この電子が捕獲された準位によってFETのチャネルが狭くなるためにドレイン電流が減少する。
【0004】
III族窒化物半導体の準位には、半導体表面起因のものと、バルクの半導体起因のものがある。半導体表面起因の準位の低減方法として、保護膜にSiNを用いることが報告されている。具体的には、SiNからなる保護膜により表面準位を低減でき、電流コラプスの改善に有用であることが報告されている(例えば、非特許文献2参照)。しかし、SiNからなる保護膜を用いた場合においても、FETの高電圧動作時にはゲート電極端に高電界が発生するため、電流コラプスの発生を防ぐことは十分ではない。
【0005】
そこで、ゲート電極端に発生する電界を緩和する手段として、ゲート電極と電気的に接続されたゲートフィールドプレート電極をゲート・ドレイン電極間に配置することが提案されている(例えば、特許文献1参照)。
【0006】
しかし、ゲートフィールドプレート電極はゲート・ソース間寄生容量Cgdの増大につながり十分な利得が得られない可能性がある。そこで、ゲート・ドレイン電極間に、ソース電極に接続したフィールドプレート電極を設置することによってCgdを低減し、電流コラプスの低減とともに利得を向上する方法が提案されている(例えば、特許文献2参照)。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2004−200248号公報
【特許文献2】特表2007−537593号公報
【非特許文献】
【0008】
【非特許文献1】J. A.Mitterender et al., Appl. Phys. Lett. 83, 1650 (2003)
【非特許文献2】T.Kikkawa et al., IEDM Tech. Dig., 585 (2001)
【発明の概要】
【0009】
一般的に、FETにおいて利得を向上させる手段としては、Cgd低減の他、ソース寄生抵抗Rsやゲート寄生抵抗Rgの低減も有効である。
【0010】
ここで、特許文献1に示す構造において、電流コラプス低減とCgd低減の両立のためにフィールドプレート電極を設置し、かつRgの低減を目的としてゲート電極の膜厚を増大させると、ゲート電極の側壁の傾斜が急になる。これにより、ゲート電極側壁部に形成されたフィールドプレート電極の被覆率が低下し、フィールドプレート電極が断線し、利得が低下するという課題が発生する。
【0011】
一方、特許文献2のように、ゲート電極部脇にソースフィールドプレートを形成した場合、ゲート電極とフィールドプレート電極との間にある程度間隙が生じるため、高電界が生じているゲート電極端の電界緩和の効果が弱くなる。
【0012】
そこで本発明の目的は、ゲート電極の厚膜化によるRgの低減による利得の向上と、ソースフィールドプレートの形成による電界緩和及びCgdの低減による利得の向上とを両立することにある。
【0013】
上記の目的を達成するために、本発明の一態様に係る半導体装置は、基板と、基板上に配置された、III族窒化物半導体から構成される第1の半導体層と、第1の半導体層上に配置された、III族窒化物半導体から構成される第2の半導体層と、第2の半導体層上に配置された、ゲート電極、ソース電極、及びドレイン電極と、第2の半導体層上に配置された第1のフィールドプレート電極と、第1のフィールドプレート電極の上に配置された第2のフィールドプレート電極とを備え、第1のフィールドプレート電極及び第2のフィールドプレート電極は、ゲート電極とドレイン電極との間に配置されていることを特徴とする。
【0014】
本発明によれば、電流コラプスの低減、Cgdの低減及びRgの低減による利得の向上に関して有用な効果が得られる。
【図面の簡単な説明】
【0015】
【図1A】図1Aは、第1の実施形態に係る半導体装置の断面図である。
【図1B】図1Bは、第1の実施形態に係る半導体装置の平面図である。
【図2A】図2Aは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図2B】図2Bは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図2C】図2Cは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図2D】図2Dは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図2E】図2Eは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図2F】図2Fは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図2G】図2Gは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図2H】図2Hは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図2I】図2Iは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図2J】図2Jは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図2K】図2Kは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図2L】図2Lは、第1の実施形態に係る半導体装置の製造方法を示す図である。
【図3A】図3Aは、第2の実施形態に係る半導体装置の断面図である。
【図3B】図3Bは、第2の実施形態に係る半導体装置の上面図である。
【図4A】図4Aは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4B】図4Bは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4C】図4Cは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4D】図4Dは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4E】図4Eは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4F】図4Fは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4G】図4Gは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4H】図4Hは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4I】図4Iは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4J】図4Jは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4K】図4Kは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4L】図4Lは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図4M】図4Mは、第2の実施形態に係る半導体装置の製造方法を示す図である。
【図5A】図5Aは、第3の実施形態に係る半導体装置の断面図である。
【図5B】図5Bは、第3の実施形態に係る半導体装置の上面図である。
【図6A】図6Aは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6B】図6Bは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6C】図6Cは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6D】図6Dは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6E】図6Eは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6F】図6Fは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6G】図6Gは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6H】図6Hは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6I】図6Iは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6J】図6Jは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6K】図6Kは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6L】図6Lは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図6M】図6Mは、第3の実施形態に係る半導体装置の製造方法を示す図である。
【図7A】図7Aは、第4の実施形態に係る半導体装置の断面図である。
【図7B】図7Bは、第4の実施形態に係る半導体装置の上面図である。
【図8A】図8Aは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【図8B】図8Bは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【図8C】図8Cは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【図8D】図8Dは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【図8E】図8Eは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【図8F】図8Fは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【図8G】図8Gは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【図8H】図8Hは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【図8I】図8Iは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【図8J】図8Jは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【図8K】図8Kは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【図8L】図8Lは、第4の実施形態に係る半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【0016】
以下、本発明の実施形態について、図面を参照して詳細に説明する。なお、各実施形態中で示す材料、数値は例示であり、これらに限定されることはない。また、各実施形態中で示すレイアウト構造は、好ましい例を示したものであり、これに限定されることはない。また、各実施形態における構成要素は、矛盾の無い範囲で適宜組み合わせることが可能である。
【0017】
(第1の実施形態)
以下、本発明の第1の実施形態に係る半導体装置の構造と製造方法を説明する。
【0018】
(構造の説明)
図1A及び図1Bはそれぞれ、第1の実施形態に係る半導体装置の断面図及び上面図を示す。
【0019】
図1Aに示すように、例えば、シリコン(Si)もしくは窒化ガリウム(GaN)、サファイア、又はSiCからなる基板101の上に、III族窒化物半導体から構成される第1の半導体層102と、III族窒化物半導体から構成される第2の半導体層103とが配置されている。なお、第1の半導体層102は、例えば、GaNなどから構成されていることが好ましく、第2の半導体層103は、例えばAlGa1−xN(例えば、x=0.3)からなるAlGaNなどから構成されていることが好ましい。ここで、第1の半導体層102におけるチャネル領域のバンドギャップよりも、第2の半導体層103のバンドギャップは大きい方が好ましい。また、第1の半導体層102と第2の半導体層103との界面にはヘテロ障壁が形成されており(界面はヘテロ接合されており)、半導体装置の動作時には2次元電子ガス層が形成されることとなる。
【0020】
また、第2の半導体層上には、ソース電極105、ドレイン電極106、第1の保護膜107が配置されており、第1の保護膜107上には第1のフィールドプレート電極108が配置されており、第1のフィールドプレート電極108上には第2の保護膜109が配置されている。
【0021】
また、第2の半導体層103上には、ゲート電極111が配置されている。ここで、ゲート電極111は、第1のフィールドプレート電極108の一部を覆うように配置されていることが好ましい。
【0022】
また、第1のフィールドプレート電極108の上には、第2の保護膜109を介して第2のフィールドプレート電極112が配置されている。なお、第2のフィールドプレート電極112の膜厚がゲート電極111の膜厚よりも厚いことが望ましい。
【0023】
また、ゲート電極111及び第2のフィールドプレート電極112を覆うように第3の保護膜113が配置され、第3の保護膜113に形成された開口部を介してソース電極105及びドレイン電極106の各々と電気的に接続するような配線部115が配置されている。
【0024】
また、配線部115を覆うように第4の保護膜116が配置されている。なお、第4の保護膜に配置された開口部117を埋め込むように、パッド電極やバンプなどの外部端子などが配置されることとなる(図示省略)。
【0025】
以上の構成により、ゲート電極111に発生する電界は、第1のフィールドプレート電極108によって緩和されるという効果がある。また、ゲート電極111とドレイン電極106との間に生じる寄生容量Cgdは、第2のフィールドプレート電極112によって低減されるという効果がある。以上により、電流コラプスが低減され、ゲート・ドレイン間寄生容量Cgdの低減及びゲート寄生抵抗Rgの低減により利得が向上する。
【0026】
なお、ゲート電極111上には第2のフィールドプレート電極112が配置されないことが好ましい(言い換えれば、ゲート電極111の一部を覆わないように第2のフィールドプレート電極112が配置されていることが好ましい)。ゲート電極111の膜厚が増加してもフィールドプレート電極が物理的に断線するのを防ぐためである。
【0027】
なお、第2のフィールドプレート電極112の膜厚をゲート電極111の膜厚よりも厚くすることによって、ゲート電極111とドレイン電極106との間に生じるCgdをより確実に低減することができるという効果がある。
【0028】
また、少なくとも、第2のフィールドプレート電極112表面の位置がゲート電極111表面の位置よりも高い位置にあることが好ましい。ゲート電極111とドレイン電極106との間に生じるCgdをより確実に低減することができるという効果があるからである。
【0029】
また、第1のフィールドプレート電極108と第2のフィールドプレート電極112は、ソース電極と電気的に接続していることが好ましい。
【0030】
一方、図1Bは、図1Aにおけるゲート電極111とソース電極105と第1のフィールドプレート電極108と第2のフィールドプレート電極112とドレイン電極106の平面的な配置を示した図である。
【0031】
図1Bに示すように、第1のフィールドプレート電極108と第2のフィールドプレート電極112とは、素子領域の外側領域においてビアを介して接続している。
【0032】
また、素子領域の外側領域に配置された複数のビアを介して第1のフィールドプレート電極108と第2のフィールドプレート電極112とを接続しても構わない。
【0033】
なお、図1Bでは、図面の右側において、素子領域の外側領域に配置されたビアを介して第1のフィールドプレート電極108と第2のフィールドプレート電極112とを接続するような構造を示しているが、図面の左側において、素子領域の外側領域に配置されたビアを介して第1のフィールドプレート電極108と第2のフィールドプレート電極112とを接続するような構造でも構わないし、両者を組み合わせたような構造でも構わない(図面の左側と右側のそれぞれにおいて接続するような構造でも構わない)。
【0034】
なお、ソース電極105と第2のフィールドプレート電極112とは、第2のフィールドプレート電極112上の第1の保護膜107に開口部を形成し、該開口部を介して接続する構成などが考えられる。
【0035】
ここで、素子領域とは、ゲート電極111、ソース電極105及びドレイン電極106のいずれかによって囲まれる領域よりも内側の領域を言う。
【0036】
(製造方法の説明)
図2A〜図2Lはそれぞれ、第1の実施形態に係る半導体装置の製造工程の断面図を示す。
【0037】
まず、図2Aに示すように、例えば、シリコン(Si)もしくは窒化ガリウム(GaN)、サファイア、又はSiCからなる基板101を用意する。その後、基板101上に、有機金属化学気相成長(MOCVD)法により、膜厚が約2μmのIII族窒化物半導体から構成される第1の半導体層102と、膜厚が約25mのIII族窒化物半導体から構成される第2の半導体層103とを順次成長させる。
【0038】
次に、図2Bに示すように、レジストパターニング後にドライエッチングすることにより、第2の半導体層103にリセス部104を形成する。なお、リセス部104の底面は、第1の半導体層102と第2の半導体層103の界面よりも下に位置し、2次元電子ガス層よりも下に位置する程度の深さまでリセス部104を掘り下げることが好ましい。
【0039】
次に、図2Cに示すように、リセス部104上に、例えばTi/Al(約20nm/約200nm)からなるソース電極105及びドレイン電極106を順次形成する。
【0040】
次に、図2Dのように、例えば膜厚が約50nmのシリコン窒化膜(SiN)、SiO、Al又はAlNなどからなる第1の保護膜107を基板101の全面上に形成する。
【0041】
次に、図2Eに示すように、ソース電極105とドレイン電極106との間における第1の保護膜107上に、例えばTi/Al(膜厚約20nm/約400nm)からなる第1のフィールドプレート電極108を形成する。
【0042】
次に、図2Fに示すように、例えば膜厚が約100nmのシリコン窒化膜(SiN)、SiO、Al又はAlNなどからなる第2の保護膜109を基板101の全面上に形成する。
【0043】
次に、図2Gに示すように、第1の保護膜107、第2の保護膜109及び第2の半導体層103をレジストパターニング後にドライエッチングすることにより、開口部110を形成する。開口部110の底部には、第2の半導体層103が露出することとなる。
【0044】
次に、図2Hに示すように、例えばNi/Au(膜厚約200nm/約1.5μm)からなるゲート電極111を、開口部110を埋め込むように形成する。そして、例えばNi/Au(膜厚約200nm/約1.5μm)からなる第2のフィールドプレート電極112を第1のフィールドプレート電極108の上側に、ゲート電極の形成と同時に形成する。ただし、ゲート電極111は、第2のフィールドプレート電極112よりも薄い方が好ましい。
【0045】
次に、図2Iに示すように、例えば膜厚約650nmのシリコン窒化膜(SiN)、SiO、Al又はAlNなどからなる第3の保護膜113を基板101の全面上に形成する。
【0046】
次に、図2Jに示すように、第3の保護膜113に、ソース電極105及びドレイン電極106のそれぞれの一部が露出するような開口部114を形成する。
【0047】
次に、図2Kに示すように、開口部114を埋め込むように、例えばメッキ法により、膜厚約5μmのAuからなる配線部115を形成する。このとき、第1のフィールドプレート電極108及び第2のフィールドプレート電極112はソース電極105と電気的に接続されていることが好ましい。また、配線部115はソース・ドレイン間までせり出していてもよい。
【0048】
次に、図2Lに示すように、例えば膜厚約400nmのシリコン窒化膜(SiN)、SiO、Al又はAlNなどからなる第4の保護膜116を形成し、当該第4の保護膜116をレジストパターニング後にドライエッチングすることにより、開口部117を形成する。ソース電極105及びドレイン電極106のそれぞれと電気的に接続する配線部115の一部が露出するように、開口部117は形成される。その後、開口部117を埋め込むように、パッド電極やバンプなどの外部端子などが順次形成されることとなる(図示省略)。
【0049】
(第2の実施形態)
以下、本発明の第2の実施形態に係る半導体装置の構造と製造方法を説明する。
【0050】
(構造の説明)
図3A及び図3Bはそれぞれ、第2の実施形態に係る半導体装置の断面図及び上面図を示す。
【0051】
図3Aに示す本実施形態と図1Aに示す第1の実施形態との主な相違点は、本実施形態では、第2の保護膜209に形成された開口部を介して、第1のフィールドプレート電極208と第2のフィールドプレート電極213とが直接接続している点である。
【0052】
なお、本実施形態の半導体装置における、基板201、第1の半導体層202、第2の半導体層203、ソース電極205、ドレイン電極206、第1の保護膜207、第1のフィールドプレート電極208、第2の保護膜209、ゲート電極212、第2のフィールドプレート電極213、第3の保護膜214、配線部216、第4の保護膜217及び開口部218の構成は、第1の実施形態の半導体装置における、基板101、第1の半導体層102、第2の半導体層103、ソース電極105、ドレイン電極106、第1の保護膜107、第1のフィールドプレート電極108、第2の保護膜109、ゲート電極111、第2のフィールドプレート電極112、第3の保護膜113、配線部115、第4の保護膜116及び開口部117の構成と同様であるので、説明は省略する。
【0053】
このように、本実施形態では、第1のフィールドプレート電極208と第2のフィールドプレート電極213とが直接接続されている。これにより、第1の実施形態と比較して、配線を引き回す必要がなくなるなどの効果がある。また、第1のフィールドプレート電極208と第2のフィールドプレート電極213との接触部分が広く、これらに加わる電界が均一になるため、ゲート電極端において、より効果的な電界緩和が可能になるという効果がある。なお、その他の効果については、第1の実施形態と同様であるので、説明を省略する。
【0054】
一方、図3Bは、図3Aにおけるゲート電極212とソース電極205と第1のフィールドプレート電極208と第2のフィールドプレート電極213とドレイン電極206の平面的な配置を示した図である。
【0055】
図3Bに示すように、第1のフィールドプレート電極208と第2のフィールドプレート電極213とは、素子領域内において、第2の保護膜209に形成された開口部を介して接続している。なお、第1のフィールドプレート電極208と第2のフィールドプレート電極213が素子領域の外側領域においてビアを介して接続していてもよい。
【0056】
(製造方法の説明)
図4A〜図4Mはそれぞれ、第2の実施形態に係る半導体装置の製造工程の断面図を示す。
【0057】
まず、図4A〜図4Fに示す製造方法は、図2A〜図2Dに示す製造方法と同様である。つまり、基板201上に、第1の半導体層202、第2の半導体層203、リセス部204、ソース電極205、ドレイン電極206、第1の保護膜207、第1のフィールドプレート電極208、第2の保護膜209を順次形成する。
【0058】
次に、図4Gに示すように、第1のフィールドプレート電極208上の第2の保護膜209をレジストパターニング後にドライエッチすることにより、開口部210を形成する。開口部210の底部には、第1のフィールドプレート電極208の一部が露出することになる。
【0059】
次に、図4H〜図4Mに示すように、図2G〜図2Lと同様の手順により、開口部211、ゲート電極212、第2のフィールドプレート電極213、第3の保護膜214、開口部215、配線部216、第4の保護膜217、開口部218を順次形成する。
【0060】
本実施形態では、図4Iに示すように、開口部210により、第1のフィールドプレート電極208と第2のフィールドプレート電極213とが直接接続されることとなり、この点が、第1の実施形態との主な相違点となる。なお、第1の実施形態と同様に、第1のフィールドプレート電極208及び第2のフィールドプレート電極213は、ソース電極205と電気的に接続されている。
【0061】
(第3の実施形態)
以下、本発明の第3の実施形態に係る半導体装置の構造と製造方法を説明する。
【0062】
(構造の説明)
図5A及び図5Bはそれぞれ、第3の実施形態に係る半導体装置の断面図及び上面図を示す。
【0063】
図5Aに示す本実施形態と図1Aに示す第1の実施形態との主な相違点は、本実施形態では、第1のフィールドプレート電極308と第2のフィールドプレート電極309とが直接接続している点である。特に、本実施形態では、第2のフィールドプレート電極309の下面の全面が第1のフィールドプレート電極308の上面と直接接続している。
【0064】
なお、本実施形態の半導体装置における、基板301、第1の半導体層302、第2の半導体層303、ソース電極305、ドレイン電極306、第1の保護膜307、第1のフィールドプレート電極308、第2のフィールドプレート電極309、第2の保護膜310、ゲート電極312、第3の保護膜313、配線部315、第4の保護膜316及び開口部317の構成は、第1の実施形態の半導体装置における、基板101、第1の半導体層102、第2の半導体層103、ソース電極105、ドレイン電極106、第1の保護膜107、第1のフィールドプレート電極108、第2のフィールドプレート電極112、第2の保護膜109、ゲート電極111、第3の保護膜113、配線部115、第4の保護膜116及び開口部117の構成と同様であるので、説明は省略する。
【0065】
このように、本実施形態では、第1のフィールドプレート電極308と第2のフィールドプレート電極309とが直接接続されている。これにより、第1の実施形態と比較して、配線を引き回す必要がなくなるという効果がある。また、第1のフィールドプレート電極308と第2のフィールドプレート電極309との接触部分が広いため、ゲート電極端に加わる電界がより均一になるという効果がある。なお、その他の構造及び効果については、第1の実施形態と同様であるので、説明を省略する。
【0066】
一方、図5Bは、図5Aにおけるゲート電極312とソース電極305と第1のフィールドプレート電極308と第2のフィールドプレート電極309とドレイン電極306の平面的な配置を示した図である。
【0067】
図5Bに示すように、第1のフィールドプレート電極308の平面面積は、第2のフィールドプレート電極309の平面面積よりも大きい。また、素子領域内において、第2のフィールドプレート電極309の下面全面が第1のフィールドプレート電極308と接触している。なお、第1のフィールドプレート電極308と第2のフィールドプレート電極309が素子領域の外側領域においてビアを介して接続していてもよい。
【0068】
(製造方法の説明)
図6A〜図6Mはそれぞれ、第3の実施形態に係る半導体装置の製造工程の断面図を示す。
【0069】
まず、図6A〜図6Eに示す製造方法は、図2A〜図2Eに示す製造方法と同様である。つまり、基板301上に、第1の半導体層302、第2の半導体層303、リセス部304、ソース電極305、ドレイン電極306、第1の保護膜307、第1のフィールドプレート電極308を順次形成する。
【0070】
次に、図6Fに示すように、第1のフィールドプレート電極308の上に、例えば、Ti/Al(膜厚約20nm/約400nm)からなる第2のフィールドプレート電極309を形成する。なお、第2のフィールドプレート電極309の幅は、第1のフィールドプレート電極308の幅よりも狭いことが好ましい。ここで、第1のフィールドプレート電極308と第2のフィールドプレート電極309の積層構造は、下から順に、Ti層、Al層、Ti層、Al層と形成されるため、第1のフィールドプレート電極308と第2のフィールドプレート電極309との界面(Al層とAl層の間)にTi層が介在することとなる。
【0071】
次に、図6G〜図6Mに示すように、図2F〜図2Lと同様の手順により、第2の保護膜310、開口部311、ゲート電極312、第3の保護膜313、開口部314、配線部315、第4の保護膜316、開口部317を順次形成する。
【0072】
本実施形態では、図6Fに示すように、第1のフィールドプレート電極308と第2のフィールドプレート電極309とが直接接続することになり、この点が第1の実施形態との主な相違点となる。なお、第1の実施形態と同様に、第1のフィールドプレート電極308及び第2のフィールドプレート電極309は、ソース電極305と電気的に接続されている。
【0073】
(第4の実施形態)
以下、第4の実施形態に係る半導体装置の構造と製造方法を説明する。
【0074】
(構造の説明)
図7A及び図7Bはそれぞれ、第4の実施形態に係る半導体装置の断面図及び上面図を示す。
【0075】
図7Aに示す本実施形態と図1Aに示す第1の実施形態との主な相違点は、本実施形態では、第1のフィールドプレート電極408と、第2のフィールドプレート電極として機能する配線部415とが、第2の保護膜409及び第3の保護膜412を介して形成されるために、第1の実施形態と比較して、2つのフィールドプレート電極間の距離が離れる点にある。ここで、第2の保護膜409の一部はゲート電極411の下に配置され、第2の保護膜409の厚さは、第3の保護膜412の厚さよりも薄くなることが好ましい。
【0076】
なお、本実施形態の半導体装置における、基板401、第1の半導体層402、第2の半導体層403、ソース電極405、ドレイン電極406、第1の保護膜407、第1のフィールドプレート電極408、第2の保護膜409、ゲート電極411、第3の保護膜412、配線部414、415、第4の保護膜416及び開口部417の構成は、第1の実施形態の半導体装置における、基板101、第1の半導体層102、第2の半導体層103、ソース電極105、ドレイン電極106、第1の保護膜107、第1のフィールドプレート電極108、第2の保護膜109、ゲート電極111、第3の保護膜113、配線部115、第4の保護膜116及び開口部117の構成と同様であるので、説明は省略する。
【0077】
このように構成される本実施形態における半導体装置の効果については、第1の実施形態と同様であるので、説明を省略する。
【0078】
一方、図7Bは、図7Aにおけるゲート電極411とソース電極405と第1のフィールドプレート電極408と第2のフィールドプレート電極(配線部)415と配線部414と第3の保護膜412とドレイン電極406の平面的な配置を示した図である。各電極の接続関係は、第1の実施形態と同様の構成を取ればよい。
【0079】
(製造方法の説明)
図8A〜図8Lはそれぞれ、第4の実施形態に係る半導体装置の製造工程の断面図を示す。
【0080】
まず、図8A〜図8Gに示す製造方法は、図2A〜図2Gに示す製造方法と同様である。つまり、基板401上に、第1の半導体層402、第2の半導体層403、リセス部404、ソース電極405、ドレイン電極406、第1の保護膜407、第1のフィールドプレート電極408、第2の保護膜409、開口部410を順次形成する。
【0081】
次に、図8Hに示すように、例えば、Ni/Au(膜厚約200nm/約1.5μm)からなるゲート電極411を、開口部410を埋め込むように形成する。
【0082】
次に、図8I〜図8Jに示すように、図2I〜図2Jと同様の手順により、第3の保護膜412、開口部413を順次形成する。
【0083】
次に、図8Kに示すように、開口部413を埋め込むように例えばメッキ法により膜厚約5μmのAuからなる配線部414を形成し、第1のフィールドプレート電極408の上側に配線部415を形成する。ここで、第1のフィールドプレート電極408及び配線部415は、ソース電極405と電気的に接続するものとする。
【0084】
次に、図8Lに示すように、図2Lと同様の手順により、第4の保護膜416及び開口部417を形成する。
【0085】
本実施形態では、図8Kに示すように、第1のフィールドプレート電極408と第2のフィールドプレート電極として機能する配線部415とが第2の保護膜409及び第3の保護膜412を介して形成されるため、第1の実施形態と比較して、2つのフィールドプレート電極間の距離が離れることとなる。この点が、第1の実施形態との主な相違点となる。
【産業上の利用可能性】
【0086】
本発明によれば、電流コラプスの低減、Cgdの低減及びRgの低減による利得の向上に関して有用な効果が得られるため、高周波・大電力・高耐圧の電界効果トランジスタなどの半導体装置に有用である。
【符号の説明】
【0087】
101 基板
102 第1の半導体層
103 第2の半導体層
104 リセス部
105 ソース電極
106 ドレイン電極
107 第1の保護膜
108 第1のフィールドプレート電極
109 第2の保護膜
110 開口部
111 ゲート電極
112 第2のフィールドプレート電極
113 第3の保護膜
114 開口部
115 配線部
116 第4の保護膜
117 開口部
201 基板
202 第1の半導体層
203 第2の半導体層
204 リセス部
205 ソース電極
206 ドレイン電極
207 第1の保護膜
208 第1のフィールドプレート電極
209 第2の保護膜
210 開口部
211 開口部
212 ゲート電極
213 第2のフィールドプレート電極
214 第3の保護膜
215 開口部
216 配線部
217 第4の保護膜
218 開口部
301 基板
302 第1の半導体層
303 第2の半導体層
304 リセス部
305 ソース電極
306 ドレイン電極
307 第1の保護膜
308 第1のフィールドプレート電極
309 第2のフィールドプレート電極
310 第2の保護膜
311 開口部
312 ゲート電極
313 第3の保護膜
314 開口部
315 配線部
316 第4の保護膜
317 開口部
401 基板
402 第1の半導体層
403 第2の半導体層
404 リセス部
405 ソース電極
406 ドレイン電極
407 第1の保護膜
408 第1のフィールドプレート電極
409 第2の保護膜
410 開口部
411 ゲート電極
412 第3の保護膜
413 開口部
414 配線部
415 配線部(第2のフィールドプレート電極)
416 第4の保護膜
417 開口部
【図1A】
【図1B】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図2L】
【図3A】
【図3B】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図4I】
【図4J】
【図4K】
【図4L】
【図4M】
【図5A】
【図5B】
【図6A】
【図6B】
【図6C】
【図6D】
【図6E】
【図6F】
【図6G】
【図6H】
【図6I】
【図6J】
【図6K】
【図6L】
【図6M】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図8D】
【図8E】
【図8F】
【図8G】
【図8H】
【図8I】
【図8J】
【図8K】
【図8L】
【国際調査報告】