(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO2014050250
(43)【国際公開日】20140403
【発行日】20160822
(54)【発明の名称】半導体積層基板および半導体素子
(51)【国際特許分類】
   H01L 29/872 20060101AFI20160725BHJP
   H01L 29/06 20060101ALI20160725BHJP
   H01L 29/47 20060101ALI20160725BHJP
   H01L 21/28 20060101ALI20160725BHJP
   H01L 29/41 20060101ALI20160725BHJP
   H01L 29/205 20060101ALI20160725BHJP
   H01L 21/338 20060101ALI20160725BHJP
   H01L 29/778 20060101ALI20160725BHJP
   H01L 29/812 20060101ALI20160725BHJP
   H01L 29/786 20060101ALI20160725BHJP
   H01L 21/336 20060101ALI20160725BHJP
   H01L 29/78 20060101ALI20160725BHJP
   H01L 21/205 20060101ALI20160725BHJP
【FI】
   !H01L29/86 301D
   !H01L29/06 301D
   !H01L29/48 D
   !H01L29/48 F
   !H01L21/28 301B
   !H01L21/28 301R
   !H01L29/44 Y
   !H01L29/205
   !H01L29/86 301M
   !H01L29/06 301F
   !H01L29/80 H
   !H01L29/78 618B
   !H01L29/78 618E
   !H01L29/78 618F
   !H01L29/78 301B
   !H01L21/205
【審査請求】有
【予備審査請求】未請求
【全頁数】30
【出願番号】2014538236
(21)【国際出願番号】JP2013068560
(22)【国際出願日】20130705
(31)【優先権主張番号】2012210914
(32)【優先日】20120925
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US,UZ,VC
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
【住所又は居所】神奈川県川崎市川崎区田辺新田1番1号
(74)【代理人】
【識別番号】100089118
【弁理士】
【氏名又は名称】酒井 宏明
(72)【発明者】
【氏名】田村 亮祐
【住所又は居所】東京都千代田区丸の内二丁目2番3号 古河電気工業株式会社内
(72)【発明者】
【氏名】梅野 和行
【住所又は居所】東京都千代田区丸の内二丁目2番3号 古河電気工業株式会社内
(72)【発明者】
【氏名】品川 達志
【住所又は居所】東京都千代田区丸の内二丁目2番3号 古河電気工業株式会社内
(72)【発明者】
【氏名】高木 啓史
【住所又は居所】東京都千代田区丸の内二丁目2番3号 古河電気工業株式会社内
(72)【発明者】
【氏名】牧野 亮平
【住所又は居所】神奈川県川崎市川崎区田辺新田1番1号 富士電機株式会社内
(72)【発明者】
【氏名】李 江
【住所又は居所】東京都千代田区丸の内二丁目2番3号 古河電気工業株式会社内
【テーマコード(参考)】
4M104
5F045
5F102
5F110
5F140
【Fターム(参考)】
4M104AA04
4M104BB05
4M104BB14
4M104CC01
4M104CC03
4M104FF10
4M104FF31
4M104GG03
4M104GG09
4M104GG12
4M104GG18
4M104HH20
5F045AA04
5F045AB09
5F045AB14
5F045AB17
5F045AC08
5F045AC12
5F045AD14
5F045AF03
5F045AF04
5F045AF05
5F045BB16
5F045CA06
5F045CA07
5F045DA52
5F045DA53
5F045DA66
5F102FA01
5F102GB01
5F102GC01
5F102GD01
5F102GD10
5F102GJ01
5F102GJ03
5F102GJ10
5F102GK08
5F102GL04
5F102GL07
5F102GM04
5F102GQ01
5F102GR07
5F102GS01
5F102GT03
5F102HC01
5F110AA11
5F110BB20
5F110CC01
5F110DD01
5F110DD04
5F110DD05
5F110EE03
5F110EE04
5F110EE14
5F110EE42
5F110FF02
5F110GG04
5F110GG06
5F110GG07
5F110GG19
5F110GG20
5F110GG24
5F110GG33
5F110GG34
5F110GG36
5F110GG44
5F110GG55
5F110HK02
5F110HK03
5F110HK04
5F110HK22
5F110HK32
5F140AA25
5F140BA06
5F140BA09
5F140BA16
5F140BB06
5F140BB15
5F140BB18
5F140BF11
5F140BJ11
(57)【要約】
基板と、前記基板上に形成された窒化物半導体からなるバッファ層と、前記バッファ層上に形成され、窒化物半導体からなり、基板横方向に導電性を有する電界制御層と、前記電界制御層上に形成された窒化物半導体からなる電界緩和層と、前記電界緩和層上に形成された窒化物半導体からなる活性層と、を備え、前記電界制御層の基板横方向の抵抗が、前記電界緩和層の抵抗の10倍以下であり、前記電界緩和層の膜厚と前記バッファ層の膜厚との比によって、前記電界緩和層と前記バッファ層との電界分担の比を制御している半導体積層基板である。これによって、必要な耐圧に対する窒化物半導体層の総膜厚を小さくできる半導体積層基板および半導体素子を提供する。
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に形成された窒化物半導体からなるバッファ層と、
前記バッファ層上に形成され、窒化物半導体からなり、基板横方向に導電性を有する電界制御層と、
前記電界制御層上に形成された窒化物半導体からなる電界緩和層と、
前記電界緩和層上に形成された窒化物半導体からなる活性層と、
を備え、
前記電界制御層の基板横方向の抵抗が、前記電界緩和層の抵抗の10倍以下であり、
前記電界緩和層の膜厚と前記バッファ層の膜厚との比によって、前記電界緩和層と前記バッファ層との電界分担の比を制御していることを特徴とする半導体積層基板。
【請求項2】
前記電界緩和層は、第1電界緩和層と、前記第1電界緩和層上に形成され、前記第1電界緩和層とは層構成が異なる第2電界緩和層とを有することを特徴とする請求項1に記載の半導体積層基板。
【請求項3】
前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、0.3〜0.8の範囲にあることを特徴とする請求項1または2に記載の半導体積層基板。
【請求項4】
前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、0.3〜0.7の範囲にあることを特徴とする請求項1または2に記載の半導体積層基板。
【請求項5】
前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、0.4〜0.7の範囲にあることを特徴とする請求項1または2に記載の半導体積層基板。
【請求項6】
耐圧がVb以上であり、かつ前記Vbの電圧印加時におけるリーク電流がIL以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がdtであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをa、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをbとしたときに、
0.3≦a/(a+b)≦0.8
の関係が成り立つことを特徴とする請求項1または2に記載の半導体積層基板。
【請求項7】
耐圧がVb以上であり、かつ前記Vbの電圧印加時におけるリーク電流がIL以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がdtであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをa、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをbとしたときに、
0.3≦a/(a+b)≦0.7
の関係が成り立つことを特徴とする請求項1または2に記載の半導体積層基板。
【請求項8】
耐圧がVb以上であり、かつ前記Vbの電圧印加時におけるリーク電流がIL以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がdtであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをa、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをbとしたときに、
0.4≦a/(a+b)≦0.7
の関係が成り立つことを特徴とする請求項1または2に記載の半導体積層基板。
【請求項9】
前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをc、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをdとしたときに、
0.3≦c/(c+d)≦0.8
の関係が成り立つことを特徴とする請求項1または2に記載の半導体積層基板。
【請求項10】
前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをc、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをdとしたときに、
0.3≦c/(c+d)≦0.7
の関係が成り立つことを特徴とする請求項1または2に記載の半導体積層基板。
【請求項11】
前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをc、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをdとしたときに、
0.4≦c/(c+d)≦0.7
の関係が成り立つことを特徴とする請求項1または2に記載の半導体積層基板。
【請求項12】
前記電界制御層の前記基板横方向の抵抗が前記電界緩和層の抵抗の10倍以下であることを特徴とする請求項1〜11のいずれか一つに記載の半導体積層基板。
【請求項13】
前記電界制御層は、AlGa1−xN(0≦x<1)からなる第1層と、該第1層よりも広いバンドギャップを有するAlGa1−yN(0<y≦1)からなる第2層との積層構造を有することを特徴とする請求項1〜12のいずれか一つに記載の半導体積層基板。
【請求項14】
前記電界制御層は、不純物のドープにより低抵抗化された領域を有することを特徴とする請求項1〜13のいずれか一つに記載の半導体積層基板。
【請求項15】
前記電界緩和層は、前記第2電界緩和層が単一の組成からなる単層により構成され、前記第1電界緩和層が、前記基板から近い側から順に、前記第2電界緩和層と同じ組成からなる第一の部分と、前記第2電界緩和層とは組成の異なる第二の部分との積層構造により構成され、かつ、前記第一の部分と前記第二の部分が結合された箇所の前記基板横方向の抵抗が、前記第2電界緩和層の抵抗の1/10より大きくなるような膜厚を前記第二の部分が有することを特徴とする、請求項2または請求項2を引用する請求項3〜14のいずれか一つに記載の半導体積層基板。
【請求項16】
前記電界緩和層は、前記第2電界緩和層が単一の組成からなる単層により構成され、前記第1電界緩和層が膜厚5nm〜20nmのAlGa1−zN(0≦z<1)層と膜厚5nm〜20nmのAlGa1−wN(0<w≦1かつz<w)層が交互に複数回繰り返し積層した構造を有することを特徴とする、請求項2または請求項2を引用する請求項3〜14のいずれか一つに記載の半導体積層基板。
【請求項17】
前記電界緩和層は、前記第1電界緩和層が、前記基板側から前記活性層側に向かってバンドギャップが狭くなる組成のAlGaNで構成されていることを特徴とする、請求項2または請求項2を引用する請求項3〜14のいずれか一つに記載の半導体積層基板。
【請求項18】
前記電界緩和層は、前記第1電界緩和層が、複数のAlGaN層からなり、前記複数のAlGaN層は、前記基板側から前記活性層側に向かってバンドギャップが狭くなる互いに異なる組成を有することを特徴とする請求項17に記載の半導体積層基板。
【請求項19】
前記バッファ層は、膜厚0.1μm〜0.8μmのAlGa1−uN(0≦u<1)層と膜厚20nm〜60nmのAlGa1−vN(0<v≦1かつu<v)層が交互に複数回繰り返し積層した構造を有することを特徴とする請求項1〜18のいずれか一つに記載の半導体積層基板。
【請求項20】
前記活性層は、電子走行層と、前記電子走行層上に形成され、該電子走行層よりも広いバンドギャップを有する電子供給層との積層構造を有することを特徴とする請求項1〜19のいずれか一つに記載の半導体積層基板。
【請求項21】
請求項1〜20のいずれか一つに記載の半導体積層基板の前記活性層上に2つ以上の電極を備えたことを特徴とする半導体素子。
【請求項22】
前記電極は、前記活性層上に形成され、前記活性層とショットキー接合するショットキー電極と、前記活性層上に形成され、前記活性層とオーミック接合するオーミック電極とを含むことを特徴とする請求項21に記載の半導体素子。
【請求項23】
前記電極は、前記活性層上に形成され、前記活性層とオーミック接合する2つのオーミック電極と、前記活性層上に形成され、前記2つのオーミック電極の間に配置され、前記活性層とショットキー接合するショットキー電極と、を含むことを特徴とする請求項21に記載の半導体素子。
【請求項24】
前記電極は、前記活性層上に形成され、前記活性層とオーミック接合する2つのオーミック電極と、前記活性層上に形成され、前記2つのオーミック電極の間に配置された絶縁膜と、前記絶縁膜上に形成された電極と、を含むことを特徴とする請求項21に記載の半導体素子。
【請求項25】
前記活性層は、電子走行層と、前記電子走行層上に形成され、該電子走行層よりも広いバンドギャップを有する電子供給層との積層構造を有し、
以下の式(1)が成り立つことを特徴とする請求項21〜24のいずれか一つに記載の半導体素子。
【数1】
ここで、eは素電荷、nは前記電子走行層と前記電子供給層との界面の2次元電子ガスの濃度、dは前記電子走行層の膜厚、dは前記電界緩和層の上面と前記電界制御層の上面との間の距離、dは前記電界制御層の膜厚、dは前記バッファ層の膜厚、εは前記電子走行層および前記電界緩和層の誘電率、Vは前記電極への印加電圧、Vは前記電界制御層の電位である。
【請求項26】
以下の式(2)が成り立つことを特徴とする請求項25に記載の半導体素子。
【数2】
【請求項27】
以下の式(3)が成り立つことを特徴とする請求項25に記載の半導体素子。
【数3】
【請求項28】
以下の式(4)が成り立つことを特徴とする請求項21〜27のいずれか一つに記載の半導体素子。
【数4】
ここで、Ron[Ω]は当該半導体素子に要求されるオン抵抗の仕様値、rsheet[Ω・□]は前記電極間のシート抵抗の平均値、N[cm−3]は前記電極間のキャリア密度の平均値、Lacは前記電極間の電極間距離、Wは前記電極間における電流経路の幅である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体積層基板および半導体素子に関するものである。
【背景技術】
【0002】
GaNなどのIII族窒化物半導体(以下窒化物半導体とする)は、シリコン半導体よりも高い絶縁破壊強度を有することから、次世代のパワー半導体素子の材料として注目されている。窒化物半導体は、大口径の単結晶基板を作製することが困難であるため、窒化物半導体とは異なる材料を用いた基板、例えばシリコン基板やサファイヤ基板の上に成長させるのが一般的である。この場合、基板と窒化物半導体との熱膨張係数差と格子定数差とを緩和するために、基板上にバッファ層を形成することにより、異種基板上に窒化物半導体を好適にエピタキシャル成長することが可能になる(特許文献1、2参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2003−59948号公報
【特許文献2】特開2008−159621号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1で開示されているバッファ層は、たとえば0.5〜50nmの厚さを持つAlNからなる第一の層と、0.5〜200nmの厚さを持つGaNからなる第二の層との積層構造を繰り返した構造を有している。しかしながら、このようなバッファ層の構成では、基板垂直方向(基板の主表面に垂直な、窒化物半導体層の積層方向)に抜けるリーク電流が大きくなりやすいため、必要な耐圧を確保するには、窒化物半導体層を十分な膜厚に結晶成長させる必要がある。この場合、窒化物半導体層の結晶成長時間が長くなるため、スループットの悪化や必要な原料ガスの増加が発生し、製造コストが増加するという問題があった。
【0005】
一方、特許文献2で開示されているバッファ層は、たとえば厚さ200nm〜1000nmのGaNからなる第一の層と、厚さ0.5nm〜200nmのAlNからなる第二の層とで構成されている。この構成においては、バッファ層の最上部のAlN層とGaN層の界面に2次元電子ガスが発生することが、本発明者らのこれまでの調査によりわかっている。ここで、2次元電子ガスは、基板横方向(基板の主表面に平行な、窒化物半導体層の積層面方向)に導電性を持つため、リークの原因になる。また、2次元電子ガスは電気的には等電位面として振舞うため、バッファ層より上の窒化物半導体層(たとえばGaN層)に電界が集中したような電界分布が形成される。その結果、特許文献2に開示されるバッファ層を使用した半導体素子では、横方向の電極間のリークが増大しやすくなり、結局は耐圧の確保に必要な窒化物半導体層の総膜厚が増加し、特許文献1に開示されるバッファ層を使用する場合と同様な問題が発生する。
【0006】
本発明は、上記に鑑みてなされたものであって、必要な耐圧に対する窒化物半導体層の総膜厚を小さくできる半導体積層基板および半導体素子を提供することを目的とする。
【課題を解決するための手段】
【0007】
上述した課題を解決し、目的を達成するために、本発明に係る半導体積層基板は、基板と、前記基板上に形成された窒化物半導体からなるバッファ層と、前記バッファ層上に形成され、窒化物半導体からなり、基板横方向に導電性を有する電界制御層と、前記電界制御層上に形成された窒化物半導体からなる電界緩和層と、前記電界緩和層上に形成された窒化物半導体からなる活性層と、を備え、前記電界制御層の基板横方向の抵抗が、前記電界緩和層の抵抗の10倍以下であり、前記電界緩和層の膜厚と前記バッファ層の膜厚との比によって、前記電界緩和層と前記バッファ層との電界分担の比を制御していることを特徴とする。
【0008】
また、本発明に係る半導体積層基板は、上記発明において、前記電界緩和層は、第1電界緩和層と、前記第1電界緩和層上に形成され、前記第1電界緩和層とは層構成が異なる第2電界緩和層とを有することを特徴とする。
【0009】
また、本発明に係る半導体積層基板は、上記発明において、前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、0.3〜0.8の範囲にあることを特徴とする。
【0010】
また、本発明に係る半導体積層基板は、上記発明において、前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、0.3〜0.7の範囲にあることを特徴とする。
【0011】
また、本発明に係る半導体積層基板は、上記発明において、前記バッファ層、前記電界制御層、および前記電界緩和層の膜厚の総和に対する前記電界緩和層の上面と前記電界制御層の上面との間の距離の比が、0.4〜0.7の範囲にあることを特徴とする。
【0012】
また、本発明に係る半導体積層基板は、上記発明において、耐圧がVb以上であり、かつ前記Vbの電圧印加時におけるリーク電流がIL以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がdtであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをa、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをbとしたときに、
0.3≦a/(a+b)≦0.8
の関係が成り立つことを特徴とする。
【0013】
また、本発明に係る半導体積層基板は、上記発明において、耐圧がVb以上であり、かつ前記Vbの電圧印加時におけるリーク電流がIL以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がdtであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをa、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをbとしたときに、
0.3≦a/(a+b)≦0.7
の関係が成り立つことを特徴とする。
【0014】
また、本発明に係る半導体積層基板は、上記発明において、耐圧がVb以上であり、かつ前記Vbの電圧印加時におけるリーク電流がIL以下であり、前記活性層、前記電界緩和層、前記電界制御層、および前記バッファ層の膜厚の総和がdtであり、前記活性層と前記電界緩和層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをa、前記電界制御層と前記バッファ層とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをbとしたときに、
0.4≦a/(a+b)≦0.7
の関係が成り立つことを特徴とする。
【0015】
また、本発明に係る半導体積層基板は、上記発明において、前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをc、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをdとしたときに、
0.3≦c/(c+d)≦0.8
の関係が成り立つことを特徴とする。
【0016】
また、本発明に係る半導体積層基板は、上記発明において、前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをc、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをdとしたときに、
0.3≦c/(c+d)≦0.7
の関係が成り立つことを特徴とする。
【0017】
また、本発明に係る半導体積層基板は、上記発明において、前記活性層と前記電界緩和層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをc、前記電界制御層と前記バッファ層とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをdとしたときに、
0.4≦c/(c+d)≦0.7
の関係が成り立つことを特徴とする。
【0018】
また、本発明に係る半導体積層基板は、上記発明において、前記電界制御層の前記基板横方向の抵抗が前記電界緩和層の抵抗の10倍以下であることを特徴とする。
【0019】
また、本発明に係る半導体積層基板は、上記発明において、前記電界制御層は、AlGa1−xN(0≦x<1)からなる第1層と、該第1層よりも広いバンドギャップを有するAlGa1−yN(0<y≦1)からなる第2層との積層構造を有することを特徴とする。
【0020】
また、本発明に係る半導体積層基板は、上記発明において、前記電界制御層は、不純物のドープにより低抵抗化された領域を有することを特徴とする。
【0021】
また、本発明に係る半導体積層基板は、上記発明において、前記電界緩和層は、前記第2電界緩和層が単一の組成からなる単層により構成され、前記第1電界緩和層が、前記基板から近い側から順に、前記第2電界緩和層と同じ組成からなる第一の部分と、前記第2電界緩和層とは組成の異なる第二の部分との積層構造により構成され、かつ、前記第一の部分と前記第二の部分が結合された箇所の前記基板横方向の抵抗が、前記第2電界緩和層の抵抗の1/10より大きくなるような膜厚を前記第二の部分が有することを特徴とする。
【0022】
また、本発明に係る半導体積層基板は、上記発明において、前記電界緩和層は、前記第2電界緩和層が単一の組成からなる単層により構成され、前記第1電界緩和層が膜厚5nm〜20nmのAlGa1−zN(0≦z<1)層と膜厚5nm〜20nmのAlGa1−wN(0<w≦1かつz<w)層が交互に複数回繰り返し積層した構造を有することを特徴とする。
【0023】
また、本発明に係る半導体積層基板は、上記発明において、前記電界緩和層は、前記第1電界緩和層が、前記基板側から前記活性層側に向かってバンドギャップが狭くなる組成のAlGaNで構成されていることを特徴とする。
【0024】
また、本発明に係る半導体積層基板は、上記発明において、前記電界緩和層は、前記第1電界緩和層が、複数のAlGaN層からなり、前記複数のAlGaN層は、前記基板側から前記活性層側に向かってバンドギャップが狭くなる互いに異なる組成を有することを特徴とする。
【0025】
また、本発明に係る半導体積層基板は、上記発明において、前記バッファ層は、膜厚0.1μm〜0.8μmのAlGa1−uN(0≦u<1)層と膜厚20nm〜60nmのAlGa1−vN(0<v≦1かつu<v)層が交互に複数回繰り返し積層した構造を有することを特徴とする。
【0026】
また、本発明に係る半導体積層基板は、上記発明において、前記活性層は、電子走行層と、前記電子走行層上に形成され、該電子走行層よりも広いバンドギャップを有する電子供給層との積層構造を有することを特徴とする。
【0027】
また、本発明に係る半導体素子は、上記発明の半導体積層基板の前記活性層上に2つ以上の電極を備えたことを特徴とする。
【0028】
また、本発明に係る半導体素子は、上記発明において、前記電極は、前記活性層上に形成され、前記活性層とショットキー接合するショットキー電極と、前記活性層上に形成され、前記活性層とオーミック接合するオーミック電極とを含むことを特徴とする。
【0029】
また、本発明に係る半導体素子は、上記発明において、前記電極は、前記活性層上に形成され、前記活性層とオーミック接合する2つのオーミック電極と、前記活性層上に形成され、前記2つのオーミック電極の間に配置され、前記活性層とショットキー接合するショットキー電極と、を含むことを特徴とする。
【0030】
また、本発明に係る半導体素子は、上記発明において、前記電極は、前記活性層上に形成され、前記活性層とオーミック接合する2つのオーミック電極と、前記活性層上に形成され、前記2つのオーミック電極の間に配置された絶縁膜と、前記絶縁膜上に形成された電極と、を含むことを特徴とする。
【0031】
また、本発明に係る半導体素子は、上記発明において、前記活性層は、電子走行層と、前記電子走行層上に形成され、該電子走行層よりも広いバンドギャップを有する電子供給層との積層構造を有し、
以下の式(1)が成り立つことを特徴とする。
【数1】
ここで、eは素電荷、nは前記電子走行層と前記電子供給層との界面の2次元電子ガスの濃度、dは前記電子走行層の膜厚、dは前記電界緩和層の上面と前記電界制御層の上面との間の距離、dは前記電界制御層の膜厚、dは前記バッファ層の膜厚、εは前記電子走行層および前記電界緩和層の誘電率、Vは前記電極への印加電圧、Vは前記電界制御層の電位である。
【0032】
また、本発明に係る半導体素子は、上記発明において、以下の式(2)が成り立つことを特徴とする。
【数2】
【0033】
また、本発明に係る半導体素子は、上記発明において、以下の式(3)が成り立つことを特徴とする。
【数3】
【0034】
また、本発明に係る半導体素子は、上記発明において、以下の式(4)が成り立つことを特徴とする。
【数4】
ここで、Ron[Ω]は当該半導体素子に要求されるオン抵抗の仕様値、rsheet[Ω・□]は前記電極間のシート抵抗の平均値、N[cm−3]は前記電極間のキャリア密度の平均値、Lacは前記電極間の電極間距離、Wは前記電極間における電流経路の幅である。
【発明の効果】
【0035】
本発明によれば、必要な耐圧に対する窒化物半導体層の総膜厚が小さいという効果を有する。
【図面の簡単な説明】
【0036】
【図1】図1は、実施の形態1に係る半導体素子の模式的な断面図である。
【図2A】図2Aは、電界緩和層の膜厚とバッファ層の膜厚との和に対する電界緩和層の膜厚の比と、耐圧600Vまたは1200Vの半導体素子を実現するための総膜厚との関係を示す図である。
【図2B】図2Bは、図2Aに示す関係を計算するための等価回路を示す図である。
【図3A】図3Aは、耐圧600Vおよび1200Vの半導体素子を実現するために必要な、電界緩和層の抵抗に対する電界制御層の基板横方向の抵抗の比と、総膜厚との関係を示す図である。
【図3B】図3Bは、図3Aに示す関係を計算するための等価回路を示す図である。
【図4】図4は、実施の形態2に係る半導体素子の模式的な断面図である。
【図5】図5は、実施の形態3に係る半導体素子の模式的な断面図である。
【図6】図6は、実施の形態4に係る半導体素子の模式的な断面図である。
【図7】図7は、実施の形態5に係る半導体素子の模式的な断面図である。
【図8】図8は、実施の形態6に係る半導体素子の模式的な断面図である。
【図9】図9は、実施の形態7に係る半導体素子の模式的な断面図である。
【図10】図10は、実施の形態8に係る半導体素子の模式的な断面図である。
【図11】図11は、実施の形態9に係る半導体素子の模式的な断面図である。
【図12】図12は、実施の形態10に係る半導体素子の模式的な断面図である。
【図13】図13は、電流経路の幅を説明する図である。
【発明を実施するための形態】
【0037】
以下に、図面を参照して本発明に係る半導体積層基板および半導体素子の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。
【0038】
(実施の形態1)
図1は、実施の形態1に係る半導体素子の模式的な断面図である。半導体素子100Aは、半導体積層基板10と、半導体積層基板10上に形成されたオーミック電極であるアノード電極Aおよびショットキー電極であるカソード電極Cを有するショットキーバリアダイオード(Schottky Barrier Diode:SBD)である。
【0039】
半導体積層基板10は、基板11と、基板11上に形成されたバッファ層12と、バッファ層12上に形成された電界制御層13と、電界制御層13上に形成された電界緩和層14と、電界緩和層14上に形成された活性層15とを備えている。バッファ層12、電界制御層13、電界緩和層14、および活性層15は、基板11上に、たとえば有機金属気相成長(MOCVD)法で順次エピタキシャル成長したものである。
【0040】
基板11は、Si(111)基板である。ただし、その主表面は(111)面から±10°の範囲で微傾斜していてもよい。
【0041】
バッファ層12は、AlN層12aと、AlGaN層12bとが順次積層し、さらにAlGaN層12b上には、炭素(C)をドープしたGaN層であるC−GaN層12c、12e、12gと、AlN層12d、12f、12hとが交互に複数回積層した構成を有する。バッファ層12は、Siからなる基板11と、バッファ層12の上に積層すべき窒化物半導体層との熱膨張係数差および格子定数差を緩和する機能を有する。
【0042】
AlNからなる層であるAlN層12a、12d、12f、12hは、膜厚が20nm以上であればリーク電流の増大が抑制されるので好ましく、60nm以下であれば、基板11上の窒化物半導体層に反りやクラックが発生することを抑制しやすいので好ましい。
【0043】
GaNからなる層であるC−GaN層12c、12e、12gは、半導体素子100Aの耐圧を向上させるために厚いことが好ましいが、基板11上の窒化物半導体層に反りやクラックが発生することを抑制しやすい程度の厚さであることが好ましい。好ましいC−GaN層12c、12e、12gの膜厚は、たとえば0.1μm〜0.8μmである。
【0044】
また、C−GaN層とAlN層とのペアの数は、バッファ層12の上に形成される活性層15における転位を低減するためには3ペア以上であることが好ましいが、基板11上の窒化物半導体層に反りやクラックが発生することを抑制しやすくするためには6ペア以下であることが好ましい。
【0045】
電界制御層13は、第1の層であるC−GaN層13aと、第2の層であるAlN層13bとが積層した構成を有する。好ましいC−GaN層13aの膜厚は、たとえば0.1μm〜0.8μmである。好ましいAlN層13bの膜厚は、たとえば20nm〜60nmである。C−GaN層13aの、AlN層13bとの界面には、2次元電子ガス(2DEG)が発生する。そのため、電界制御層13は、C−GaN層13aとAlN層13bとの界面に、基板横方向(すなわち、基板11上の窒化物半導体層の積層面方向)に導電性を有する面が形成されるので、導電性を有する層として機能する。また、電界制御層13は、AlN/C−GaN構造に限らず、例えばSiのドープにより低抵抗化されたn型のGaN層により構成されてもよい。
【0046】
電界緩和層14は、第1電界緩和層14aと、第1電界緩和層14a上に形成された第2電界緩和層14bとを有する。第1電界緩和層14aは、AlN層とGaN層とのペアを複数回繰り返し積層した多層構造からなる。AlN層およびGaN層の各層の膜厚は、いずれも例えば5nm〜20nmの範囲が好ましい。5nm以上であれば、基板面内で各層の膜厚の均一性を保つために好ましい、また、20nm以下であれば、AlN層とGaN層との界面に2DEGが発生することが抑制され、基板横方向の抵抗が十分高い構成となる。一方、第2電界緩和層14bはC−GaNの単一の組成からなる単層である。このように、第1電界緩和層14aと、第2電界緩和層14bとでは層構成が異なる。ここで、層構成が異なるとは、層の積層構造や組成が互いに異なることを意味する。
【0047】
活性層15は、GaNからなる電子走行層15aとAlGaNからなる電子供給層15bとで構成されている。電子走行層15aの電子供給層15bとの界面にはチャネルとなる2DEGが発生する。電子供給層15bは、膜厚が20nm〜30nm、Al組成が20%〜30%であれば、クラックが発生しない範囲で2DEGの濃度を高濃度にすることができるので好ましい。また、電子走行層15aはたとえばアンドープGaNまたはC−GaNで構成できる。電子走行層15aがC−GaNからなる場合は、炭素濃度は1×1018cm−3より低いことが、2次元電子ガスの移動度の低下を抑制する点で好ましい。電子走行層15aの炭素濃度が1×1018cm−3より低い場合あるいはアンドープGaNの場合は、電子走行層15aの膜厚については、炭素濃度に応じて、50nm〜1μmの範囲内で、リークが抑制される程度の抵抗となるような最適の膜厚とすることが好ましい。たとえば、炭素濃度が低い場合は膜厚を厚くすることが好ましい。
【0048】
アノード電極Aは、活性層15の電子供給層15b上に形成されており、活性層15の2DEGチャネルとショットキー接合する。アノード電極Aは、たとえばTi/Al構造(膜厚の構成はたとえば25nm/200nm)で構成される。カソード電極Cは、活性層15の電子供給層15b上に形成されており、活性層15の2DEGチャネルとオーミック接合する。カソード電極Cは、たとえばNi/Au/Ti構造(膜厚の構成はたとえば100nm/250nm/20nm)で構成される。半導体素子100Aにおけるアノード電極Aとカソード電極Cとの距離(電極間距離)はLである。なお、電極間距離は、2つの電極が活性層15と接触している各部分の端部の間の距離で定義される。
【0049】
ここで、半導体素子100Aでは、電界制御層13のC−GaN層13aとAlN層13bとのAlN/GaN界面に、基板横方向に導電性を有する面が形成され、導電性を有する層として機能する。その結果、AlN/GaN界面は常に同電位になるように振舞う。半導体素子100Aでは、この性質を利用して、電界制御層13を挟む電界緩和層14の膜厚とバッファ層12の膜厚との比の設定によって、逆バイアス時に電界緩和層14およびバッファ層12のそれぞれに形成される電界の比を調整することができる。この比を最適化することによって、必要な耐圧に対して窒化物半導体層の総膜厚(すなわち、基板11上に存在する、バッファ層12から活性層15までの総膜厚)を小さくできる。
【0050】
言い換えると、電界緩和層14とバッファ層12との間に等電位面として電気的に振舞う電界制御層13を介挿することによって、アノード電極A下の領域に位置する電界緩和層14、カソード電極C下に位置する電界緩和層14、およびバッファ層12の3箇所で電界を分担できるようになり、かつ、その電界分担の比を電界緩和層14の膜厚とバッファ層12の膜厚との比によって制御できるようになる。このため、この比を最適化することによって、窒化物半導体層の膜厚当りの耐圧を、電界制御層13が無いときよりも大きくすることができる。
【0051】
図2Aは、半導体素子100Aをアノード接地で使用する場合において、電界緩和層と電界制御層とバッファ層との膜厚の総和に対する電界緩和層の膜厚の比と、耐圧600Vまたは1200Vの半導体素子を実現するための総膜厚との関係を示す図である。図2Bは、図2Aに示す関係を計算するための等価回路を示す図である。図2Bにおける等価回路C1は、カソード電極C下の電界緩和層14の膜厚方向の抵抗に対応する抵抗R1と、アノード電極A下の電界緩和層14の膜厚方向の抵抗に対応する抵抗R2と、バッファ層12の膜厚方向の抵抗と電界制御層13の厚膜方向の抵抗を足したものに相当する抵抗R3とを備える。符号Vは外部電源である。各抵抗R1、R2、R3の抵抗値は対応する層の膜厚の比に応じて設定される。各抵抗R1、R2、R3の参考値として一例を示すと、例えば図2Aにおける横軸が0.5、総膜厚が4μmで耐圧600V、許容電流10μAを満たす場合には、それぞれ40MΩ、40MΩ、40MΩとなる。
【0052】
図2Aにおける耐圧は、図2Bにおける等価回路C1において、アノード電極A下の電界緩和層14あるいはバッファ層12の電界が1MV/cmを超えると、リークが許容できない水準に達する状況を想定している。すなわち、図2Aにおける耐圧は、アノード電極A下の電界緩和層14あるいはバッファ層12の電界が1MV/cmとなる場合の印加電圧で定義している。また、バッファ層12、電界制御層13および電界緩和層14の抵抗率が一様である場合を想定している。
【0053】
また、図2Aの横軸の(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)とは、電界緩和層14と電界制御層13とバッファ層12との膜厚の総和に対する電界緩和層14の膜厚を示している。横軸の値が1の場合は、少なくとも電界制御層13が実質的に無く、導電性の基板11が電界制御層のように横方向の導電性を有する層としてはたらく場合に相当し、横軸の値がゼロに近づくに従って、活性層15に近い側に電界制御層13が位置することとなる。
【0054】
図2Aに示すように、(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)の値が0.75以下であれば、電界制御層13が無い構成の場合(横軸が1の場合)と比べて膜厚あたりの耐圧が20%向上することがわかる。また、(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)の値が0.5付近、すなわち電界制御層13を、電界緩和層14の膜厚とバッファ層12の膜厚とを合わせた膜厚の中間付近に配置すると、最も少ない膜厚で必要な耐圧を確保でき、電界制御層13がない場合に比べて、必要な膜厚を最大33%だけ減少させることができることがわかる。また、(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)が0.8を超えるような場合は、耐圧600Vの場合は少なくとも4μm以上、耐圧1200Vの場合は少なくとも8μm、以上の膜厚の層を電界緩和層のみで構成せねばならず、製造が困難な場合がある。そのため、図2Aに示すように、(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)は、0.3〜0.8の範囲にあることが好ましく、0.3〜0.7の範囲にあることがより好ましく、0.4〜0.7の範囲にあることがさらに好ましい。
【0055】
また、図2Aの結果から、耐圧600Vまたは1200Vの半導体素子を実現する際に、たとえば第1電界緩和層14aの膜厚を1μm〜4μm(AlN層とGaN層とのペアの数としてはたとえば40ペア〜160ペア)とし、C−GaNからなる単層である第2電界緩和層14bの膜厚を100nm〜2μmとし、(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)を0.3〜0.8の範囲、好ましくは0.3〜0.7の範囲、さらに好ましくは0.4〜0.7の範囲にすることによって、必要な耐圧に対する膜厚を減少させることができる。
【0056】
なお、特許文献2に開示される構成においては、バッファ層最上部に位置するGaN層とAlN層とのペアが、半導体素子100Aにおける電界制御層として機能するものの、電界緩和層をC−GaN単体で構成するために、反りやクラックの制御が困難であり、クラックを発生させずに成長できる電界緩和層の膜厚の上限は1.2μm、バッファ層の膜厚の上限は3.2μm程度であることが、本発明者らの調査によりわかっている。このことは、以下の2つの点において、従来技術には問題があることを示している。第一に、電界緩和層、バッファ層ともに上限まで成長させた場合、電界緩和層とバッファ層を足した膜厚は4.4μmに達するが、(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)=0.27の場合に相当し、図2Aの結果から考えると、特許文献2に開示される構成では、膜厚当りの耐圧は、電界制御層が無い場合よりも低い構成となってしまう。このため、例えば耐圧600Vを実現することが困難である。第二に、バッファ層の厚さを上限より低い値、例えば1.2μmとし、(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)=0.5として膜厚あたりの耐圧を改善するために好ましい構成をとるという方策も考えられるが、従来の技術によると電界緩和層の膜厚の上限は1.2μmであるため、電界緩和層とバッファ層を合わせた膜厚は2.4μmにしか達さず、例えば600Vなどの耐圧を実現するのに必要な厚さにすることができない。以上から、従来技術は、(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)の最適化と、総膜厚の厚膜化の両立が困難であり、所望の耐圧を持つ結晶を実現するのが困難であったと考えられる。
【0057】
また、電界制御層13は、その基板横方向の抵抗が、電界緩和層14の抵抗の10倍以下であることが望ましい。図3Aは、半導体素子100Aにおいて、耐圧600Vおよび1200Vの半導体素子を実現するのに必要な、電界緩和層の抵抗に対する電界制御層の基板横方向の抵抗の比と、総膜厚との関係を示す図である。図3Bは、図3Aに示す関係を計算するための等価回路を示す図である。図3Bにおける等価回路C2は、カソード電極C下の電界緩和層14の膜厚方向の抵抗に対応する抵抗R1と、アノード電極A下の電界緩和層14の膜厚方向の抵抗に対応する抵抗R2と、バッファ層12の膜厚方向の抵抗と電界制御層13の厚膜方向の抵抗とを足したものに相当する抵抗R3と、電界制御層13の基板横方向の抵抗(カソード電極C下とアノード電極A下の間の抵抗)に相当する抵抗R4とを備える。
【0058】
なお、(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)の値としては、所望の耐圧の実現に必要な総膜厚を最小化できる構成である、(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)=0.5とした。また、図3Aで、線L1、L2は、それぞれ、従来技術である特許文献1の構成において、耐圧600V、1200Vの半導体素子を実現するのに必要な総膜厚を示している。
【0059】
図3Aに示されるように、電界制御層13の基板横方向の抵抗が、電界緩和層14の抵抗の10倍以下であることが、必要な総膜厚を、従来技術を用いた場合の必要な総膜厚から効果的に減少させるためには好ましい。また、0.1倍以下であれば、必要な総膜厚が最も小さくなるのでより好ましい。また、電界制御層13の基板横方向の抵抗が、電界緩和層14の抵抗の1倍以下である場合は、必要な総膜厚が、従来技術を用いた場合の必要な総膜厚と、必要な総膜厚の最小値との約中間値以下になるので好ましい。
【0060】
なお、図2A、3Aにおける耐圧の600Vおよび1200Vは例示であり、他の耐圧の値についても、図2A、3Aと同様の傾向となる。
【0061】
また、電界緩和層14については、互いに層構成が異なる第1電界緩和層14aと第2電界緩和層14bとの2層で構成されており、第1電界緩和層14aはさらに複数の層から構成されている。これによって、電界緩和層をGaN層などからなる単層で構成する場合よりも、同一の膜厚を実現する場合に反りやクラックの制御が容易であるので、図2Aにおける(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)の値を好適な0.4〜0.7の範囲にすることがいっそう容易となる。
【0062】
なお、半導体素子100Aに要求される耐圧(Vbとする)の印加時におけるリーク電流を、要求される電流値(ILとする)以下に抑制するために、電界緩和層14およびバッファ層12の単位膜厚当たりの抵抗は、Vb/ILを、活性層15の膜厚、電界緩和層14の膜厚、電界制御層13の膜厚、およびバッファ層12の膜厚の総和dtで除して得られる値であるVb/(IL・dt)よりも大きいことが好ましい。
【0063】
たとえば、耐圧600V、リーク電流値90μAである半導体素子100Aを、図2Aにおける横軸が0.4〜0.7の領域を満たすように作製しようとする場合、電界緩和層14およびバッファ層12の単位膜厚当りの抵抗は、1.1MΩ/μm〜1.7MΩ/μmであることが好ましい。
【0064】
上記単位膜厚当たりの抵抗の条件と、図2Aの結果とを合わせて考えると、活性層15と電界緩和層14とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをa、電界制御層13とバッファ層12とを合わせた領域のうち、膜厚当りの抵抗がVb/(IL・dt)で表される値よりも大きい領域の厚さをbとしたときに、0.3≦a/(a+b)≦0.8の関係が成り立つことが好ましく、0.3≦a/(a+b)≦0.7の関係が成り立つことがより好ましく、0.4≦a/(a+b)≦0.7の関係が成り立つことがさらに好ましい。
【0065】
また、電界緩和層14、電界制御層13およびバッファ層12を高抵抗化する手段には、例えば炭素ドーピングがあるが、電界緩和層14、電界制御層13およびバッファ層12の炭素濃度は1×1018cm−3〜1×1020cm−3の範囲にあることが好ましい。炭素濃度が1×1018cm−3以上であれば単位膜厚当りの抵抗を必要な値まで高抵抗化するために好ましく、1×1020cm−3以下であれば結晶格子の歪みが大きくならず、クラックの発生を抑制する点で好ましい。
【0066】
この場合、活性層15と電界緩和層14とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをc、電界制御層13とバッファ層12とを合わせた領域のうち、炭素濃度が1×1018cm−3〜1×1020cm−3である領域の厚さをdとしたときに、0.3≦c/(c+d)≦0.8の関係が成り立つことが好ましく、0.3≦c/(c+d)≦0.7の関係が成り立つことがより好ましく、0.4≦c/(c+d)≦0.7の関係が成り立つことがさらに好ましい。
【0067】
なお、上記実施の形態1に係る半導体素子100Aの製造方法を例示すると、以下のとおりである。
【0068】
まず、基板11上に、MOCVD法を用いて、バッファ層12、電界制御層13、電界緩和層14を順次エピタキシャル成長させる。なお、GaNからなる層を成長するための原料ガスとしては、トリメチルガリウム(TMG)およびアンモニア(NH)を用いることができる。AlNからなる層を成長するための原料ガスとしては、トリメチルアルミニウム(TMA)およびNHを用いることができる。結晶成長温度はいずれの層についてもたとえば900度〜1000度が好ましい。なお、上記原料ガスを使用することによって、原料ガスに含まれる炭素が結晶成長中にドープされる。
【0069】
つぎに、電界緩和層14上に活性層15をエピタキシャル成長させる。なお、GaNからなる層を成長するための原料ガスとしては、TMGおよびNHを用いることができる。AlGaNからなる層を成長するための原料ガスとしては、TMG、TMA、およびNHを用いることができる。結晶成長温度はいずれの層についてもたとえば1000度〜1050度が好ましい。
【0070】
つぎに、活性層15上にアノード電極A、カソード電極Cを形成する。各電極の形成はたとえばスパッタ法を用いることができる。カソード電極Cについては、スパッタ法などを用いて形成した後、2DEGとの接触抵抗を低減するため、たとえば500度〜700度の温度範囲でアニールを行うことが好ましい。
【0071】
以上説明したように、本実施の形態1に係る半導体素子100Aは、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
【0072】
(実施の形態2)
図4は、実施の形態2に係る半導体素子の模式的な断面図である。半導体素子100Bは、実施の形態1に係る半導体素子100Aにおいて、アノード電極Aおよびカソード電極Cに換えて、ソース電極S、ゲート電極G、およびドレイン電極Dを備えたHEMT(High Electron Mobility Transistor)型の電界効果トランジスタ(FET)である。
【0073】
ソース電極Sおよびドレイン電極Dは、活性層15の電子供給層15b上に形成されており、活性層15の2DEGチャネルとオーミック接合する。ソース電極Sおよびドレイン電極Dは、たとえばNi/Au/Ti構造(膜厚の構成はたとえば100nm/250nm/20nm)で構成される。ゲート電極Gは、活性層15の電子供給層15b上に形成されており、活性層15とショットキー接合する。また、ゲート電極Gは、ソース電極Sとドレイン電極Dとの間に配置されている。ゲート電極Gは、たとえばTi/Al構造(膜厚の構成はたとえば25nm/200nm)で構成される。
【0074】
本実施の形態2に係る半導体素子100Bも、半導体素子100Aと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
【0075】
(実施の形態3)
図5は、実施の形態3に係る半導体素子の模式的な断面図である。半導体素子100Cは、実施の形態2に係る半導体素子100Bにおいて、活性層15の電子供給層15b上のソース電極Sとドレイン電極Dとの間にゲート絶縁膜Iを形成し、ゲート電極Gはゲート絶縁膜Iにショットキー接合するようにしたMOS型のFETである。なお、ゲート絶縁膜Iはたとえば厚さ30nm〜60nmのSiO膜からなる。
【0076】
本実施の形態3に係る半導体素子100Cも、半導体素子100Aと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
【0077】
(実施の形態4)
図6は、実施の形態4に係る半導体素子の模式的な断面図である。半導体素子200Aは、実施の形態1に係る半導体素子100Aにおいて、半導体積層基板10を半導体積層基板20に置き換えたものである。また、半導体積層基板20は、半導体積層基板10において、電界緩和層14を電界緩和層24に置き換えたものである。
【0078】
電界緩和層24は、第1電界緩和層24aと、第1電界緩和層24a上に形成された第2電界緩和層24bとを有する。第1電界緩和層24aは、電界制御層13上に順次積層されたAlGaN層24aa、24ab、および24acを有する。一方、第2電界緩和層24bはC−GaNからなる単層である。第2電界緩和層24bは図1に示す第2電界緩和層14bと同様の構成にすることができる。
【0079】
AlGaN層24aa、24ab、および24acは、基板11側から表面方向(活性層15側)に向かってAl組成が減少するように(すなわちバンドギャップが狭くなるように)構成されている。AlGaN層24aa、24ab、および24acの各層内のAl組成は一定でも良いし、層内でAl組成が活性層15側に向かって減少していてもよい。Al組成は20%から0%まで変化することが好ましい。このように、第1電界緩和層24aを、表面方向(活性層15側)に向かってAl組成が減少する組成のAlGaN層で構成することによって、クラックや反りの発生を抑制することができる。
【0080】
また、電界緩和層24が、第1電界緩和層24aと第2電界緩和層24bとの2層で構成されており、第1電界緩和層24aはさらに複数の層から構成されている。これによって、電界緩和層をGaN層などからなる単層で構成する場合よりも、同一の膜厚を実現する場合に反りやクラックの制御が容易であるので、図2Aにおける(電界緩和層の上面と電界制御層の上面の間の距離)/(電界緩和層+電界制御層+バッファ層)の値を好適な範囲にすることがいっそう容易となる。
【0081】
さらに、本実施の形態4に係る半導体素子200Aでも、半導体素子100Aと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
【0082】
なお、第1電界緩和層24aを構成するAlGaN層の数は3に限られず、1以上であればよい。また、Al組成の減少のプロファイルについても特に限定されず、たとえばステップ状および連続的のいずれでもよい。
【0083】
(実施の形態5)
図7は、実施の形態5に係る半導体素子の模式的な断面図である。半導体素子200Bは、実施の形態4に係る半導体素子200Aにおいて、アノード電極Aおよびカソード電極Cに換えて、ソース電極S、ゲート電極G、およびドレイン電極Dを備えたHEMT型のFETである。
【0084】
本実施の形態5に係る半導体素子200Bも、半導体素子200Aと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
【0085】
(実施の形態6)
図8は、実施の形態6に係る半導体素子の模式的な断面図である。半導体素子200Cは、実施の形態5に係る半導体素子200Bにおいて、活性層15の電子供給層15bとゲート電極Gとの間にゲート絶縁膜Iを形成したMOS型のFETである。
【0086】
本実施の形態6に係る半導体素子200Cも、半導体素子200Aと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
【0087】
(実施の形態7)
図9は、実施の形態7に係る半導体素子の模式的な断面図である。半導体素子300Aは、実施の形態1に係る半導体素子100Aにおいて、半導体積層基板10を半導体積層基板30に置き換えたものである。また、半導体積層基板30は、半導体積層基板10において、電界緩和層14を電界緩和層34に置き換えたものである。
【0088】
電界緩和層34は、C−GaN層34aと、C−GaN層34a上に形成されたAlN層34bと、AlN層34b上に形成されたC−GaN層34cとからなる。
【0089】
AlN層34bの膜厚は0.5nm〜20nmの範囲であることが好ましい。膜厚を20nm以下にすることによって、AlN層34bとC−GaN層34a、34cとの界面に2DEGが発生して等電位面が形成されることが抑制される。ここで、電界緩和層に等電位面が発生すると、図2Aで示した膜厚当たりの耐圧を最適化するのに必要な電界緩和層の膜厚とバッファ層の膜厚との関係が崩れ、所望の効果が得られない場合があるので、上記膜厚とすることが好ましい。
【0090】
本実施の形態7に係る半導体素子300Aでも、半導体素子100Aと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
【0091】
(実施の形態8)
図10は、実施の形態8に係る半導体素子の模式的な断面図である。半導体素子300Bは、実施の形態7に係る半導体素子300Aにおいて、アノード電極Aおよびカソード電極Cに換えて、ソース電極S、ゲート電極G、およびドレイン電極Dを備えたHEMT型のFETである。
【0092】
本実施の形態8に係る半導体素子300Bも、半導体素子300Aと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
【0093】
(実施の形態9)
図11は、実施の形態9に係る半導体素子の模式的な断面図である。半導体素子300Cは、実施の形態8に係る半導体素子300Bにおいて、活性層15の電子供給層15bとゲート電極Gとの間にゲート絶縁膜Iを形成したMOS型のFETである。
【0094】
本実施の形態9に係る半導体素子300Cも、半導体素子300Aと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
【0095】
(実施の形態10)
図12は、実施の形態10に係る半導体素子の模式的な断面図である。半導体素子300Dは、実施の形態1に係る半導体素子100Aにおいて、活性層15の電子供給層15b上にアノード電極Aに接触するようにフィールドプレート層36を形成し、アノード電極Aとカソード電極Cとの間の活性層15の表面およびフィールドプレート層36の一部表面を覆うように保護膜Pを形成し、さらにアノード電極Aは保護膜Pに階段状に乗り上げる形状に形成したSBDである。保護膜PはたとえばSiO膜からなる。また、フィールドプレート層36は電子供給層15bよりもバンドギャップエネルギーが小さい窒化物半導体材料、たとえばGaNからなる。なお、半導体素子300Dにおいても、電極間距離であるLは、2つの電極(アノード電極Aとカソード電極C)が活性層15と接触している各部分の端部の間の距離である。
【0096】
本実施の形態10に係る半導体素子300Dも、半導体素子300Aと同様の効果が得られる、すなわち、必要な耐圧に対して窒化物半導体層の総膜厚を小さくできるものであり、これによって製造コストが低いものである。
【0097】
さらに、半導体素子300Dでは、フィールドプレート層36によって、フィールドプレート層36の直下における電子走行層15aの電子供給層15bとの界面の2DEGの密度が減少する。しがたって、逆電圧印加時に2DEGが低電圧で空乏化しやすい。また、アノード電極Aが複数ステップの階段状になっており、電界強度が高くなりやすい角部が複数あるため、電界がこれらの角部に分散され、ピーク電界強度が低くなる。その結果、半導体素子300Dは耐圧が向上した素子となる。
【0098】
ところで、本発明者らは、たとえば実施の形態1に係る半導体素子100Aを、アノード電極Aと裏面の基板11とを接地して同電位とし、たとえば600Vの高電圧ストレスを印加してパルス駆動した場合に、10μsのオーダーで回復する電流コラプス成分が顕在化する現象があることを確認した。
【0099】
本発明者らが鋭意検討したところ、アノード電極Aと裏面の基板11とを接地して同電位とした場合、バッファ層12側から、活性層15に発生している電流経路としての2DEGが引き抜かれて容易に空乏化され、カソード電極Cの端部での電界集中が発生すると推定した。そして、カソード電極Cの端部での電界集中によって10μsのオーダーで回復する電流コラプス成分が発生すると推定した。
【0100】
さらに、この2DEGの引き抜きによる空乏化は、電界制御層13と電子供給層15bとの間に形成されたコンデンサが充電されるときに発生すると推定した。そして、2DEGの電荷量よりも、コンデンサが蓄積できる電荷量が小さくなるようにすれば、2DEGが完全に空乏化しないので、カソード電極Cの端部での電界集中が抑制され、これに起因する電流コラプス成分も抑制できることに想到した。
【0101】
2DEGの電荷量よりも、コンデンサが蓄積できる電荷量が小さくなる条件は、以下の式で表される。ここで、eは素電荷、nは電子走行層15aと電子供給層15bとの界面の2DEGの濃度、dは電子走行層15aの膜厚、dは電界緩和層14の上面と電界制御層13の上面との間の距離、εは電子走行層15aおよび電界緩和層14の誘電率、Vは外部電圧(印加電圧)、Vは電界制御層13の電位である。
【数5】
【0102】
上式を変形すると式(1)になる。ここで、dは電界制御層13の膜厚、dはバッファ層の膜厚である。
【数6】
【0103】
なお、たとえば、V=600V、d=2.4μm、d+d=2.2μm、e=1.6×1019C、ε=9×8.85×10−14F/cmとすると、後述する式(2)の右辺は、0.44(nが1.0×1013cm−2の場合)、0.55(nが0.8×1013cm−2の場合)となる。
【0104】
ここで、図2Bに示す等価回路C1を考える。抵抗R1は、カソード電極C下の電界緩和層14の膜厚方向の抵抗である。抵抗R2は、アノード電極A下の電界緩和層14の膜厚方向の抵抗である。抵抗R3は、バッファ層12の膜厚方向の抵抗と電界制御層13の厚膜方向の抵抗を足したものである。
【0105】
抵抗R1、R2、R3の抵抗値をそれぞれR、R2、とし、等価回路C1で電圧分担を計算すると、以下の式が成り立つ。
【数7】
【0106】
抵抗R1、R2、R3は同じ材料系であり抵抗率ρが等しいとし、R1、R2、R3として単位面積当たりの抵抗を考えると、以下の式が成り立つ。
【数8】
【0107】
上記2つの式から以下の式が導かれる。このとき、Vは、バッファ層12、電界制御層13、電界緩和層14の膜厚で決まる。
【数9】
【0108】
上式を式(1)の右辺に代入すると、式(2)になる。
【数10】
すなわち、Vが、バッファ層12、電界制御層13、電界緩和層14の膜厚で決まる場合は、式(2)が成り立つ。
【0109】
一方、Vが中間電位で決まる場合には、式(1)は以下の式(3)となる。
【数11】
【0110】
また、2DEGが完全に空乏化しないようにすると、空乏層がカソード電極端(またはドレイン電極端)まで到達しないので、以下の式が成り立つ。
【数12】
【0111】
また、半導体素子のオン抵抗値は以下の式で表される。
【数13】
よって、半導体素子のオン抵抗が半導体素子に要求されるオン抵抗の仕様値以下であるという条件から、以下の式が導かれる。
【数14】
【0112】
さらに、上記式から、式(4)が導かれる。
【数15】
なお、Ron[Ω]は半導体素子に要求されるオン抵抗の仕様値、rsheet[Ω・□]は電極間のシート抵抗の平均値、N[cm−3]は単位面積当たりの電子の数を表す2DEG濃度を単位体積辺りのキャリアの数に換算したキャリア密度、Lacは電極間距離、Wは電極間における電流経路の幅である。
【0113】
図13は、図1に示す半導体素子100Aの上面図を用いて、電流経路の幅を説明する図である。Lは電極間距離であり、式(4)のLacに相当する。図13に示すように、電流経路の幅とは、対象となる電極(ここではアノード電極Aとカソード電極C)の間に電流が流れるときの電流経路の幅を意味する。なお、半導体素子が電界効果トランジスタの場合は、対象となる電極は、ゲート電極およびドレイン電極である。
【0114】
なお、上記実施の形態において、バッファ層は、膜厚0.1μm〜0.8μmのAlGa1−uN(0≦u<1)層と膜厚20nm〜60nmのAlGa1−vN(0<v≦1かつu<v)層が交互に複数回繰り返し積層した構造を有するものでもよい。また、電界制御層は、AlGa1−xN(0≦x<1)からなる第1層と、該第1層よりも広いバンドギャップを有するAlGa1−yN(0<y≦1)からなる第2層との積層構造を有するものでもよい。また、電界緩和層は、第2電界緩和層が単一の組成からなる単層により構成され、第1電界緩和層が、基板から近い側から順に、第2電界緩和層と同じ組成からなる第一の部分と、第2電界緩和層とは組成の異なる第二の部分との積層構造により構成され、かつ、第一の部分と第二の部分が結合された箇所の基板横方向の抵抗が、第2電界緩和層の抵抗の1/10より大きくなるような膜厚を第二の部分が有する構造であっても良く、例えば、第1電界緩和層は、膜厚5nm〜20nmのAlGa1−zN(0≦z<1)層と膜厚5nm〜20nmのAlGa1−wN(0<w≦1かつz<w)層が交互に複数回繰り返し積層した構造を有するものでもよい。また、活性層の電子供給層は、電子走行層よりも広いバンドギャップを有する組成であれば特に限定されない。
【0115】
また、上記実施の形態では、基板はSiからなるものであるが、基板の材料は特に限定されず、窒化物半導体とは異種の基板であるサファイヤ、炭化珪素(SiC)、または酸化亜鉛(ZnO)でもよい。また、窒化物半導体層の各層の構成材料も上記実施の形態のものに限定されず、AlxInyGa1-x-yAsuv1-u-v(ただし、0≦x≦1、0≦y≦1、x+y≦1、0≦u≦1、0≦v≦1、u+v<1)で表される窒化物半導体から適宜選択できる。
【0116】
また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。
【産業上の利用可能性】
【0117】
以上のように、本発明に係る半導体積層基板および半導体素子は、たとえばパワー半導体素子の用途に利用して好適なものである。
【符号の説明】
【0118】
10、20、30 半導体積層基板
11 基板
12 バッファ層
12a、12d、12f、12h、13b、34b AlN層
12b、24aa、24ab、24ac AlGaN層
12c、12e、12g、13a、34a、34c C−GaN層
13 電界制御層
14、24、34 電界緩和層
14a、24a 第1電界緩和層
14b、24b 第2電界緩和層
15 活性層
15a 電子走行層
15b 電子供給層
100A、100B、100C、200A、200B、200C、300A、300B、300C 半導体素子
A アノード電極
C カソード電極
D ドレイン電極
G ゲート電極
I ゲート絶縁膜
L1、L2 線
S ソース電極
【図1】
【図2A】
【図2B】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【国際調査報告】