(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO2014057650
(43)【国際公開日】20140417
【発行日】20160825
(54)【発明の名称】画像表示装置
(51)【国際特許分類】
   G09G 3/30 20060101AFI20160729BHJP
   G09G 3/20 20060101ALI20160729BHJP
   H05B 33/08 20060101ALI20160729BHJP
   H01L 51/50 20060101ALI20160729BHJP
【FI】
   !G09G3/30 J
   !G09G3/20 622E
   !G09G3/20 621K
   !G09G3/20 624B
   !G09G3/20 611J
   !G09G3/20 621M
   !G09G3/20 611F
   !G09G3/20 611D
   !H05B33/08
   !H05B33/14 A
【審査請求】未請求
【予備審査請求】未請求
【全頁数】82
【出願番号】2014540737
(21)【国際出願番号】JP2013005966
(22)【国際出願日】20131007
(31)【優先権主張番号】2012223886
(32)【優先日】20121009
(33)【優先権主張国】JP
(31)【優先権主張番号】2012229448
(32)【優先日】20121017
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】514188173
【氏名又は名称】株式会社JOLED
【住所又は居所】東京都千代田区神田錦町三丁目23番地
(74)【代理人】
【識別番号】100189430
【弁理士】
【氏名又は名称】吉川 修一
(74)【代理人】
【識別番号】100190805
【弁理士】
【氏名又は名称】傍島 正朗
(72)【発明者】
【氏名】高原 博司
【住所又は居所】日本国大阪府門真市大字門真1006番地 パナソニック株式会社内
【テーマコード(参考)】
3K107
5C080
5C380
【Fターム(参考)】
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5C380DA42
(57)【要約】
ゲート信号線の端子の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供する。第1および第2のゲートドライバ回路(14、15)は、N個のシフトレジスタ部(36)を有し、a(aは1以上、(N−1)以下の整数)本のゲート信号線は、一端を第1のゲートドライバ回路(14)、他端を第2のゲートドライバ回路(15)に接続され、第1のゲートドライバ回路(14)の1番目からN番目のシフトレジスタ部(36)のM1(M1は1以上、L以下の整数)段目は、M1画素行目の1番目からN番目のゲート信号線と接続され、第2のゲートドライバ回路(15)のa+1番目からN番目のシフトレジスタ回路のM2(M2は1以上、L×a/N以下の整数)段目は、M2画素行目以外の1番目からa番目のゲート信号線と接続されている。
【特許請求の範囲】
【請求項1】
発光素子を有する画素がマトリックス状に配置され、L(Lは2以上の整数)画素行の有効画素行を有する表示画面と、
前記画素行ごとに配置された、N(Nは2以上の整数)本のゲート信号線と、
前記画素列ごとに配置されたソース信号線と、
第1のゲートドライバ回路と、
第2のゲートドライバ回路と、
前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
前記第1のゲートドライバ回路および前記第2のゲートドライバ回路は、それぞれN個のシフトレジスタ回路を有し、
前記画素行ごとに配置された、N本のゲート信号線のうち、a(aは1以上、(N−1)以下の整数)本のゲート信号線は、一端を前記第1のゲートドライバ回路と接続され、他端を前記第2のゲートドライバ回路に接続され、
前記第1のゲートドライバ回路の1番目からN番目の前記シフトレジスタ回路のM1(M1は1以上、L以下の整数)段目は、前記M1画素行目の1番目からN番目の前記ゲート信号線と電気的に接続され、
前記第2のゲートドライバ回路のa+1番目からN番目の前記シフトレジスタ回路のM2(M2は1以上、L×a/N以下の整数)段目は、前記M2画素行目以外の1番目からa番目のゲート信号線と電気的に接続されている、
画像表示装置。
【請求項2】
前記ゲートドライバ回路は、制御端子を具備し、
前記ゲートドライバ回路は、
オン電圧と第1のオフ電圧とからなる走査信号を、前記ゲート信号線に印加する第1の動作モードと、
オン電圧と第1のオフ電圧と第2のオフ電圧とからなる走査信号を、前記ゲート信号線に印加する第2の動作モードとを有し、
前記ゲートドライバ回路の前記制御端子に印加したロジック信号により、前記第1の動作モードまたは前記第2の動作モードを選択する、
請求項1記載の画像表示装置。
【請求項3】
前記第1のゲートドライバ回路のシフトレジスタの動作クロックと、
前記第2のゲートドライバ回路のシフトレジスタの動作クロックとは、異なるクロックである、
請求項1記載の画像表示装置。
【請求項4】
前記画素に、前記ソースドライバ回路からの映像信号を印加するスイッチ用トランジスタを備え、
前記スイッチ用トランジスタのゲート端子が接続されたゲート信号線に、オン電圧と、第1のオフ電圧と、第2のオフ電圧とからなる走査信号を印加する、
請求項1記載の画像表示装置。
【請求項5】
前記画素に、前記ソースドライバ回路からの映像信号を印加するスイッチ用トランジスタを備え、
前記スイッチ用トランジスタのゲート端子が接続されたゲート信号線の一端に前記第1のゲートドライバ回路が接続され、前記ゲート信号線の他端に前記第2のゲートドライバ回路が接続されている、
請求項1記載の画像表示装置。
【請求項6】
前記ゲートドライバ回路は、走査方向を反転する機能を有している、
請求項1記載の画像表示装置。
【請求項7】
前記発光素子は、EL表示素子である、
請求項1記載の画像表示装置。
【請求項8】
発光素子を有する画素がマトリックス状に配置された表示画面と、
前記画素行ごとに配置された、第1のゲート信号線および第2のゲート信号線と、
前記画素列ごとに配置されたソース信号線と、
第1のゲートドライバ回路と、
第2のゲートドライバ回路と、
前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
前記第1のゲート信号線および前記第2のゲート信号線の一端に、前記第1のゲートドライバ回路が接続され、
前記第1のゲート信号線の他端に前記第2のゲートドライバ回路が接続され、
前記第1のゲートドライバ回路と前記第2のゲートドライバ回路とは、前記第1のゲート信号線に第1の走査信号を印加し、
前記第1のゲートドライバ回路は、前記第2のゲート信号線に第2の走査信号を印加する、
画像表示装置。
【請求項9】
前記ゲートドライバ回路は、制御端子を具備し、
前記ゲートドライバ回路は、
オン電圧と第1のオフ電圧とからなる走査信号を、前記ゲート信号線に印加する第1の動作モードと、
オン電圧と第1のオフ電圧と第2のオフ電圧とからなる走査信号を、前記ゲート信号線に印加する第2の動作モードとを有し、
前記ゲートドライバ回路の前記制御端子に印加したロジック信号により、前記第1の動作モードまたは前記第2の動作モードを選択する、
請求項8記載の画像表示装置。
【請求項10】
前記第1のゲートドライバ回路のシフトレジスタの動作クロックと、
前記第2のゲートドライバ回路のシフトレジスタの動作クロックとは、異なるクロックである、
請求項8記載の画像表示装置。
【請求項11】
前記画素に、前記ソースドライバ回路からの映像信号を印加するスイッチ用トランジスタを備え、
前記スイッチ用トランジスタのゲート端子が接続されたゲート信号線に、オン電圧と、第1のオフ電圧と、第2のオフ電圧とからなる走査信号を印加する、
請求項8記載の画像表示装置。
【請求項12】
前記画素に、前記ソースドライバ回路からの映像信号を印加するスイッチ用トランジスタを備え、
前記スイッチ用トランジスタのゲート端子が接続されたゲート信号線の一端に前記第1のゲートドライバ回路が接続され、前記ゲート信号線の他端に前記第2のゲートドライバ回路が接続されている、
請求項8記載の画像表示装置。
【請求項13】
前記ゲートドライバ回路は、走査方向を反転する機能を有している、
請求項8記載の画像表示装置。
【請求項14】
前記発光素子は、EL表示素子である、
請求項8記載の画像表示装置。
【請求項15】
発光素子を有する画素がマトリックス状に配置され、L(Lは2以上の整数)画素行の有効画素行を有する表示画面と、
前記画素行ごとに配置された、N(Nは2以上の整数)本のゲート信号線と、
前記画素列ごとに配置されたソース信号線と、
第1のゲートドライバ回路と、
第2のゲートドライバ回路と、
前記ソース信号線に映像信号を出力するソースドライバ回路とを具備し、
前記第1のゲートドライバ回路は、L個の段数を有する第1のシフトレジスタ部を備え、
前記第2のゲートドライバ回路は、L/N個の段数を有する第2のシフトレジスタ部をN個備えている、
画像表示装置。
【請求項16】
前記第1のゲートドライバ回路のシフトレジスタの動作クロックと、
前記第2のゲートドライバ回路のシフトレジスタの動作クロックとは、異なるクロックである、
請求項15記載の画像表示装置。
【請求項17】
前記画素に、前記ソースドライバ回路からの映像信号を印加するスイッチ用トランジスタを備え、
前記スイッチ用トランジスタのゲート端子が接続されたゲート信号線に、オン電圧と、第1のオフ電圧と、第2のオフ電圧とからなる走査信号を印加する、
請求項15記載の画像表示装置。
【請求項18】
前記画素に、前記ソースドライバ回路からの映像信号を印加するスイッチ用トランジスタを備え、
前記スイッチ用トランジスタのゲート端子が接続されたゲート信号線の一端に前記第1のゲートドライバ回路が接続され、前記ゲート信号線の他端に前記第2のゲートドライバ回路が接続されている、
請求項15記載の画像表示装置。
【請求項19】
前記ゲートドライバ回路は、走査方向を反転する機能を有している、
請求項15記載の画像表示装置。
【請求項20】
前記発光素子は、EL表示素子である、
請求項15記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電流発光素子を用いたアクティブマトリクス型の画像表示装置に関する。
【背景技術】
【0002】
近年、有機エレクトロルミネッセンス(Organic Electro−Luminescence。以下、ELまたはOLEDと呼ぶことがある。)素子などを有する画素回路を行列状に配置した表示パネル、およびそれを用いた画像表示装置が商品化されている。EL素子は、アノード電極およびカソード電極間に形成された発光層に電流を流すことにより発光する。
【0003】
画素回路のそれぞれには複数のトランジスタが形成されている。また、表示パネルには、画素回路のそれぞれのトランジスタを制御するための複数種類のゲート信号線が形成されている。これらのゲート信号線には負荷容量の大きいものや比較的負荷容量の小さいものがある。また、それぞれのゲート信号線に印加する制御信号に要求されるスルーレートも異なる。例えば、映像信号電圧を画素回路に供給するゲート信号線は高速のスルーレートが要求されるが、EL素子に流す電流を制御するゲート信号線は比較的遅いスルーレートでも十分である。
【0004】
負荷容量の大きなゲート信号線を高速のスルーレートで駆動する方法として、例えば特許文献1には、1本のゲート信号線を中央付近で分割して2本のゲート信号線とし、それぞれのゲート信号線をそれぞれの駆動回路で駆動する画像表示装置が開示されている。また、特許文献2には、1本のゲート信号線を分割することなしにゲート信号線の両端から同一の駆動波形を印加する、いわゆる両側駆動を行う画像表示装置が開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2006−154822号公報
【特許文献2】特開2012−068592号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
前述したように表示パネルには、画素回路に含まれるトランジスタのそれぞれに対してゲート信号線が形成されており、1画素回路あたりに含まれるトランジスタの数が増えるとゲート信号線の種類も増加する。また、1種類あたりのゲート信号線の数は垂直方向の画素回路の数に等しく、たとえばXGA仕様の表示パネルであれば768本、SXGA仕様の表示パネルであれば1024本である。したがって、例えば、4種類のゲート信号線が形成されたSXGA仕様の表示パネルであれば、ゲート信号線の総数は、1024×4=4096本である。
【0007】
画像表示装置には、これら多数のゲート信号線を駆動するためのゲート信号線駆動回路(ゲートドライバ回路)が設けられている。ゲートドライバ回路は、ゲートドライバ集積回路として集積化され、表示パネルから引き出されたゲート信号線の端子の付近に実装されている。
【0008】
しかしながら、両側駆動を行うゲート信号線と両側駆動を行わない(片側駆動を行う)ゲート信号線とが混在する場合には、一般に、表示パネルの一方から引き出されたゲート信号線の端子の数およびその配列と、他方から引き出されたゲート信号線の端子の数およびその配列とは異なる。
【0009】
加えて、画像表示装置の仕様等が異なると、画素数が異なり1画素回路あたりに含まれるトランジスタの数も異なるので、駆動すべきゲート信号線の数も異なる。また、両側駆動すべきゲート信号線の数も異なる。表示パネルから引き出されたゲート信号線の端子の数および配列に応じて、さらには画像表示装置の仕様等に応じて専用のゲートドライバ集積回路を作成すると、多大な費用が発生し、また、多大な時間が必要になるといった課題があった。
【0010】
本開示はこれらの課題に鑑みなされたものであり、ゲート信号線の端子の数および配列にかかわらず、また、画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路(IC)を用いた画像表示装置および画像表示装置の駆動方法を提供することを目的とする。
【課題を解決するための手段】
【0011】
本開示の一態様に係る画像表示装置は、画素回路を行列状に複数配置した表示パネルと、表示パネルを駆動する駆動回路とを備えた画像表示装置であって、マトリックス状に配置された画素回路を有する表示画面と、表示画面を駆動するゲートドライバ回路とを備えたものである。表示画面の左辺および右辺には、ゲートドライバ回路14、15が配置されているものである。
【0012】
画素回路には、複数のゲート信号線が配置され、そのうち1本以上のゲート信号線が、左右に配置されたゲートドライバ回路14および15で駆動され、他の1本のゲート信号線が、左右に配置されたゲートドライバ回路14、15のいずれかにより駆動される。
【0013】
表示画面には、発光素子を有する画素がマトリックス状に配置され、L(Lは2以上の整数)画素行の有効画素行を有する。なお、有効画素行とは、画像表示に寄与する画素行である。画素行ごとに配置された、N(Nは2以上の整数)本のゲート信号線と、画素列ごとに配置されたソース信号線と、第1のゲートドライバ回路と、第2のゲートドライバ回路と、ソース信号線に映像信号を出力するソースドライバ回路とを具備する。
【0014】
第1のゲートドライバ回路および第2のゲートドライバ回路は、それぞれN個のシフトレジスタ回路を有し、画素行ごとに配置された、N本のゲート信号線のうち、a(aは1以上、(N−1)以下の整数)本のゲート信号線は、一端を前記第1のゲートドライバ回路と接続され、他端を前記第2のゲートドライバ回路に接続されている。また、第1のゲートドライバ回路の1番目からN番目の前記シフトレジスタ回路のM1(M1は1以上、L以下の整数)段目は、M1画素行目の1番目からN番目のゲート信号線と電気的に接続されている。
【0015】
第2のゲートドライバ回路のa+1番目からN番目のシフトレジスタ回路のM2(M2は1以上、L×a/N以下の整数)段目は、M2画素行目以外の1番目からa番目のいずれかのゲート信号線と電気的に接続されている。
【0016】
また、他の開示例では、ゲートドライバ回路15は、表示画面の有効な画素回路行の数(L行)と、同じ数の段数を有する第1のシフトレジスタ部を備え、第1のシフトレジスタ部で作成した第1の制御信号を画素回路行の一方から第1のゲート信号線のそれぞれに供給する第1のゲートドライバ部を有する。
【0017】
ゲートドライバ回路14は、表示画面の有効な画素回路行の数の少なくともL/N(Nは2以上の整数)個の段数を有する第2のシフトレジスタ部をN個備え、第2のシフトレジスタ部のそれぞれで作成した第1の制御信号を画素回路行の他方から、第1のゲート信号線のそれぞれに供給する第2のゲートドライバ部を有することを特徴とする。
【0018】
この構成により、ゲート信号線の端子の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することができる。
【0019】
また、画像表示装置は、独立したクロック入力端子とイネーブル入力端子とデータ入力端子とを有し、かつ、表示パネルに含まれる画素回路行の数の半分以下の長さのシフトレジスタ部を複数集積したゲートドライバ集積回路を複数用いて、第1のゲートドライバ回路と第2のゲートドライバ回路とを構成することが望ましい。
【発明の効果】
【0020】
本画像表示装置によれば、ゲート信号線の端子の数および配列にかかわらず、また、画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することができる。
【図面の簡単な説明】
【0021】
【図1】図1は、実施の形態1にかかる画像表示装置の構成を示す模式図である。
【図2】図2は、実施の形態1にかかる画素回路の回路図である。
【図3】図3は、実施の形態1にかかる画像表示装置の構成を示す模式図である。
【図4】図4は、実施の形態1にかかる画像表示装置の画素回路の回路図である。
【図5】図5は、実施の形態1にかかる画素回路の書込期間にかかる動作を説明するための図である。
【図6】図6は、実施の形態1にかかる画素回路の表示期間にかかる動作を説明するための図である。
【図7】図7は、実施の形態1にかかる動作を示すタイミングチャートである。
【図8】図8は、実施の形態1にかかる映像信号電圧、書込制御信号、表示制御信号のタイミングチャートである。
【図9】図9は、実施の形態1にかかるゲートドライバ集積回路の回路図である。
【図10】図10は、実施の形態1にかかる第1のゲートドライバ回路および第2のゲートドライバ回路の構成図である。
【図11】図11は、実施の形態1にかかる画像表示装置の構成図である。
【図12】図12は、実施の形態1にかかる第1のゲートドライバ回路の動作を示すタイミングチャートである。
【図13】図13は、実施の形態1にかかる第2のゲートドライバ回路の動作を示すタイミングチャートである。
【図14】図14は、実施の形態1にかかる第2のゲートドライバ回路の動作の他の一例を示すタイミングチャートである。
【図15】図15は、実施の形態1にかかる第1のゲートドライバ回路および第2のゲートドライバ回路の構成図である。
【図16】図16は、実施の形態1にかかる他のゲートドライバ集積回路の回路図である。
【図17】図17は、実施の形態1にかかるゲートドライバ集積回路の出力波形図である。
【図18】図18は、実施の形態1にかかる他のゲートドライバ集積回路の回路図である。
【図19】図19は、実施の形態1にかかるゲードドライバ回路の説明図である。
【図20】図20は、実施の形態1にかかるゲードドライバ回路の説明図である。
【図21】図21は、実施の形態1にかかる画像表示装置の構成図である。
【図22】図22は、実施の形態1にかかるゲートドライバ集積回路の出力波形図である。
【図23】図23は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図24】図24は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図25】図25は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図26】図26は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図27】図27は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図28】図28は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図29】図29は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図30】図30は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図31】図31は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図32】図32は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図33】図33は、実施の形態1にかかる画像表示装置の構成図である。
【図34】図34は、実施の形態1にかかる画像表示装置の構成図である。
【図35】図35は、実施の形態1にかかる画像表示装置の構成図である。
【図36】図36は、実施の形態1にかかる画像表示装置の構成図である。
【図37】図37は、実施の形態1にかかる画像表示装置の構成図である。
【図38】図38は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図39】図39は、実施の形態1にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図40】図40は、実施の形態2にかかる画像表示装置の画素回路の回路図である。
【図41】図41は、実施の形態2にかかる画素回路の動作を説明するためのタイミングチャートである。
【図42】図42は、実施の形態2にかかるゲートドライバ集積回路の回路図である。
【図43】図43は、実施の形態2にかかる第1のゲートドライバ回路および第2のゲートドライバ回路の構成図である。
【図44】図44は、実施の形態2にかかる画像表示装置の構成図である。
【図45】図45は、実施の形態2にかかる第2のゲートドライバ回路の動作を示すタイミングチャートである。
【図46】図46は、実施の形態2にかかる画像表示装置の画素回路の回路図である。
【図47】図47は、実施の形態3にかかる画素回路の回路図である。
【図48】図48は、実施の形態3にかかる画像表示装置の構成図である。
【図49】図49は、実施の形態3にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図50】図50は、実施の形態3にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図51】図51は、実施の形態3にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図52】図52は、実施の形態3にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図53】図53は、実施の形態3にかかるゲートドライバ回路の動作を示すタイミングチャートである。
【図54】図54は、画像表示装置の説明図である。
【図55】図55は、画像表示装置の説明図である。
【図56】図56は、画像表示装置の説明図である。
【発明を実施するための形態】
【0022】
(本開示の基礎となった知見)
以下、本開示を説明する前に、本開示の基礎となった知見について説明する。
【0023】
前述したように、表示パネルには、画素回路に含まれるトランジスタのそれぞれに対してゲート信号線が形成されており、1画素回路あたりに含まれるトランジスタの数が増えるとゲート信号線の種類も増加する。また、1種類あたりのゲート信号線の数は垂直方向の画素回路の数に等しく、たとえばXGA仕様の表示パネルであれば768本、SXGA仕様の表示パネルであれば1024本である。したがって、例えば、4種類のゲート信号線が形成されたSXGA仕様の表示パネルであれば、ゲート信号線の総数は、1024×4=4096本である。
【0024】
画像表示装置には、これら多数のゲート信号線を駆動するためのゲートドライバ回路が設けられている。ゲートドライバ回路は、ゲートドライバ集積回路として集積化され、表示パネルから引き出されたゲート信号線の端子の付近に実装されている。
【0025】
しかしながら、両側駆動を行うゲート信号線と両側駆動を行わない(片側駆動を行う)ゲート信号線とが混在する場合には、一般に、表示パネルの一方から引き出されたゲート信号線の端子の数およびその配列と、他方から引き出されたゲート信号線の端子の数およびその配列とは異なる。
【0026】
加えて、画像表示装置の仕様等が異なると、画素数が異なり1画素回路あたりに含まれるトランジスタの数も異なるので、駆動すべきゲート信号線の数も異なる。また、両側駆動すべきゲート信号線の数も異なる。表示パネルから引き出されたゲート信号線の端子の数および配列に応じて、さらには画像表示装置の仕様等に応じて専用のゲートドライバ集積回路を作成すると、多大な費用が発生し、また、多大な時間が必要になるといった課題があった。
【0027】
そこで、本発明者らは、高速で駆動すべきゲート信号線および両側駆動すべきゲート信号線の数にかかわらず、また、ゲート信号線の配列にかかわらず使用できる汎用性の高いゲートドライバ集積回路を有する画像表示装置を創作するに至った。
【0028】
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。
【0029】
なお、発明者らは、当業者が本開示を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
【0030】
以下、実施の形態にかかる画像表示装置について、図面を用いて説明する。画像表示装置は、画素回路を行列状に複数配置した表示パネルと、表示パネルを駆動する駆動回路とを備える。ここでは、表示パネルとして、駆動用トランジスタを用いてEL素子を発光させるアクティブマトリクス型の画素回路を複数配置した表示パネル(EL表示パネル)と、その表示パネルを駆動する駆動回路とを備えた画像表示装置について説明する。
【0031】
以下に説明する画像表示装置によれば、ゲート信号線の端子の数および配列にかかわらず、また、画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することが可能となる。また、高いスルーレートが必要なゲート信号線は、両側駆動を容易に実現でき、高速に駆動することができる。また、高いスルーレートが必要でないゲート信号線は、片側駆動を容易に実現でき、ゲートドライバ回路の使用個数を削減できるため、パネルモジュールの低コスト化を実現できる。
【0032】
(実施の形態1)
本開示の一態様に係る画像表示装置は、画素回路を行列状に複数配置した表示パネルと、表示パネルを駆動する駆動回路とを備えた画像表示装置であって、マトリックス状に配置された画素回路を有する表示画面と、表示画面を駆動するゲートドライバ回路とを備えたものである。表示画面の左辺および右辺には、ゲートドライバ回路が配置されているものである。
【0033】
画素回路には、複数のゲート信号線が配置され、そのうち1本以上のゲート信号線が、左右に配置されたゲートドライバ回路で駆動され、他の1本のゲート信号線が、左右に配置されたゲートドライバ回路のいずれかにより駆動される。
【0034】
左右に配置されたゲートドライバ回路のうちの一のゲートドライバ回路は、表示画面の有効な画素回路行の数(L行)と、同じ段数を有する第1のシフトレジスタ部を備え、第1のシフトレジスタ部で作成した第1の制御信号を画素回路行の一方から第1のゲート信号線のそれぞれに供給する第1のゲートドライバ部を有する。
【0035】
左右に配置されたゲートドライバ回路のうちの他のゲートドライバ回路は、表示画面の有効な画素回路行の数の少なくともL/N(Nは2以上の整数)の長さを有する第2のシフトレジスタ部をN個備え、第2のシフトレジスタ部のそれぞれで作成した第1の制御信号を画素回路行の他方から、第1のゲート信号線のそれぞれに供給する第2のゲートドライバ部を有することを特徴とする。
【0036】
また、本開示の一態様に係る画像表示装置は、画素行ごとに配置された、N(Nは2以上の整数)本のゲート信号線と、画素の列ごとに配置されたソース信号線と、第1のゲートドライバ回路と、第2のゲートドライバ回路と、ソース信号線に映像信号を出力するソースドライバ回路とを具備し、第1のゲートドライバ回路および第2のゲートドライバ回路は、それぞれ、N個のシフトレジスタ回路を有し、第1のゲートドライバ回路の1番目からN番目のシフトレジスタ回路は、M1(M1は1以上、L以下の整数)画素行目の1番目からN番目のゲート信号線と電気的に接続され、第2のゲートドライバ回路のa+1番目からN番目のシフトレジスタ回路のM2(M2は1以上、L×a/N以下の整数)段目は、M2画素行目以外の画素行の1番目からa番目のゲート信号線と電気的に接続されているものである。
【0037】
なお、第2のゲートドライバ回路の1番目からa番目のシフトレジスタ回路の1段目は、1画素行目の1番目からa番目のゲート信号線と接続されており、少なくともこの部分においては、シフトレジスタ段数と画素行数とが一致する接続関係となるが、シフトレジスタの段数と画素行数とが一致しない接続関係であってもよい。また、本明細書においては、「シフトレジスタの段数」のことを「シフトレジスタの長さ」と表記することもある。
【0038】
これらのいずれかの構成により、ゲート信号線の端子の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することができる。
【0039】
また、画像表示装置は、独立したクロック入力端子とイネーブル入力端子とデータ入力端子とを有し、かつ、表示パネルに含まれる画素回路行の数の半分以下の長さのシフトレジスタ部を複数集積したゲートドライバ集積回路を複数用いて、第1のゲートドライバ回路と第2のゲートドライバ回路とを構成することが望ましい。
【0040】
図1は、実施の形態1にかかる画像表示装置10の構成を示す模式図である。本実施の形態にかかる画像表示装置10は、表示パネル(EL表示パネル)11と、それを駆動する駆動回路とを備えている。駆動回路は、ソースドライバ回路(ソースドライバIC)16と、第1のゲートドライバ回路(第1のゲートドライバIC)14と、第2のゲートドライバ回路(第2のゲートドライバIC)15と、電源回路(図示せず)とを備えている。
【0041】
図2は、本開示の画像表示装置10の画素構成の説明図である。駆動用トランジスタおよびスイッチ用トランジスタを含むトランジスタQは、薄膜トランジスタ(TFT)として説明している。トランジスタQは、例えば、LDD(Lightly Doped Drain)構造を採用している。
【0042】
また、トランジスタQは、例えば、高温ポリシリコン(HTPS:High−temperature polycrystalline silicon)、低温ポリシリコン(LTPS:Low−temperature poly silicon)、連続粒界シリコン(CGS:Continuous grain silicon)、透明アモルファス酸化物半導体(TAOS:Transparent Amorphous Oxide Semiconductors、IZO)、アモルファスシリコン(AS:amorphous silicon)、赤外線RTA(RTA:rapid thermal annealing)で形成される。また、第1のゲートドライバ回路14、第2のゲートドライバ15およびソースドライバ回路16は、例えば半導体チップで形成されている。
【0043】
図2では、画素を構成するすべてのトランジスタQは、一例としてp型で構成されている。
【0044】
トランジスタQは、例えば、トップゲート構造を有している。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、発光素子15から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。
【0045】
ゲート信号線22(i)またはソース信号線21(i)、もしくはゲート信号線22(i)とソース信号線21(i)の両方の配線材料として、例えば、銅配線または銅合金配線を採用できるプロセスを実施する。信号線の配線抵抗を低減でき、より大型の表示パネルを実現できるからである。
【0046】
第1のゲートドライバ回路14が駆動(制御)するゲート信号線22(i)は、低インピーダンス化すること好ましい。したがって、前記ゲート信号線22(i)の構成あるいは構造に配線材料として、例えば、銅配線または銅合金配線を採用できるプロセスを実施する。
【0047】
特に、画素回路12を形成する技術としては、低温ポリシリコン(LTPS:Low−temperature poly silicon)を採用する。低温ポリシリコン技術で形成したトランジスタは、トップゲート構造に形成することが容易である。トップゲート構造は、寄生容量が小さく、n型およびp型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができるため、本開示の画像表示装置に使用することが好ましい。なお、銅配線は、例えばTi−Cu−Tiの3層構造を採用する。
【0048】
ゲート信号線22(i)またはソース信号線21(i)などの配線は、例えばトランジスタQが透明アモルファス酸化物半導体(TAOS:Transparent Amorphous Oxide Semiconductors)の場合には、モリブデンMo−Cu−Moの3層構造を採用する。
【0049】
図3は、図1をより具体的な構成を図示した模式図である。画素回路12(i、j)が表示画面192にマトリックス状に配置されている。各画素回路12(i、j)には、ゲート信号線22(i)、23(i)が形成されている。なお、i及びjは1以上の自然数である。
【0050】
ゲート信号線22(i)は、その両側にゲートドライバ集積回路(IC)30が接続されている。ゲート信号線23(i)は、その片方にゲートドライバ集積回路30が接続されている。したがって、ゲート信号線22(i)は両側駆動、ゲート信号線23(i)は片側駆動が実施される。
【0051】
なお、ゲート信号線駆動部、ゲートドライバ集積回路(IC)は、半導体チップで構成されていることが例示される。また、これに限定するものではなく、たとえば、低温ポリシリコン、高温ポリシリコン、TAOS技術を用いて、画素回路12が形成あるいは構成された基板に、直接に、前記ドライバ回路などを形成してもよいことは言うまでのない。
【0052】
また、ソースドライバ回路16も半導体チップで構成されていることが例示される。また、これに限定するものではなく、たとえば、低温ポリシリコン、高温ポリシリコン、TAOS技術を用いて、画素回路が形成あるいは構成された基板に、直接にドライバ回路などを形成してもよいことは言うまでのない。
【0053】
なお、説明を容易にするため、ゲートドライバ集積回路30、ソースドライバ回路16は、半導体チップで構成され、COF(Chip On Film)(図示せず)に実装されているとして説明をする。
【0054】
COF191の表面に光吸収塗料、材料を塗布あるいは形成し、また、シートを貼り付けて、光を吸収するように構成することができる。また、COF191に実装されたドライバ回路の表面に放熱板を配置または形成し、ドライバ回路(30、16)からの放熱を行うこともできる。また、COF191の裏面に放熱シート、放熱板を配置または形成し、ドライバ回路が発生する熱を放熱することもできる。
【0055】
ゲートドライバ集積回路30およびソースドライバ回路16は、COF191に実装されている。前記ゲートドライバ集積回路30は、ゲート信号線22(i)、23(i)に画素回路12のスイッチ用トランジスタQをオン又はオフする制御信号を印加する。ソースドライバ回路16は、ソース信号線21(i)に映像信号電圧を印加する。
【0056】
ゲートドライバ集積回路30を実装したCOF191は、表示パネル(画像表示パネル)11とゲートプリント基板194とを電気的に接続している。ソースドライバ回路16を実装したCOF191は、表示パネル11およびソースプリント基板193と電気的に接続されている。
【0057】
図2に示した画素回路において、コンデンサ20は、第1電極が駆動用トランジスタQ20のゲート端子に電気的に接続され、第2電極が駆動用トランジスタQ20のソース端子に電気的に接続されたコンデンサである。
【0058】
なお、以下の説明において、各素子の端子は、便宜上「〜端子」として表現するが、端子は「電極」としてもよい。たとえば、トランジスタQのゲート端子は、ゲート電極としてもよい。また、単にゲートと記載する場合がある。「〜端子」とは「接続部」、「結線部」、電圧または信号を印加する部分である。
【0059】
コンデンサ20は、まず、定常状態において駆動用トランジスタQ20のゲート−ソース電極間電位(ソース信号線21(i)の電位)を、スイッチ用トランジスタQ22が導通している状態で記憶する。その後、スイッチ用トランジスタQ22がオフ状態となっても、コンデンサ20の電位が確定されるので駆動用トランジスタQ20のゲート電圧が確定される。
【0060】
なお、コンデンサ20は、ソース信号線21(i)、ゲート信号線22(i)にオーバーラップするように(重なるように)形成または配置する。この場合、レイアウトの自由度が向上し、素子間のスペースをより広く確保することが可能になり、歩留まりが向上する。
【0061】
図2に示した画素回路にかかる発光素子15については、ソース信号線21(i)、ゲート信号線22(i)上に、発光素子のアノード電極あるいはカソード電極を配置または形成することにより、ソース信号線21(i)、ゲート信号線22(i)からの電界が、アノード電極あるいはカソード電極で遮蔽される。遮蔽により画像表示へのノイズを低減させることができる。
【0062】
ソース信号線21(i)、ゲート信号線22(i)に絶縁膜あるいはアクリル材料からなる絶縁膜(平坦化膜)を形成して絶縁し、絶縁膜上に画素電極を形成する。
【0063】
このようにゲート信号線22(i)等上の少なくとも1部に画素電極を重ねる構成をハイアパーチャ(HA)構造と呼ぶ。不要な干渉光などが低減し、良好な発光状態を実現できる。
【0064】
なお、図2は、画素回路12を構成するトランジスタがpチャンネルの場合の実施の形態である。画素回路12を構成するトランジスタがnチャンネルの場合は、図4のように構成される。なお、画素回路を構成するトランジスタの極性がnチャンネルの場合は、以下に説明する図7、図8の信号波形は極性反転させればよいので、トランジスタがnチャンネルの場合のタイミングチャートなどは、説明を省略する。
【0065】
画素回路12(i、j)の画素電極は、ITO、IGZO(インジウム(Indium)、ガリウム(Gallium)、亜鉛(Zinc)、酸素(Oxygen))、IZO、透明アモルファス酸化物半導体(TAOS)などからなる透明電極を用いることができる。
【0066】
本実施の形態に係る表示装置では、画素回路12(i、j)位置に対応して、赤(R)、緑(G)、青(B)からなるカラーフィルターを形成することができる。なお、カラーフィルターは、RGBに限定されものではない、シアン(C)、マゼンダ(M)、イエロー(Y)色の画素を形成してもよい。また、白(W)の画素を形成してもよい。つまり、表示パネル11にR、G、B、W画素回路をマトリックス状に配置する。
【0067】
画素はRGBの3画素回路、またはRGBWの4画素回路で正方形の形状となるように作製する。したがって、R、G、Bの各画素は縦長の画素形状となる。
【0068】
R、G、Bの画素開口率は、異ならせてもよい。開口率を異ならせることにより、各RGBの発光素子15に流れる電流密度を異ならせることができる。電流密度を異ならせることにより、RGBの発光素子15の劣化速度を同一にすることができる。劣化速度を同一にすれば、表示装置のホワイトバランスずれが発生しない。
【0069】
表示装置のカラー化は、マスク蒸着により行うが、本実施の形態はこれに限定するものではない。たとえば、青色発光のEL層を形成し、発光する青色光を、R、G、Bの色変換層(CCM:カラーチェンジミディアムズ)でR、G、B光に変換してもよい。
【0070】
なお、表示装置の光出射面には、円偏光板(円偏光フィルム)(図示せず)を配置することができる。偏光板と位相フィルムを一体したものは円偏光板(円偏光フィルム)と呼ばれる。
【0071】
図2の画素回路12(i、j)においては、図1に図示するように、ゲート信号線22(i)が、第1のゲートドライバ回路14および第2のゲートドライバ回路15に接続されている。詳細には、第2のスイッチ用トランジスタQ22のゲート端子が接続されたゲート信号線22(i)の一端に第1のゲートドライバ回路14が接続され、ゲート信号線22(i)の他端に第2のゲートドライバ回路15が接続されている。これは、以下の理由による。
【0072】
ゲート信号線22(i)は、第2のスイッチ用トランジスタQ22に接続されている。第2のスイッチ用トランジスタQ22は、映像信号Vsg(j)を画素回路12(i、j)に書き込むトランジスタであり、トランジスタQ22を高速にオンオフ(高スルーレート動作)させる必要があるからである。ゲート信号線22(i)は、第1のゲートドライバ回路14および第2のゲートドライバ回路15で駆動する(両側駆動する)ことにより、高スルーレート動作を実現できる。
【0073】
なお、一例として、第1のゲートドライバ回路14は、表示画面11の左側に配置され、第2のゲートドライバ回路15は、表示画面11の右側に配置される。
【0074】
ゲート信号線23(i)は、第1のスイッチ用トランジスタQ23に接続されている。第1のスイッチ用トランジスタQ23は、駆動用トランジスタQ20のオフセットキャンセル動作を実施するトランジスタであり、スイッチ用トランジスタQ23をオン又はオフさせる。
【0075】
スイッチ用トランジスタQ22は、ゲート信号線22(i)に接続されている。ゲート信号線22(i)は両側駆動が実施される。したがって、スイッチ用トランジスタQ22は、高速でオン又はオフ動作させることができる。つまり、スイッチ用トランジスタQ22は高スルーレート動作を実現できる。
【0076】
ゲート信号線22(i)を第1のゲートドライバ回路14および第2のゲートドライバ回路15で駆動することにより、表示画面11の左右、中央での輝度傾斜などがなくなり、良好な画像表示を実現できる。また、ゲート信号線22(i)の負荷容量が大きくても、良好にドライブすることができる。
【0077】
ゲート信号線23(i)には、第1のゲートドライバ回路14が接続されている。第2のスイッチ用トランジスタQ23は、駆動用トランジスタQ20とEL素子D20間に配置されている。第2のスイッチ用トランジスタQ23は、EL素子D20に供給する電流をオン又はオフ(供給又は遮断)する機能を有する。EL素子D20に供給する電流のオン又はオフは、高スルーレートを必要としない。低スルーレートで十分である。したがって、ゲート信号線23(i)は、第1のゲートドライバ回路14で駆動(片側駆動)しても、実用上、十分な性能を得ることができる。
【0078】
表示パネル(EL表示パネル)11は、画素回路12(i、j)がn行m列の行列状に複数配置されている(1≦i≦n、1≦j≦m)。図1において列方向に配置された画素回路12(1、j)〜12(n、j)で構成される画素回路列のそれぞれに独立にソース信号線21(j)が接続されている。また、行方向に配置された画素回路12(i、1)〜12(i、m)で構成される画素回路行のそれぞれに独立に第1のゲート信号線22(i)と第2のゲート信号線23(i)とが接続されている。以下、第1のゲート信号線22(i)を単にゲート信号線22(i)、第2のゲート信号線23(i)を単にゲート信号線23(i)と呼称する。なお、n、mは1以上の自然数である。
【0079】
ソース信号線21(j)のそれぞれは、図1において表示パネル11の上辺または下辺、もしくは上辺と可変の両方から引き出されて、ソースドライバ回路16に接続されている。
【0080】
ゲート信号線22(i)のそれぞれは、図1において表示パネル11の左辺から引き出されて第1のゲートドライバ回路14に接続されるとともに、表示パネル11の右辺からも引き出されて第2のゲートドライバ回路15に接続されている。したがって、ゲート信号線22(i)は両側駆動される。
【0081】
ゲート信号線23(i)のそれぞれは、図1において表示パネル11の左辺から引き出されて第1のゲートドライバ回路14に接続されている。
【0082】
以上のように本実施の形態にかかる表示パネル11は、行方向に配置された画素回路12(i、1)〜12(i、m)に共通にゲート信号線22(i)とゲート信号線23(i)とが接続されている。
【0083】
ゲート信号線22(i)は表示パネル11の両側から引き出されて、一方は第1のゲートドライバ回路14に接続され、他方は第2のゲートドライバ回路15に接続されている。ゲート信号線23(i)は表示パネル11の一方からのみ引き出されて第1のゲートドライバ回路14に接続されている。
【0084】
ソースドライバ回路16は、ソース信号線21(j)のそれぞれに、独立に映像信号電圧Vsg(j)を供給する。なお、映像信号電圧Vsg(j)としたが、電圧に限定するものではない。たとえば、映像信号電流であってもよい。また、映像に限定されるものではなく、画素回路12に印加する信号であればいずれの信号等であってもよい。
【0085】
第1のゲートドライバ回路14は、ゲート信号線22(i)のそれぞれに第1の制御信号である書込制御信号CNT22(i)を供給し、ゲート信号線23(i)のそれぞれに第2の制御信号である表示制御信号CNT23(i)を供給する。
【0086】
第2のゲートドライバ回路15は、ゲート信号線22(i)のそれぞれに第1の制御信号である書込制御信号CNT22(i)を供給する。第2のゲートドライバ回路15が供給する書込制御信号CNT22(i)は、第1のゲートドライバ回路14が供給する書込制御信号CNT22(i)と同一の電圧波形を有する信号である。
【0087】
以上のように、本実施の形態においては、ゲート信号線22(i)は両側駆動をおこなう第1のゲート信号線であり、ゲート信号線23(i)は片側駆動を行う第2のゲート信号線である。
【0088】
なお、以下では、第1の制御信号である書込制御信号CNT22(i)を単に書込制御信号CNT22(i)、第2の制御信号である表示制御信号CNT23(i)を単に表示制御信号CNT23(i)と呼称する。
【0089】
電源回路は、全ての画素回路12(1、1)〜12(n、m)に共通に接続された高圧側の電源線にアノード電圧Vddを供給し、低圧側のカソード電源線に電圧Vssを供給する。これら電圧Vddおよび電圧Vssの電源は、後述するEL素子を発光させるための電源である。本実施の形態においては、高圧側の電圧(アノード電圧)Vdd=10(V)、低圧側の電圧(カソード電圧)Vss=0(V)である。これらの数値は画素回路の仕様や各素子の特性に応じて最適に設定することが望ましい。
【0090】
次に、画素回路12(i、j)について説明する。
【0091】
図2は、本実施の形態にかかる画像表示装置10の画素回路12(i、j)の回路図である。本実施の形態にかかる画素回路12(i、j)は、電流発光素子であるEL素子D20と、駆動用トランジスタQ20と、コンデンサC20と、スイッチとして動作するトランジスタQ22およびトランジスタQ23とを備えている。
【0092】
駆動用トランジスタQ20は、映像信号電圧Vsg(j)に応じた電流をEL素子D20に流す。コンデンサC20は、映像信号電圧Vsg(j)を保持する。トランジスタQ22は映像信号電圧Vsg(j)をコンデンサC20に書込むためのスイッチである。トランジスタQ23は、EL素子D20に電流を供給して発光させるためのスイッチである。
【0093】
画素回路12(i、j)の高圧側の電源線28には電源回路から電圧Vddが供給され、低圧側の電源線29には電源回路から電圧Vssが供給される。そして、駆動用トランジスタQ20のソースは電源線28に接続され、駆動用トランジスタQ20のドレインはトランジスタQ23のソースに接続され、トランジスタQ23のドレインはEL素子D20のアノードの電源線28に接続され、EL素子D20のカソードは電源線29に接続されている。
【0094】
トランジスタQ22は、ソース信号線21(i)に印加された映像信号を、画素回路12(i、j)に印加する機能を有する。駆動用トランジスタQ20のゲート端子とソース端子との間には、コンデンサC20が接続されている。トランジスタQ22のドレイン端子(または、ソース端子)は、駆動用トランジスタQ20のゲートに接続され、トランジスタQ22のソース端子(または、ドレイン端子)は映像信号電圧Vsg(j)を伝達するソース信号線21(j)に接続され、トランジスタQ22のゲート端子はゲート信号線22(i)に接続されている。上記構成により、トランジスタQ22が導通することにより、駆動用トランジスタQ20のゲート端子には、映像信号電圧Vsg(j)が供給される。
【0095】
トランジスタQ23は、前述したように駆動用トランジスタQ20のドレインとEL素子D20のアノード端子との間に接続された第2のスイッチ用トランジスタである。トランジスタQ23が導通することにより、駆動用トランジスタQ20で制御される電流がEL素子D20に供給される。
【0096】
以上のように、本実施の形態にかかる表示パネル11は、列方向に配置された画素回路12(1、j)〜12(n、j)で構成される画素回路列のそれぞれに独立に映像信号電圧Vsg(j)を供給するソース信号線21(j)を有するとともに、行方向に配置された画素回路12(i、1)〜12(i、m)で構成される画素回路行のそれぞれに独立に、かつ、画素回路行の両側から第1の制御信号(書込制御信号CNT22(i))を供給する第1のゲート信号線(ゲート信号線22(i))と、画素回路行のそれぞれに独立に、かつ、画素回路行の片側から第2の制御信号(表示制御信号CNT23(i))を供給する第2のゲート信号線(ゲート信号線23(i))とを有する。
【0097】
なお、本実施の形態においては、駆動用トランジスタQ20、および、トランジスタQ22およびQ23は、全てPチャンネル薄膜トランジスタであるとして説明したが、本開示はこれに限定されるものではない。たとえば、Nチャンネルの薄膜トランジスタであってもよい。また、PチャンネルとNチャンネルの薄膜トランジスタの両方を用いて画素回路12を構成してもよい。
【0098】
次に、画素回路12(i、j)の動作について説明する。画素回路12(i、j)のそれぞれは、1フィールド期間を、書込期間Twと表示期間Tdと含む複数の期間に分割し、書込期間Twでは画素回路12(i、j)で表示すべき映像信号電圧Vsg(j)の書込み動作を行い、表示期間Tdでは書込んだ映像信号電圧Vsg(j)に基づきEL素子D20を発光させる。
【0099】
(書込期間Tw)
図5は、本実施の形態にかかる画像表示装置10の画素回路12(i、j)の書込期間Twにおける動作を説明するための図である。なお、図5には、図1のトランジスタQ22およびQ23をそれぞれスイッチの記号で示している。また、電流の流れない経路については点線で示している。
【0100】
書込み動作を行うには、書込制御信号CNT22(i)をオン電圧レベル(V22on)にしてトランジスタQ22をオン状態とする。すると、駆動用トランジスタQ20のゲート端子に映像信号電圧Vsg(j)が印加され、コンデンサC20の端子間は電圧(Vdd−Vsg(j))に充電される。書込み動作の終了後、書込制御信号CNT22(i)をオフ電圧レベル(V22off)にしてトランジスタQ22をオフ状態とする。
【0101】
この間、表示制御信号CNT23(i)をオフ電圧レベル(V23off)にしてトランジスタQ23をオフ状態とする。これにより、EL素子D20に電流が流れないのでEL素子D20は発光しない。
【0102】
なお、詳細は後述するが、ソース信号線21(j)を用いて、列方向に配置されたn個の画素回路12(1、j)〜12(n、j)で1フィールド期間内に書込み動作を順次行わなければならない。そのため、1つの画素回路12(i、j)に割り当てられる書込期間Twの時間はわずかであり、本実施の形態においては、1μsである。
【0103】
(表示期間Td)
図6は、本実施の形態にかかる画像表示装置10の画素回路12(i、j)の表示期間Tdにおける動作を説明するための図である。
【0104】
書込制御信号CNT22(i)を電圧V22offにしてトランジスタQ22をオフ状態としたまま、表示制御信号CNT23(i)をオン電圧レベル(V23on)にしてトランジスタQ23をオン状態とする。すると、駆動用トランジスタQ20のドレイン電圧が上昇して、ゲート−ソース間の電圧(Vdd−Vsg(j))に応じた電流がEL素子D20に流れる。
【0105】
以上のようにして、表示期間Tdでは、書込期間Twで書込んだ映像信号電圧Vsg(j)に応じた輝度でEL素子D20が発光する。
【0106】
なお、表示期間Tdを長く設定することによりEL素子D20の発光期間が長くなるので、画像表示装置10の輝度を向上させることができる。本実施の形態においては、書込期間Twを除く1フィールド期間のほとんどの期間を表示期間Tdとしている。
【0107】
次に、本実施の形態にかかる画像表示装置10の動作について説明する。
【0108】
図7は、本実施の形態にかかる画像表示装置10の動作を示すタイミングチャートである。なお以下では、行方向に配置されたi行目の画素回路12(i、1)〜12(i、m)の構成する画素行を、ラインiと略記する。
【0109】
本開示の実施の形態においては、ライン1の画素回路12(1、1)〜12(1、m)の書込期間Tw1を1フィールド期間(あるいは、1フレーム期間)の最初に設定し、書込期間Tw1終了後次の書込期間Tw1までの所定の期間をライン1の画素回路12(1、1)〜12(1、m)の表示期間Td1に設定している。
【0110】
また、ライン2の画素回路12(2、1)〜12(2、m)の書込期間Tw2を書込期間Tw1の終了直後に設定し、書込期間Tw2終了後次の書込期間Tw2までの所定の期間をライン2の画素回路12(2、1)〜12(2、m)の表示期間Td2に設定している。
【0111】
以下、同様に、ラインiの画素回路12(i、1)〜12(i、m)の書込期間Twiを書込期間Tw(i−1)の終了直後に設定し、書込期間Twi終了後、次の書込期間Twiまでの所定の期間をラインiの画素回路12(i、1)〜12(i、m)の表示期間Tdiに設定している。
【0112】
以上のように、書込期間Tw1〜Twnを設定することにより、ライン1の画素回路12(1、1)〜12(1、m)からラインnの画素回路12(n、1)〜12(n、m)に至るまで書込み動作を順次行う。また、以上のように表示期間Td1〜Tdnを設定することにより、画素回路のそれぞれにおいて、書込期間Twを除くほとんどの時間で表示動作を行う。
【0113】
図8は、本実施の形態にかかる画像表示装置10の、映像信号電圧Vsg(1)〜Vsg(m)、書込制御信号CNT22(1)〜CNT22(n)、表示制御信号CNT23(1)〜CNT23(n)のタイミングチャートである。なお、図8には、映像信号電圧Vsg(j)のみを示している。
【0114】
ライン1の書込期間Tw1では、ソースドライバ回路16は、ソース信号線21(1)〜21(m)に1ライン目の画素回路12(1、1)〜12(1、m)で表示すべき映像信号電圧Vsg(1)〜Vsg(m)をそれぞれ供給する。そして、ゲート駆動回路は、ライン1の書込制御信号CNT22(1)をオン電圧レベル(V22on)にしてライン1の画素回路12(1、1)〜12(1、m)で書込み動作を行う。その後、ゲート駆動回路は、ライン1の書込制御信号CNT22(1)をオフ電圧レベル(V22off)に戻す。
【0115】
ライン2の書込期間Tw2では、ソースドライバ回路16は、ソース信号線21(1)〜21(m)に2ライン目の画素回路12(2、1)〜12(2、m)で表示すべき映像信号電圧Vsg(1)〜Vsg(m)をそれぞれ供給する。そして、ゲート駆動回路は、ライン2の書込制御信号CNT22(2)をオン電圧レベル(V22on)にしてライン2の画素回路12(2、1)〜12(2、m)で書込み動作を行う。その後、ゲート駆動回路は、書込制御信号CNT22(2)をオフ電圧レベル(V22off)に戻す。
【0116】
以下、同様に、ラインiの書込期間Twiでは、ソースドライバ回路16は、ソース信号線21(1)〜21(m)にiライン目の画素回路12(i、1)〜12(i、m)で表示すべき映像信号電圧Vsg(1)〜Vsg(m)をそれぞれ供給する。次に、ゲート駆動回路は、ラインiの書込制御信号CNT22(i)を電圧V22onにしてラインiの画素回路12(i、1)〜12(i、m)で書込み動作を行う。その後、ゲート駆動回路は、書込制御信号CNT22(i)を電圧V22offに戻す。
【0117】
上記タイミングにより、ゲート駆動回路は、書込制御信号CNT22(1)〜CNT22(n)のそれぞれにパルス状の電圧V22onを互いに重ならないように、順次、印加して、ライン1〜nの画素回路で書込み動作を順次行う。
【0118】
ライン1の表示期間Td1では、ライン1の表示制御信号CNT23(1)を電圧V23onにしてライン1の画素回路12(1、1)〜12(1、m)で表示動作を行う。そして、ゲート駆動回路は、表示期間Td1の最後に表示制御信号CNT23(1)を電圧V23offにして表示動作を終了する。
【0119】
ライン2の表示期間Td2では、ゲート駆動回路は、ライン2の表示制御信号CNT23(2)を電圧V23onにしてライン2の画素回路12(2、1)〜12(2、m)で表示動作を行う。そして、ゲート駆動回路は、表示期間Td2の最後に表示制御信号CNT23(2)を電圧V23offにして表示動作を終了する。
【0120】
同様に、ラインiの表示期間Tdiでは、ゲート駆動回路は、ラインiの表示制御信号CNT23(i)を電圧V23onにしてラインiの画素回路12(i、1)〜12(i、m)で表示動作を行う。そして、表示期間Tdiの最後に表示制御信号CNT23(i)を電圧V23offにして表示動作を終了する。
【0121】
上記タイミングにより、ゲート駆動回路は、表示制御信号CNT23(1)〜CNT23(n)のそれぞれに、書込期間Twを除く1フィールド期間のほとんどの時間で電圧V22onを印加して、ライン1〜nの画素回路で表示動作を順次行う。
【0122】
なお、書込期間Twについては、前述したように、1ラインあたりに割り当てられる書込期間Twの時間はわずかであり、本実施の形態においては1μsに設定されている。この短い書込期間Tw内に書込み動作を行うためには、それぞれの画素回路12(i、j)のトランジスタQ22を高速でオン又はオフさせる必要がある。しかしながら、表示パネル11の表示画面が大きくなると、ゲート信号線22(i)それぞれのインピーダンスが大きくなり、また付随する付加容量も大きくなる。
【0123】
そのため、例えば、表示パネル11の左側に配置された第1のゲートドライバ回路14のみからゲート信号線22(i)に書込制御信号CNT22(i)を供給したと仮定すると、供給側すなわち左側に配置された画素回路のトランジスタQ22のゲート端子には第1のゲートドライバ回路14の出力波形にほぼ等しい電圧波形が印加される。したがって、トランジスタQ22を高速でオン又はオフさせることができる。
【0124】
しかし、ゲート信号線22(i)において、供給側から離れるにつれて電圧波形は鈍る。したがって、右側に配置された画素回路のトランジスタQ22を高速でオン又はオフさせることができなくなる。このため、表示画面の右側に行くほど、クロストークや輝度の傾斜、表示むら等が発生し画像表示品質を低下させることになる。
【0125】
しかしながら、本実施の形態においては、書込制御信号CNT22(i)を供給するゲート信号線22(i)に対して、両側駆動を行っている。すなわち、表示パネル11の左側に配置された第1のゲートドライバ回路14および右側に配置された第2のゲートドライバ回路15の両側から、ゲート信号線22(i)に書込制御信号CNT22(i)を供給している。そのため、電圧波形の鈍りを大幅に抑えることができる。また、表示画面全体の画素回路12(i、j)のトランジスタQ22を高速でオン又はオフさせることができるので、品質の高い画像を表示することができる。
【0126】
一方、表示期間Tdについては、表示制御信号CNT23(i)を供給するゲート信号線23(i)に対しては片側駆動を行っている。すなわち、表示パネル11の左側に配置された第1のゲートドライバ回路14のみから、ゲート信号線23(i)に表示制御信号CNT23(i)が供給される。そのため、ゲート信号線23(i)において、供給側から離れるにつれて電圧波形が鈍る。ゲート信号線23(i)には、スイッチ用トランジスタQ23が接続されている。しかしながら、表示制御信号CNT23(i)の電圧波形の鈍りは、画素回路の表示動作の開始および終了をわずかに遅らせるだけであるので、画像表示品質が低下することはない。
【0127】
次に、第1のゲートドライバ回路14および第2のゲートドライバ回路15の詳細について説明する。図8に示したように、書込制御信号CNT22(1)〜CNT22(n)は電圧V22on、または、電圧V22offを有する電圧波形であって、書込制御信号CNT22(1)を順次シフトすることにより書込制御信号CNT22(2)〜CNT22(n)を生成することができる。
【0128】
また、表示制御信号CNT23(1)〜CNT23(n)についても、電圧V23onまたは電圧V23offを有する電圧波形であって、表示制御信号CNT23(1)を順次シフトすることにより表示制御信号CNT23(2)〜CNT23(n)を生成することができる。
【0129】
そのため、第1のゲートドライバ回路14および第2のゲートドライバ回路15は、デジタル信号をクロック入力毎にシフトして出力するシフトレジスタ部と、複数の電圧から1つを選択して出力する電圧出力部とを用いて構成することができる。
【0130】
本実施の形態においては、シフトレジスタ部と電圧出力部とを組み合わせた回路を複数の出力毎にまとめ、1つのモノシリックICとして集積している。以下、このICをゲートドライバ集積回路と呼称する。また、シフトレジスタ部と電圧出力部とを組み合わせた回路をゲート信号線駆動部と呼称する。
【0131】
以下、説明のために、表示パネル11の行方向の画素数をn=128と仮定する。また、1つのゲートドライバ集積回路は64画素分の出力を有するゲート信号線駆動部が2回路分集積されていると仮定する。しかし、本開示は、表示パネル11の行方向の画素数、およびゲートドライバ回路のゲート信号線駆動部の数とその出力数を上記に限定するものではない。
【0132】
図9は、本実施の形態にかかる画像表示装置10のゲートドライバ集積回路30の回路図である。ゲートドライバ集積回路30は、2つのゲート信号線駆動部32Aおよび32Bを有する。ゲート信号線駆動部32Aは、シフトレジスタ部36Aと電圧出力部38Aとを有する。
【0133】
シフトレジスタ部36Aは、64個のDフリップフロップ42と、Dフリップフロップ42の出力のそれぞれに設けられた64個のアンド(AND)ゲート44とを有する。
【0134】
Dフリップフロップ42のクロック端子のそれぞれはゲートドライバ集積回路30のクロック入力端子CkAに接続されている。64個のDフリップフロップ42はカスケード接続され、先頭のDフリップフロップ42のデータ端子はゲートドライバ集積回路30のデータ入力端子DinAに接続され、最後尾のDフリップフロップ42の出力端子はゲートドライバ集積回路30のデータ出力端子DoutAに接続されている。アンドゲート44それぞれの入力端子の一方は、対応するDフリップフロップ42の出力端子に接続され、他方は、ゲートドライバ集積回路30のイネーブル入力端子EneAに接続されている。
【0135】
シフトレジスタ部36Aは、データ入力端子DinAに入力されたデジタル信号をクロック毎に順次シフトして、それぞれのDフリップフロップ42の出力端子から出力する。このときイネーブル入力端子EneAがハイレベルであれば、Dフリップフロップ42の出力を、対応するアンドゲート44のそれぞれから出力する。また、イネーブル入力端子EneAがローレベルであれば、Dフリップフロップ42の出力にかかわらず、すべてのアンドゲート44からローレベルを出力する。
【0136】
電圧出力部38Aは、64個のレベルシフト部46と、64個のトランジスタ47と、64個のトランジスタ48とを有する。レベルシフト部46は、トランジスタ47およびトランジスタ48をオン又はオフ制御できる電圧に、対応するアンドゲート44の出力をレベルシフトする。
【0137】
トランジスタ47はスイッチとして動作するトランジスタであり、一方の端子はゲートドライバ集積回路30の電源端子VonAに接続され、他方の端子はゲートドライバ集積回路30の出力端子OutAi(1≦i≦64)に接続されている。また、トランジスタ48もスイッチとして動作するトランジスタであり、一方の端子はゲートドライバ集積回路30の電源端子VoffAに接続され、他方の端子はゲートドライバ集積回路30の出力端子OutAiに接続されている。
【0138】
トランジスタ47をオン状態にし、トランジスタ48をオフ状態にすることで、電源端子VonAの電圧を選択して出力する。また、トランジスタ47をオフ状態にし、トランジスタ48をオン状態にすることで、電源端子VoffAの電圧を選択して出力する。
【0139】
ゲート信号線駆動部32Bは、ゲート信号線駆動部32Aと同じ構成であるので、詳細な説明は省略する。ただしゲート信号線駆動部32Bはクロック入力端子CkBとデータ入力端子DinBとデータ出力端子DoutBとイネーブル入力端子EneBと電源端子VonBと電源端子VoffBと出力端子OutB1〜OutB64とを有し、それぞれゲート信号線駆動部32Aのクロック入力端子CkAとデータ入力端子DinAとデータ出力端子DoutAとイネーブル入力端子EneAと電源端子VonAと電源端子VoffAと出力端子OutA1〜OutA64とに対応する。
【0140】
以上のように、本実施の形態にかかるゲートドライバ集積回路30は、独立したクロック入力端子CkAおよびCkBと、イネーブル入力端子EneAおよびEneBと、データ入力端子DinAおよびDinBとを有し、かつ、表示パネルに含まれる画素回路行の数の半分以下の長さのシフトレジスタ部を複数(36A、36B)集積している。
【0141】
一例として、本開示のゲートドライバ集積回路30あるいはゲートドライバ回路14、15に形成するシフトレジスタ部36、あるいはゲートドライバ回路14、15の個数は、画素回路12のゲート信号線数が、m本とした時、m個以上とする。以上の事項は、他の実施の形態にも適用されることは言うまでもない。
【0142】
図10は、本実施の形態にかかる画像表示装置10の第1のゲートドライバ回路14および第2のゲートドライバ回路15の構成図である。
【0143】
第1のゲートドライバ回路14は2つのゲートドライバ集積回路30(1)および30(2)で構成され、第2のゲートドライバ回路15は1つのゲートドライバ集積回路30(3)で構成されている。ここでゲートドライバ集積回路30(1)〜30(3)のそれぞれは、図9に示したゲートドライバ集積回路30と同一の回路構成である。
【0144】
表示パネル11の左側に引き出されたゲート信号線22(1)〜22(128)およびゲート信号線23(1)〜23(128)には、第1のゲートドライバ回路14に搭載されたゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)の出力端子が接続されている。
【0145】
本実施の形態においては、ゲート信号線22(1)には、ゲートドライバ集積回路30(1)の出力端子OutA1が接続され、ゲート信号線22(2)にはゲートドライバ集積回路30(1)の出力端子OutA2が接続され、ゲート信号線22(3)にはゲートドライバ集積回路30(1)の出力端子OutA3が接続され、・・・、ゲート信号線22(64)にはゲートドライバ集積回路30(1)の出力端子OutA64が接続されている。
【0146】
また、ゲート信号線23(1)にはゲートドライバ集積回路30(1)の出力端子OutB1が接続され、ゲート信号線23(2)にはゲートドライバ集積回路30(1)の出力端子OutB2が接続され、・・・、ゲート信号線23(64)にはゲートドライバ集積回路30(1)の出力端子OutB64が接続されている。
【0147】
また、ゲート信号線22(65)にはゲートドライバ集積回路30(2)の出力端子OutA1が接続され、ゲート信号線22(66)にはゲートドライバ集積回路30(2)の出力端子OutA2が接続され、ゲート信号線22(67)にはゲートドライバ集積回路30(2)の出力端子OutA3が接続され、・・・、ゲート信号線22(128)にはゲートドライバ集積回路30(2)の出力端子OutA64が接続されている。
【0148】
また、ゲート信号線23(65)にはゲートドライバ集積回路30(2)の出力端子OutB1が接続され、ゲート信号線23(66)にはゲートドライバ集積回路30(2)の出力端子OutB2が接続され、・・・、ゲート信号線23(128)にはゲートドライバ集積回路30(2)の出力端子OutB64が接続されている。
【0149】
ゲートドライバ集積回路30(1)のクロック入力端子CkAとクロック入力端子CkBとゲートドライバ集積回路30(2)のクロック入力端子CkAとクロック入力端子CkBとは互いに接続されて、第1のクロックCK1が入力される。
【0150】
また、ゲートドライバ集積回路30(1)のイネーブル入力端子EneAとイネーブル入力端子EneBとゲートドライバ集積回路30(2)のイネーブル入力端子EneAとイネーブル入力端子EneBとは互いに接続されて、イネーブル信号EN1が入力される。
【0151】
ゲートドライバ集積回路30(1)のデータ出力端子DoutAとゲートドライバ集積回路30(2)のデータ入力端子DinAとが接続され、ゲートドライバ集積回路30(1)のデータ出力端子DoutBとゲートドライバ集積回路30(2)のデータ入力端子DinBとが接続されている。
【0152】
ゲートドライバ集積回路30(1)とゲートドライバ集積回路30(2)とがカスケード接続されている。そしてゲートドライバ集積回路30(1)のデータ入力端子DinAには、書込制御信号22(1)〜22(128)を発生させるための信号DI1が入力され、ゲートドライバ集積回路30(1)のデータ入力端子DinBには、表示制御信号23(1)〜23(128)を発生させるための信号DI2が入力される。
【0153】
さらに、ゲートドライバ集積回路30(1)の電源端子VonAとゲートドライバ集積回路30(2)の電源端子VonAとが接続されて電圧V22onが印加され、ゲートドライバ集積回路30(1)の電源端子VoffAとゲートドライバ集積回路30(2)の電源端子VoffAとが接続されて電圧V22offが印加される。
【0154】
また、ゲートドライバ集積回路30(1)の電源端子VonBとゲートドライバ集積回路30(2)の電源端子VonBとは接続されて電圧V23onが印加され、ゲートドライバ集積回路30(1)の電源端子VoffBとゲートドライバ集積回路30(2)の電源端子VoffBとは接続されて電圧V23offが印加される。
【0155】
一方、表示パネル11の右側に引き出されたゲート信号線22(1)〜22(128)には第2のゲートドライバ回路15に搭載されているゲートドライバ集積回路30(3)の出力端子が接続されている。
【0156】
本実施の形態においては、ゲート信号線22(1)〜22(128)のうち、奇数番目のゲート信号線22(1)にはゲートドライバ集積回路30(3)の出力端子OutA1が接続され、ゲート信号線22(3)にはゲートドライバ集積回路30(3)の出力端子OutA2が接続され、ゲート信号線22(5)にはゲートドライバ集積回路30(3)の出力端子OutA3が接続され、・・・、ゲート信号線22(127)にはゲートドライバ集積回路30(3)の出力端子OutA64が接続されている。
【0157】
また、偶数番目のゲート信号線22(2)にはゲートドライバ集積回路30(3)の出力端子OutB1が接続され、ゲート信号線22(4)にはゲートドライバ集積回路30(3)の出力端子OutB2が接続され、ゲート信号線22(6)にはゲートドライバ集積回路30(3)の出力端子OutB3が接続され、・・・、ゲート信号線22(128)にはゲートドライバ集積回路30(3)の出力端子OutB64が接続されている。
【0158】
ゲートドライバ集積回路30(3)のクロック入力端子CkAとクロック入力端子CkBとは接続されて第2のクロックCK2が入力される。また、ゲートドライバ集積回路30(3)のイネーブル入力端子EneAにイネーブル信号EN2が入力され、イネーブル入力端子EneBにイネーブル信号EN3が入力される。そして、ゲートドライバ集積回路30(3)のデータ入力端子DinAとデータ入力端子DinBとが接続され、書込制御信号22(1)〜22(128)を発生させるための信号DI2が入力される。
【0159】
さらに、ゲートドライバ集積回路30(3)の電源端子VonAと電源端子VonBとは接続されて電圧V22onが印加され、電源端子VoffAと電源端子VoffBとは接続されて電圧V22offが印加される。
【0160】
ゲートドライバ回路は、オン電圧と第1のオフ電圧とからなる走査信号を、ゲート信号線に印加する第1の動作モードと、オン電圧と第1のオフ電圧と第2のオフ電圧とからなる走査信号を、ゲート信号線に印加する第2の動作モードとを有し、ゲートドライバ回路の制御端子に印加したロジック信号により、第1の動作モードまたは第2の動作モードを選択する。
【0161】
図11は、第1のゲートドライバ回路14および第2のゲートドライバ回路15と、画素回路12との接続状態を示した説明図である。ゲート駆動回路は、2つのゲート信号線駆動部を有する。第1のゲートドライバ回路14および第2のゲートドライバ回路15は、ゲート信号線22を駆動し、第1のゲートドライバ回路14は、さらに、ゲート信号線23も駆動する。
【0162】
第1のゲートドライバ回路14のゲート信号線駆動部32Aと、第2のゲートドライバ回路15のゲート信号線駆動部32Aとは、ゲート信号線23(i)を駆動する。第1のゲートドライバ回路14のゲート信号線駆動部32Bは、ゲート信号線22(i)を駆動する。
【0163】
ゲート信号線23(i)は、スイッチ用トランジスタQ23をオン又はオフ制御する信号を印加する信号線である。したがって、スイッチ用トランジスタQ23は、高スルーレート動作の必要がない。したがって、ゲート信号線23(i)は、片側駆動でもよい。
【0164】
左側に配置された第1のゲートドライバ回路14は、表示パネル11に形成されたすべてのゲート信号線を駆動するのに対して、右側に配置された第2のゲートドライバ回路15は、表示パネル11に配置されたゲート信号線の半分を駆動する。したがって、右側に配置された第2のゲートドライバ回路15は、左側に配置された第1のゲートドライバ回路14の個数に比較して、1/2個で良い。以上のことから、低コスト化を実現できる。
【0165】
図12は、本実施の形態にかかる画像表示装置10の第1のゲートドライバ回路14の動作を示すタイミングチャートである。
【0166】
ゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)のゲート信号線駆動部32Aのクロック入力端子CkAには周期が1μsの第1のクロックCK1を入力し、イネーブル入力端子EneAはハイレベルに固定する。ゲートドライバ集積回路30(1)のデータ入力端子DinAには、パルス幅がほぼ1μsの信号DI1を入力する。
【0167】
シフトレジスタ部36Aは、クロックCK1が入力する毎に信号DI1をシフトして出力する。電圧出力部38Aは、シフトレジスタ部36Aの出力がローレベルであれば電圧V22offを出力し、シフトレジスタ部36Aの出力がハイレベルであれば電圧V22onを出力する。
【0168】
以上のようにして、ゲートドライバ集積回路30(1)の出力端子OutA1からは書込制御信号CNT22(1)が出力され、出力端子OutA2からは書込制御信号CNT22(2)が出力され、・・・、出力端子OutA64からは書込制御信号CNT22(64)が出力される。また、ゲートドライバ集積回路30(1)とゲートドライバ集積回路30(2)とはカスケード接続されているので、ゲートドライバ集積回路30(2)の出力端子OutA1からは書込制御信号CNT22(65)が出力され、出力端子OutA2からは書込制御信号CNT22(66)が出力され、・・・、出力端子OutA64からは書込制御信号CNT22(128)が出力される。
【0169】
ゲートドライバ集積回路30(1)、およびゲートドライバ集積回路30(2)のゲート信号線駆動部32Bのクロック入力端子CkBにも、周期が1μsの第1のクロックCK1を入力し、イネーブル入力端子EneBをハイレベルに固定する。ゲートドライバ集積回路30(1)のデータ入力端子DinBには、信号DI1のハイレベル期間を除く1フィールド期間のほとんどの期間でハイレベルとなる信号DI2を入力する。
【0170】
シフトレジスタ部36Bは、クロックCK1が入力する毎に信号DI2をシフトして出力する。そして、電圧出力部38Bは、シフトレジスタ部36Bの出力がローレベルであれば電圧V23offを出力し、シフトレジスタ部36Bの出力がハイレベルであれば電圧V23onを出力する。
【0171】
以上のようにして、ゲートドライバ集積回路30(1)の出力端子OutB1からは表示制御信号CNT23(1)が出力され、出力端子OutB2からは表示制御信号CNT23(2)が出力され、・・・、出力端子OutB64からは表示制御信号CNT23(64)が出力される。
【0172】
また、ゲートドライバ集積回路30(2)の出力端子OutB1からは表示制御信号CNT23(65)が出力され、出力端子OutB2からは表示制御信号CNT23(66)が出力され、・・・、出力端子OutB64からは表示制御信号CNT23(128)が出力される。
【0173】
図13は、本実施の形態にかかる画像表示装置10の第2のゲートドライバ回路15の動作を示すタイミングチャートである。
【0174】
ゲートドライバ集積回路30(3)のゲート信号線駆動部32Aのクロック入力端子CkAには、周期が第1のクロックCK1の2倍である2μsの第2のクロックCK2を入力し、イネーブル入力端子EneAにも第2のクロックCK2と同じ形状のイネーブル信号EN2を入力する。データ入力端子DinAには、パルス幅がほぼ2μsの信号DI2を入力する。このように、第1のゲートドライバ回路14のシフトレジスタの動作クロックである第1のクロックと、第2のゲートドライバ回路15のシフトレジスタの動作クロックである第2のクロックとは、異なるクロックである。
【0175】
シフトレジスタ部36Aは、クロックCK2が入力する毎に信号DI2をシフトし、イネーブル信号EN2との論理積を出力する。そして、電圧出力部38Aは、シフトレジスタ部36Aの出力がローレベルであれば電圧V22offを出力し、シフトレジスタ部36Aの出力がハイレベルであれば電圧V22onを出力する。
【0176】
以上のようにして、ゲート信号線駆動部32Aからは奇数ラインの書込制御信号が出力される。すなわち、出力端子OutA1からは書込制御信号CNT22(1)が出力され、出力端子OutA2からは書込制御信号CNT22(3)が出力され、・・・、出力端子OutA64からは書込制御信号CNT22(127)が出力される。
【0177】
一方、ゲートドライバ集積回路30(3)のゲート信号線駆動部32Bのクロック入力端子CkBには第2のクロックCK2を入力するが、イネーブル入力端子EneBには周期は第2のクロックCK2と同じであり、位相が180°異なる形状のイネーブル信号EN3を入力する。データ入力端子DinBには、信号DI2を入力する。
【0178】
シフトレジスタ部36Bは、クロックCK2が入力する毎に信号DI2をシフトし、イネーブル信号EN3との論理積を出力する。そして、電圧出力部38Bは、シフトレジスタ部36Bの出力がローレベルであれば電圧V22offを出力し、シフトレジスタ部36Bの出力がハイレベルであれば電圧V22onを出力する。
【0179】
以上のようにして、ゲート信号線駆動部32Bからは、偶数ラインの書込制御信号が出力される。すなわち、出力端子OutB1からは書込制御信号CNT22(2)が出力され、出力端子OutBからは書込制御信号CNT22(4)が出力され、・・・、出力端子OutB64からは書込制御信号CNT22(128)が出力される。
【0180】
以上のように、本実施の形態においては、シフトレジスタ部36Aおよび36Bと電圧出力部38Aおよび38Bとを組み合わせた回路を複数の出力毎にまとめ、1つのモノシリックICとして集積したゲートドライバ集積回路30を用いて、第1のゲートドライバ回路14と第2のゲートドライバ回路15とを構成している。
【0181】
以上のように、本実施の形態に係る画像表示装置10では、ゲートドライバ回路14をIC化することによりゲートドライバ回路14をコンパクトにまとめることができる。したがって、実装面積も小さくなり、コストも下げることができる。
【0182】
第1のゲートドライバ回路14は、ゲートドライバ集積回路30(1)とゲートドライバ集積回路30(2)とをカスケード接続することにより、表示パネル11に含まれる画素回路行の数と少なくとも同じ段数を有する第1のシフトレジスタ部(すなわち、カスケード接続されたゲートドライバ集積回路30(1)のシフトレジスタ部36Aとゲートドライバ集積回路30(2)のシフトレジスタ部36A)を備え、かつ、第1のクロックCK1を用いて前記第1のシフトレジスタ部で作成した第1の制御信号(書込制御信号CNT22(i))を画素回路行の一方から第1のゲート信号線(ゲート信号線22(i))のそれぞれに供給する。
【0183】
また、第2のゲートドライバ回路15は、表示パネル11に含まれる画素回路行の数の少なくとも1/N(本実施の形態においては、N=2)の長さを有する第2のシフトレジスタ部をN個(すなわち、ゲートドライバ集積回路30(3)のシフトレジスタ部36Aとシフトレジスタ部36B)備え、かつ、第1のクロックCK1のN倍の周期を持つ第2のクロックCK2を用いて、第2のシフトレジスタ部のそれぞれで作成した第1の制御信号(書込制御信号CNT22(i))を、画素回路行の他方から第1のゲート信号線(ゲート信号線22(i))のそれぞれに供給する。
【0184】
なお、表示画面の有効画素行をL画素行とすると、第1のゲートドライバ回路14は、L個の段数を有する第1のシフトレジスタ部を備え、第2のゲートドライバ回路15は、L/N個の段数を有する第2のシフトレジスタ部をN個備えてもよい。
【0185】
なお、ゲートドライバ集積回路30に入力する各種信号は、上記に限定されるものではない。図14は、本実施の形態にかかる画像表示装置10の第2のゲートドライバ回路15の動作の他の一例を示すタイミングチャートである。
【0186】
ゲートドライバ集積回路30(3)のゲート信号線駆動部32Aのクロック入力端子CkAには第2のクロックCK2を入力し、イネーブル入力端子EneAにもクロックCK2と同じ形状のイネーブル信号EN2を入力し、データ入力端子DinAには信号DI2を入力する。
【0187】
ゲートドライバ集積回路30(3)のゲート信号線駆動部32Bのクロック入力端子CkBには、周期は第2のクロックCK2と等しく位相の180°異なるクロックCK3を入力する。イネーブル入力端子EneBにもクロックCK3と同じ形状のイネーブル信号EN3を入力する。データ入力端子DinBには信号DI2を入力する。
【0188】
以上のようにしても、ゲート信号線駆動部32Aから奇数ラインの書込制御信号を出力し、ゲート信号線駆動部32Bから偶数ラインの書込制御信号を出力させることができる。
【0189】
なお、ゲートドライバ集積回路30(3)と、ゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)とは、同じ仕様の集積回路であるので、集積回路のパッケージおよび入出力端子の配置も同じである。そのため、第1のゲートドライバ回路14のゲートドライバ集積回路30と、第2のゲートドライバ回路15のゲートドライバ集積回路30とは、画像表示面に対して互いに反対側に実装しなければならない。
【0190】
たとえば、ゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)を図10に示した第1のゲートドライバ回路14および第2のゲートドライバ回路15の表面側に実装したとすると、ゲートドライバ集積回路30(3)は図10に示した第1のゲートドライバ回路14および第2のゲートドライバ回路15の裏面側に実装しなければならない。
【0191】
しかし、ゲートドライバ集積回路30の出力端子OutA1〜OutA64および出力端子OutB1〜OutB64に出力する信号を反転させる機能を追加しておけば、第1のゲートドライバ回路14のゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)と、第2のゲートドライバ回路15のゲートドライバ集積回路30(3)とを同一面側に実装することができる。
【0192】
図15は、本実施の形態にかかる画像表示装置10の第1のゲートドライバ回路14および第2のゲートドライバ回路15の構成図である。第1のゲートドライバ回路14および第2のゲートドライバ回路15は、出力端子OutA1〜OutA64および出力端子OutB1〜OutB64に出力する信号の順序をそれぞれ反転させる機能を追加したゲートドライバ集積回路50を用いている。
【0193】
第2のゲートドライバ回路15に配置されたゲートドライバ集積回路50(3)から出力される信号の順序を反転させることにより、第2のゲートドライバ回路15のゲートドライバ集積回路50(3)を、第1のゲートドライバ回路14に配置されたゲートドライバ集積回路50(1)およびゲートドライバ集積回路50(2)と同一面側に実装することができる。
【0194】
図16は、本実施の形態にかかる画像表示装置10の他のゲートドライバ集積回路50の回路図である。具体的には、出力端子に出力する信号の順序を反転させる機能を追加したゲートドライバ集積回路50の回路図である。
【0195】
ゲートドライバ集積回路50は2つのゲート信号線駆動部52Aおよび52Bを有する。ゲート信号線駆動部52Aは、シフトレジスタ部56Aと電圧出力部58Aとを有する。ゲート信号線駆動部52Bはゲート信号線駆動部52Aと同一の回路構成である。ゲート信号線駆動部52Bは、シフトレジスタ部56Bと電圧出力部58Bとを有する。また、電圧出力部58Aはゲートドライバ集積回路30の電圧出力部38Aと同一の回路構成である。そのため、以下では、シフトレジスタ部56Aについて詳細に説明する。
【0196】
シフトレジスタ部56Aは、64個のDフリップフロップ72と、Dフリップフロップ72の入力のそれぞれに設けられたセレクタ73と、Dフリップフロップ72の出力のそれぞれに設けられた64個のアンドゲート74とを有する。
【0197】
Dフリップフロップ72のクロック端子のそれぞれはゲートドライバ集積回路50のクロック入力端子CkAに接続されている。64個のDフリップフロップ(DFF)72は、セレクタ73の選択によりシフトレジスタのシフト方向が反転するように、セレクタ73を介してカスケード接続されている。シフトレジスタ部56Aのデータ入出力端子Din/outAおよびDout/inAは、それぞれ、対応するセレクタ70、71により入出力が切り替えられる。
【0198】
アンドゲート(AND Gate)74それぞれの入力端子の一方は、対応するDフリップフロップ72の出力端子に接続され、他方は、ゲートドライバ集積回路50のイネーブル入力端子EneAに接続されている。
【0199】
シフトレジスタ部56Aは、セレクタ70、71および73の制御端子u/dAがハイレベルであれば、データ入出力端子Din/outAに入力されたデジタル信号をクロック毎に順方向に順次シフトして、それぞれのDフリップフロップ42の出力端子から出力する。また、制御端子u/dAがローレベルであれば、データ入出力端子Dout/inAに入力されたデジタル信号をクロック毎に逆方向に順次シフトして、それぞれのDフリップフロップ42の出力端子から出力する。
【0200】
このとき、イネーブル入力端子EneAがハイレベルであれば、Dフリップフロップ72の出力をアンドゲート74のそれぞれから出力する。イネーブル入力端子EneAがローレベルであれば、Dフリップフロップ72の出力にかかわらず、すべてのアンドゲート74からローレベルを出力する。
【0201】
以上のように構成することにより、ゲート信号線駆動部52Aの出力端子OutA1〜OutA64に出力する信号の順序を反転させる機能を追加することができる。
【0202】
なお、本実施の形態においては、説明を簡素化するために、両側駆動を行うゲート信号線22(j)と片側駆動を行うゲート信号線23(j)とをそれぞれ1本ずつ有する画素回路12(i、j)を行列状に複数配置した表示パネル11を例に説明した。しかしながら、一般に画素回路のゲート信号線の数は上記に限定されるものではなく、画素回路12(i、j)の構成に応じて、両側駆動を行うゲート信号線、および片側駆動を行うゲート信号線の数が最適に設定される。
【0203】
たとえば、画素回路12(i、j)に3本のゲート信号線が形成され、そのうち、2本のゲート信号線には両側駆動を実施し、残りの1本を片側駆動する実施の形態が例示される。以上の事項は本開示の他の実施の形態にも適用できることは言うまでもない。
【0204】
なお、図12などのタイミングチャートで動作する画像表示装置10では、OutAおよびOutBの出力電圧は、電圧Vonおよび電圧Voffの2種類の電圧である。しかし、本開示はこれに限定するものではない。たとえば、図17(b)に図示するように、3つの電圧をゲート信号線に印加するようにゲートドライバ回路などを構成してもよい。
【0205】
図17において、図17(a)は、図12などと同様に、電圧Vonと電圧Voffの2つの電圧をゲート信号線に印加する駆動方式である。この2つの電圧を印加する駆動方式を、ゲート電圧2値駆動と呼ぶ。ゲート電圧2値駆動による動作は、本実施の形態における第1の動作モードに相当する。
【0206】
図17(b)は、電圧Von、電圧Voffと電圧Vovdの3つの電圧をゲート信号線に印加する駆動方式である。この2つの電圧を印加する駆動方式をゲート電圧3値駆動と呼ぶ。ゲート電圧3値駆動による動作は、本実施の形態における第2の動作モードに相当する。
【0207】
ゲート電圧3値駆動は、映像信号電圧を印加するトランジスタQ22のゲート端子が接続されたゲート信号線22(i)に印加する。つまり、両側駆動が必要なゲート信号線に実施する。ゲート電圧2値駆動は、トランジスタQ23のゲート端子が接続されたゲート信号線22(i)に印加する。つまり、高スルーレートが必要でなく、片側駆動を行うゲート信号線に実施する。
【0208】
図18は、ゲート電圧2値駆動とゲート電圧3値駆動の両方を実施できるドライバゲート信号線駆動部の説明図である。図18に示すゲートドライバ回路の構成と図9および図16に示すゲートドライバ回路の構成との差異は、図18におけるシフトレジスタ部236Aおよび236B)にSel端子(SelAおよびSelB)、Ct端子(CtAおよびCtB)が配置されている点である。なお、説明に不要な箇所、事項は省略している。この構成よれば、電圧出力部38に電圧Von、Voff電圧、電圧Vovdが印加され、この3つの電圧から選択されてゲート電圧3値駆動が実現できる。
【0209】
図19は、ゲートドライバ集積回路30を、COF191に実装した状態を模式的に図示した説明図である。
【0210】
ゲート信号線出力回路(ゲート信号線駆動部)32aには、シフトレジスタ(図示せず)にデータを入力するデータ入力端子(DinA)、シフトレジスタ(図示せず)の出力をイネーブル(ゲート信号線にオン電圧を出力する)、あるいはディセーブル(ゲート信号線にオフ電圧を出力する)にするイネーブル入力端子(EneA)、シフトレジスタ(図示せず)内のデータをシフトするクロックを入力するクロック入力端子(ClkA)が接続または配置されている。
【0211】
ゲート信号線駆動部32Bには、シフトレジスタ(図示せず)にデータを入力するデータ入力端子(DinB)、シフトレジスタ(図示せず)の出力をイネーブル(ゲート信号線にオン電圧を出力する)、あるいはディセーブル(ゲート信号線にオフ電圧を出力する)にするイネーブル入力端子(EneB)、シフトレジスタ(図示せず)内のデータをシフトするクロックを入力するクロック入力端子(ClkB)が接続または配置されている。
【0212】
フレキシブル基板(COF)191には、COF配線451が形成され、各端子は、COF配線451を介して、ドライバ入力端子453からゲートドライバ集積回路30に信号あるいは電圧が印加される。
【0213】
ゲートドライバ集積回路30からの出力は、ドライバ出力端子456、COF配線451eを介して接続端子455と接続されている。接続端子455には、ゲート信号線22が接続される。
【0214】
図19に図示するように、ドライバ集積回路のチップの長辺側の左右に各1か所以上のドライバ入力端子453を設ける。このように構成することにより、電圧の電位降下の影響を受けにくくなり、また、1つのドライバ入力端子(453a、453b)が接続不良となっても、ドライバ集積回路の動作に影響を与えない。
【0215】
図19に図示するように、SEL端子、Voff端子は、Von入力端子(VonA、VonB)と、ゲート出力端子456間に配置されている。DinA、EneA、ClkA、DinB、EneB、ClkBなどの制御信号は、ゲートドライバ集積回路30の2カ所以上に形成または配置されている。好ましくは、前記2カ所は、ゲートドライバ集積回路の短辺の中央線に対して、線対称になる位置に配置することが好ましい。
【0216】
DinA、EneA、ClkA、DinB、EneB、ClkBなどの制御信号の入力段には、シュミット回路あるいはヒステリシス回路などの入力段回路を形成している。また、ゲート信号線駆動部32で、入力信号がラッチされるように構成されている。
【0217】
たとえば、ClkBにおいて、接続端子454aに入力されたクロックは、COF配線451aを介して、ドライバ入力端子453aに印加される。ドライバ入力端子453aに印加されたクロック信号は、ゲート信号線駆動部32Bのシュミット回路でノイズ成分を除去され、ラッチ回路(図示せず)でラッチされる。ラッチされたクロックデータは、ゲート信号線駆動部32Aの内部に形成された配線(図示せず)を介して、ドライバ入力端子453bに出力される。ドライバ入力端子453bから出力されたクロックデータClkBは、COF配線451cを介して接続端子454bから出力される。
【0218】
なお、ドライバ入力端子453aとドライバ入力端子453b間にCOF配線(図示せず)を形成してもよい。COF配線により、安定して制御データを伝送することができる。
【0219】
オン電圧Von(VonA、VonB)の入力端子も複数端子が配置または形成されている。
【0220】
図19の実施の形態では、ゲートドライバ集積回路30には、ゲート信号線駆動部32A、ゲート信号線駆動部32Bが形成または配置されている。ゲート信号線駆動部32には、選択端子(SELA、SELB)が接続され、2つのオフ電圧入力端子(Voff、Vovd)、1つのオン電圧入力端子(ゲート信号線駆動部32AはVonA、ゲート信号線駆動部32BはVonB)が接続されている。
【0221】
SEL端子(SELA、SELB)は、プルダウンされている。SEL端子は、ゲート電圧3値駆動とゲート電圧2値駆動を切り替えるロジック端子である。
【0222】
ゲートドライバ集積回路30のドライバ出力端子456からゲート信号線22に印加するオン電圧およびオフ電圧が出力される。ドライバ出力端子456と接続端子455間は、COF191に形成されたCOF配線451eで電気的に接続されている。
【0223】
ドライバ入力端子453aと接続端子454aとは、COF191上に形成されたCOF配線451aで電気的に接続されている。また、ドライバ入力端子453bと接続端子454bとは、COF191上に形成されたCOF配線451cで電気的に接続されている。
【0224】
SELなどのロジック端子は、パネルから接続端子454cからロジック電圧などの所定電圧が印加される。前記電圧は、COF191に形成された、COF内部の一点と接続端子とを接続する配線451dを介して、ゲートドライバ集積回路30の操作端子457に印加される。
【0225】
ゲートドライバ集積回路30の操作端子457は、ドライバ出力端子456とドライバ入力端子453a間もしくはドライバ出力端子456とドライバ入力端子453b間、または、その両方間である、ドライバ出力端子456とドライバ入力端子453a間およびドライバ出力端子456とドライバ入力端子453b間に配置または形成されている。
【0226】
なお、ロジック信号の「ハイ」は”H”、「ロー」は”L”と表現あるいは図示する場合がある。
【0227】
図19に図示するように、Sel端子は、COF191あるいは、ゲートドライバ集積回路30内で、抵抗Rあるいはトランジスタなどにより、プルダウン設定にされている。つまり、Sel端子は、デフォルトで「ロー」設定、つまり、ゲート電圧2値駆動に設定されている。
【0228】
また、電圧Voffは、ゲート信号線駆動部32A、32Bで共通の電圧を印加できるように構成されている。また、電圧Voffは、COF191あるいはゲートドライバ集積回路30の外部電源により設定できるように、構成されている。
【0229】
また、電圧Vovdは、ゲート信号線駆動部32A、32Bで共通の電圧を印加できるように構成されている。また、電圧Vovdは、COF191あるいはゲートドライバ集積回路30の外部電源により設定できるように、構成されている。
【0230】
電圧Vonは、ゲート信号線駆動部32Aおよび32Bで、独立の電圧を印加できるように構成されている(VonA端子およびVonB端子)。また、電圧Vonは、COF191あるいはゲートドライバ集積回路30の外部電源により設定できるように、構成されている。たとえば、図40のスイッチ用トランジスタQ123の電圧Vonは、他のトランジスタの電圧Vonよりも高くする(トランジスタがnチャンネルの場合)。トランジスタQ123のオン電圧を高くすることにより、トランジスタQ123のオン抵抗を低減でき、Vdd電圧を低下することができ、パネル電力を減少することができるからである。
【0231】
なお、図19の構成では、ゲート信号線駆動部32は、ゲート信号線駆動部32Aおよび32Bの2系統であるが、本開示は、これに限定するものではない。画素回路12のゲート信号線が2本(たとえば、図2)の場合は、ゲート信号線駆動部32は、2系統のゲートドライバ集積回路30を採用する。画素回路12のゲート信号線が4本(図示せず)の場合は、ゲート信号線駆動部32は、4系統のゲートドライバ集積回路30を採用する。つまり、画素回路12のゲート信号線数がm(mは1以上の整数)の場合は、ゲート信号線駆動部32は、m系統のゲートドライバ集積回路あるいはゲートドライバ集積回路30を採用する。
【0232】
図20は、Sel端子は、ゲートドライバ集積回路30内で、抵抗Rなどにより、プルダウン設定にした実施の形態である。
【0233】
なお、図20に示した画像表示装置は、図19に示した画像表示装置のEne端子をCt端子としたものである。また、図21に示した画像表示装置は、図15に示した画像表示装置のEne端子をCt端子としたものである。なお、Ct端子については、図18、図21などで説明をしている。
【0234】
また、図9、図10、図15、図16、図42、図43、図19などに示した画像表示装置の実施の形態では、Ene端子を用いてゲート信号線駆動部32を制御する方式であるため、ゲートドライバ回路14のクロックCkと、ゲートドライバ回路15のクロックCkとを異ならせる必要があった。しかし、図18、図20、図32〜図39、図21に示した画像表示装置は、Ct端子を用いて、ゲート信号線駆動部32を制御する方式であるため、ゲートドライバ回路14のクロックCkとゲートドライバ回路15のクロックCkとは同一とすることができる。また、図18、図20、図21に示した画像表示装置は、Ct端子およびSel端子を制御あるいは設定することにより、図23〜図39の駆動方式を容易に設定あるいは可変することができる。
【0235】
ゲート電圧2値駆動とゲート電圧3値駆動とは、図18の選択信号線(SelA端子、SelB端子)に印加するロジック電圧で決定する。
【0236】
図17の(a)に図示するように、ゲート電圧2値駆動では、電圧Vonから、電圧Voffに変化する期間がt1と長時間を必要とする。t1が長いと、この期間に画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生する。
【0237】
図17の(b)に示すゲート電圧3値駆動を実施すると、図示するように、電圧Vonから、電圧Voffに変化する期間がt2と非常に短時間となる。したがって、画素に書き込んだ映像信号がリークし、また、上下に隣接した画素間でクロストークなどが発生することがない。
【0238】
ゲート電圧3値駆動では、電圧Vonの印加期間後、1H期間の間あるいは1Hより短い期間の間、電圧Vovdが印加される。なお、1H期間とは、1水平走査期間あるいは1画素行の選択期間である。
【0239】
電圧Vovdの印加期間後、前記選択した画素行に対応するゲート信号線22(i)に電圧Voffが印加され、前記ゲート信号線22(i)は、次のフレーム期間に電圧Vonが印加されるまで期間、電圧Voffに保持される。
【0240】
なお、ゲート電圧2値駆動とゲート電圧3値駆動は、Sel(Sel1、Sel2)端子に印加するロジック信号により設定される。Sel端子に印加されるロジック電圧が”L”の場合は、ゲート電圧2値駆動モードに設定される。Sel端子に印加されるロジック電圧が”H”の場合は、ゲート電圧3値駆動モードに設定される。
【0241】
なお、電圧Vovdを印加する期間は、1H期間あるいは1H期間より短い期間に設定することが好ましい。電圧Vonを印加する期間は、少なくとも1H期間とし、1H期間のn倍(nは1以上の整数)とし、nの値は可変できるように構成する。
【0242】
図17は、トランジスタQがpチャンネル(p極性)の場合である。図22は、トランジスタQが、nチャンネル(n極性)の場合のゲート電圧2値駆動(図22の(a))、ゲート電圧3値駆動(図22の(b))の波形図である。図22に図示するように、トランジスタQがnチャンネルの場合と、図17に図示するように、トランジスタQがpチャンネルの場合とでは、電圧波形の極性が反転する。
【0243】
なお、本開示のゲート駆動回路(ゲートドライバ回路)は、画素回路を構成するスイッチ用トランジスタの極性に適応させて、図17の駆動方式、図22の駆動方式の両方に対応できるように構成している。図17と図22の切り替えは、ゲートドライバ回路14の電圧出力部38が選択する電圧ロジックを変更することにより対応できる。
【0244】
本開示の画素回路を構成するトランジスタQは、pチャンネルとnチャンネルのいずれでもよい。ゲート電圧2値駆動と、ゲート電圧3値駆動は、トランジスタQの極性に適応させてゲート信号線に印加する。Sel端子を「ハイ」にすることにより、ゲート電圧3値駆動が選択され、Sel端子を「ロー」あるいは、「開放(オープン)」にすることにより、ゲート電圧2値駆動が選択される。
【0245】
図23は、ゲート電圧3値駆動の実施の形態である。一例として、OutA端子の出力波形である。SelA端子は、Hレベルである。したがって、ゲート電圧3値駆動が実施される。DinAデータの入力を、CkAでラッチすることにより、OutA1端子に電圧V22onが出力される。OutA1端子には、1Hの期間(1画素行の選択期間)、電圧V22onが出力され、次の1H期間に電圧V22ovdが出力される。次の1H期間後からは、電圧V22offが出力され、1フレームまたは1フィールド後の次の選択期間まで、電圧V22offが該当ゲート信号線に保持される。
【0246】
CtA端子(図18、図20、図56を参照のこと)は、「ロー」に設定されている。Ct端子の「ロー」設定は、図1のゲートドライバ回路14の動作であり、ゲートドライバ回路14のシフトレジスタ部36Aは、1画素行ずつ、順次選択するようにデータ位置(選択位置)がシフトされる。
【0247】
OutA2端子には、OutA1端子に対して、1H期間(1画素行選択期間)遅れて、電圧V22onが出力される。次の1H期間に電圧V22ovdが出力される。次の1H期間後からは、電圧V22offが出力され、次の選択期間まで、電圧V22offが該当ゲート信号線に保持される。
【0248】
同様に、OutA3端子には、OutA2端子に対して、1H期間(1画素行選択期間)遅れて、電圧V22onが出力される。次の1H期間に電圧V22ovdが出力される。次の1H期間後からは、電圧V22offが出力され、次の画素行選択期間まで、電圧V22offが該当ゲート信号線に保持される。以上の動作が、各OutA端子に実施される。
【0249】
電圧Vovdは、電圧Vonの印加期間に依存せず、1H期間としている。このように、トランジスタQをオン状態からオフ状態に切換える際に、トランジスタQのゲート電極にオーバードライブ電圧Vovdを印加することで、ゲート−ソース間容量あるいはゲート−ドレイン間容量の電荷を短時間で放電することができ、トランジスタQを速やかにオフ状態に設定することができる。これにより、画像信号電圧の変動や画素回路間のクロストークを抑制でき、輝度の傾斜や表示むら等をさらに抑えることができる。
【0250】
ゲート電圧3値駆動で、オーバードライブ電圧Vovdを1H期間、印加した後に、電圧Voffに戻す理由は、トランジスタQのゲート電極に過大なオーバードライブ電圧Vovdを長時間印加し続けることによるトランジスタQの特性の変化を防止するためである。
【0251】
また、ゲート信号線22(i)は、両側駆動が実施され、スイッチ用トランジスタQ22は、高速なスルーレートでオフ制御される。
【0252】
図24は、ゲート電圧2値駆動の実施の形態である。SelA端子は、Lレベルとする。DinAデータの入力を、CkAでラッチすることにより、OutA1端子に電圧V22onが出力される。OutA1端子には、1Hの期間、電圧V22onが出力され、次の1H期間に電圧V22offが出力され、次の選択期間まで、電圧V22offが該当ゲート信号線に保持される。
【0253】
OutA2端子には、OutA1端子に対して1H期間(1画素行選択期間)遅れて、電圧V22onが出力される。次の1H期間後からは、電圧V22offが出力され、次の選択期間まで、電圧V22offが該当ゲート信号線に保持される。
【0254】
同様に、OutA3端子には、OutA2端子に対して1H期間(1画素行選択期間)遅れて、電圧V22onが出力される。次の1H期間後からは、電圧V22offが出力され、次の選択期間まで、電圧V22offが該当ゲート信号線に保持される。以上の動作が、各OutA端子に実施される。
【0255】
ゲート電圧3値駆動は、高スルーレート駆動が必要な、または、両側駆動を実施するゲート信号線に実施される。たとえば、図2のゲート信号線22(i)、図40のゲート信号線122(i)、123(i)、図47のゲート信号線122(i)に実施される。ゲート電圧2値駆動は、比較的高スルーレート駆動が不要な、または、片側駆動を実施するゲート信号線に実施される。
【0256】
図25は、電圧Vonを印加する期間を2H(2画素行選択期間)とした駆動方法の実施の形態である。図23に比較して、DinA期間を2H期間とし、DinA期間が”ハイ(H)”の期間に、2回のCkAが入力されるようにする。
【0257】
SelA端子は、Hレベルとする。DinAデータの入力を、CkAでラッチすることにより、OutA1端子に2Hの期間、電圧V22onが出力される。次の1H期間に電圧V22ovdが出力される。
【0258】
ゲート電圧3値駆動では、電圧Vonを出力される期間は、nH(nは1以上の整数)に設定することができる。nが2以上の場合でも、電圧Vovdがゲート信号線に印加される期間は1H期間に設定される。電圧Vonから電圧Vovdを印加するのは、電圧Vonから電圧Vovdに変化させることにより、トランジスタQがオフする期間を短縮するためだからである(図17、図22)。電圧Vovdを2H以上の期間、印加してもよいが、電圧Vovdの印加状態を長期的に継続すると、トランジスタQのオフリークなどが発生する場合がある。電圧Vovdの印加後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加され、その状態が保持される。
【0259】
図25において、OutA1端子には、2Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0260】
OutA2端子には、OutA1端子に対して、1H期間(1画素行選択期間)遅れて、2Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0261】
OutA3端子には、OutA2端子に対して、1H期間(1画素行選択期間)遅れて、2Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0262】
以下、OutA4端子においても、同様に、電圧Von、電圧Vovd、電圧Voffが順次、印加される。
【0263】
以上のように、本開示は、Sel端子に印加するロジック信号により、ゲート電圧3値駆動とゲート電圧2値駆動とを選択あるいは設定できる。なお、実施の形態では、SelA端子を例示して説明したが、これに限定するものではなく、SelB端子においても同様である。ゲートドライバ回路内の形成されたゲートドライバ回路には、それぞれのゲートドライバ回路にSel端子が配置され、Sel端子に印加するロジック信号(ロジックレベル)により、ゲート電圧3値駆動とゲート電圧2値駆動とを、個別に設定できる。
【0264】
なお、本実施の形態では、Sel端子がHレベル(ハイ)で、ゲート電圧3値駆動とし、Sel端子がLレベル(ロー)で、ゲート電圧2値駆動としたが、これに限定するものではない。たとえば、Sel端子がLレベル(ロー)で、ゲート電圧3値駆動とし、Sel端子がHレベル(ハイ)で、ゲート電圧2値駆動としてもよい。また、Sel端子は、オープンコレクタ仕様としてもよい。なお、Sel端子は、ドライバ内部(半導体IC)で、プルダウンとし、デフォルトでゲート電圧2値駆動となるように構成することが好ましい。
【0265】
本開示は、電圧Von、電圧Voff、電圧Vovdは、ゲート信号線駆動部ごとに独立して設定できるように構成している。たとえば、電圧出力部238Aと電圧出力部238Bとの電圧Vonとは、異なる電圧に設定できるように構成している。同様に、電圧出力部238Aと電圧出力部238Bとの電圧Voffとは、異なる電圧に設定できるように構成している。
【0266】
また、電圧出力部238Aと電圧出力部238Bとの電圧Vovdとは、異なる電圧に設定できるように構成している。ただし、電圧Vovdは、複数の電圧出力部で共通に設定することが好ましい。電圧Vovdは、トランジスタQを高速にオフするための電圧であり、電圧Vovdを各電圧出力部で、独立に設定する効果が小さいからである。電圧Vovdを電圧出力部で共通にすることにより、設定接続配線数を削減できる。
【0267】
以上の事項は、本開示の他の実施の形態に適用できることは言うまでもない。
【0268】
図26は、オン電圧Vonを印加する期間が3H(nHが3の場合)の実施の形態であるSelA端子はHレベルである。OutA1端子には、3Hの期間(3画素行の選択期間)、電圧V22onが出力される。電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの印加期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0269】
OutA2端子には、OutA1端子に対して、1H期間(1画素行選択期間)遅れて、3Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0270】
OutA3端子には、OutA2端子に対して、1H期間(1画素行選択期間)遅れて、3Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0271】
以下、OutA4端子においても、同様に、電圧Von、電圧Vovd、電圧Voffが順次、印加される。
【0272】
図27は、Sel端子がLレベル(ローレベル)で、n=2の場合の実施の形態である。つまり、ゲート電圧2値駆動で、電圧Vonの印加期間が、2H(2画素行選択期間)の場合の実施の形態である。
【0273】
図27において、OutA1端子には、2Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0274】
OutA2端子には、OutA1端子に対して、1H期間(1画素行選択期間)遅れて、2Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0275】
OutA3端子には、OutA2端子に対して、1H期間(1画素行選択期間)遅れて、2Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0276】
以下、OutA4端子においても、同様に、電圧Von、電圧Voffが順次、印加される。
【0277】
図23、図24、図25、図27、図26は、トランジスタQが、pチャンネル(p極性)の場合の実施の形態である。図28、図29、図30、図31は、トランジスタQがnチャンネル(n極性)の場合の実施の形態である。
【0278】
図23は、トランジスタQがpチャンネルであり、Sel端子がHレベル(ゲート電圧3値駆動)のタイミングチャートである。図28は、トランジスタQがnチャンネルであり、Sel端子がHレベル(ゲート電圧3値駆動)のタイミングチャートである。動作は、電圧Von、電圧Voff、電圧Vovdの電位レベルが異なるだけであるので説明を省略する。
【0279】
図24は、トランジスタQがpチャンネルであり、Sel端子がLレベル(ゲート電圧2値駆動)、n=1の場合のタイミングチャートである。図29は、トランジスタQがnチャンネルであり、Sel端子がLレベル(ゲート電圧2値駆動)のタイミングチャートである。動作は、図24に比較して、電圧Von、電圧Voff、電圧Vovdの電位レベルが異なるだけであるので説明を省略する。
【0280】
図25は、トランジスタQがpチャンネルであり、Sel端子がHレベル(ゲート電圧3値駆動)、n=2の場合のタイミングチャートである。図30は、トランジスタQがnチャンネルであり、Sel端子がHレベル(ゲート電圧3値駆動)、n=2の場合のタイミングチャートである。動作は、図25に比較して、電圧Von、電圧Voff、電圧Vovdの電位レベルが異なるだけであるので説明を省略する。
【0281】
図26は、トランジスタQがpチャンネルであり、Sel端子がHレベル(ゲート電圧3値駆動)、n=3の場合のタイミングチャートである。図31は、トランジスタQがnチャンネルであり、Sel端子がHレベル(ゲート電圧3値駆動)、n=3の場合のタイミングチャートである。動作は、図26に比較して、電圧Von、電圧Voff、電圧Vovdの電位レベルが異なるだけであるので説明を省略する。
【0282】
以上の事項は、本開示の他の実施の形態にも適用できることは言うまでもない。
【0283】
図18は、図9および図16に示す構成の一部を変更した本開示のゲードドライバ回路の実施の形態である。ただし、説明に不要な箇所、事項は省略している。
【0284】
図9、図10、図15および図16の動作タイミングチャートの一例である図13および図14では、OutA端子とOutB端子とは、1H期間ずれて、ゲート信号線出力されている。したがって、OutA端子が奇数画素行のゲート信号線22を選択するとすれば、OutB端子が偶数画素行のゲート信号線22を選択する。
【0285】
たとえば、図10において、ゲートドライバ回路15のゲート信号線駆動部32Aは奇数画素行目のゲート信号線22(i)を順次選択し、ゲートドライバ回路15のゲート信号線駆動部32Bは、偶数画素行目のゲート信号線22(i)を順次選択する。つまり、ゲートドライバ回路15のゲート信号線駆動部32Aの出力であるOutA端子は、奇数画素行に接続され、奇数画素行のトランジスタを選択してオン又はオフ制御する。ゲートドライバ回路15のゲート信号線駆動部32Bの出力であるOutB端子は、偶数画素行に接続され、偶数画素行のトランジスタを選択してオン又はオフ制御する。
【0286】
図13、図14の実施の形態では、Ene端子(EneA端子、EneB端子)などの制御により、OutAとOutBの選択を実現している。
【0287】
図18の本開示のゲート駆動回路では、Ene端子などの制御の代りに、Ct端子(CtA端子、CtB端子)を形成または配置した実施の形態である。Ct端子へのロジック信号により、図13、図14のタイミングチャートで示すように、ゲート信号線駆動部が選択するOut端子(OutA、OutB)制御の変更を実現する。
【0288】
Ct端子(CtA、CtB)で、図13、図14で図示した、1画素行を飛ばして、画素行を選択するロジック回路は、容易に構成できるため、本明細書では、構成については省略する。
【0289】
図32は、図18のゲート信号線駆動部において、CtA端子をHレベル(ハイレベル)した時のタイミングチャートである。SelA端子は、Hレベルとし、ゲート電圧3値駆動としている。また、CtA端子をHレベルとしている。また、n=1とし、トランジスタQはpチャンネルとしている。
【0290】
CtA端子を「ハイ」(Hレベル)とすることにより、図13、図14に示した上段のタイミングチャートを実現できる。また、CtA端子を「ロー」(Lレベル)とすることにより、図13、図12の上段のタイミングチャートを実現できる。CtB端子を「ハイ」(Hレベル)とすることにより、図13、図14の下段のタイミングチャートを実現できる。以上のように、Ct端子の制御により、図13、図14のタイミングチャートを実現する。
【0291】
Ct端子の「ハイ」設定は、図1のゲートドライバ回路15の動作であり、ゲートドライバ回路15のシフトレジスタ回路は、1画素行とばし(たとえば、シフトレジスタ回路36Aは、奇数画素行を選択し、シフトレジスタ部36Bは偶数画素行を選択する)するようにデータ位置(選択位置)がシフトされる。
【0292】
なお、図21において、ゲートドライバ集積回路30(1)のゲート信号線駆動部32Aと32BのCt端子(CtA、CtB)は、共通に接続されている。ゲートドライバ集積回路30(3)のゲート信号線駆動部32Aと32BのCt端子(CtA、CtB)は、共通に接続されている。表示パネル111の左辺に配置されたゲートドライバ回路14のゲート信号線駆動部32Aと32Bの動作は、同一の信号(UD1、CT1、CK1)で動作する。なお、データ入力DI1、DI2は、ゲート信号線の選択位置に対応させて制御される。同様に、表示パネル111の右辺に配置されたゲートドライバ回路15のゲート信号線駆動部32Aと32Bの動作は、同一の信号(UD2、CT2、CK2)で動作する。なお、データ入力DI3、DI3は、ゲート信号線の選択位置に対応させて制御される。
【0293】
図21において、本開示では、ゲートドライバ集積回路30(1)のゲート信号線駆動部32Aと32Bのシフトレジスタの走査方向と、ゲートドライバ集積回路30(3)のゲート信号線駆動部32Aと32Bのシフトレジスタの走査方向は、逆方向であるので、UD1とUD2端子は、逆のロジック信号が印加される。また、クロックCK1とCK2は、同一のクロックが印加される。また、CT1は、「ロー」設定であり、CT2は、「ハイ」設定とされる。
【0294】
なお、以上の事項は、CtB端子(図18、図20、図56を参照のこと)についても同様である。以上の実施の形態は、ゲートドライバ集積回路30に、2個のゲート信号線駆動部32(32A、32B)が形成された実施の形態である。
【0295】
ゲートドライバ集積回路30にm個のゲート信号線駆動部32が形成される場合は、それぞれのゲート信号線駆動部32にCt端子が配置される。
【0296】
各ゲート信号線駆動部32(32A、32B)に対応して、2つのSel端子(SelA、SelB)が配置されている。
【0297】
ゲートドライバ集積回路30に、m個のゲート信号線駆動部32(32A、32B、・・・・32m)が形成された場合は、各ゲート信号線駆動部32(32A、32B、・・・・32m)に対応して、Sel端子(SelA、SelB、・・・・・・Selm)を配置することが好ましい。各各ゲート信号線駆動部32に配置された、Sel端子へのロジック信号を印加することにより、ゲート電圧2値駆動とゲート電圧3値駆動を設定できる。
【0298】
なお、図23、図24、図25、図26、図27、図28、図29、図30、図31についても、CtA端子は、「ロー」に設定されている。CtA端子の「ロー」設定は、図1の第1のゲートドライバ回路14の動作であり、第1のゲートドライバ回路14のシフトレジスタ回路36Aは、1画素行ずつ、順次選択するようにデータ位置(選択位置)がシフトされる。CtB端子についても、同様である。Ct端子(CtA、CtB)の「ハイ」設定は、図1に示した第2のゲートドライバ回路15の動作であり、第1のゲートドライバ回路14のシフトレジスタ回路36は、1画素行ずつ、あるいは複数画素行ずつ、順次選択するようにデータ位置(選択位置)がシフトされる。
【0299】
Ct端子の「ハイ」設定に関する事項あるいは実施の形態は、たとえば、図1に示した第2のゲートドライバ回路15、図10に示した第2のゲートドライバ回路15、図15に示した第2のゲートドライバ回路15、図43に示した第2のゲートドライバ回路15、図3に示したゲートドライバ集積回路30、図44に示した第2のゲートドライバ回路15、図48に示した第2のゲートドライバ回路15、図11に示した第2のゲートドライバ回路15、図33に示した第2のゲートドライバ回路15、図34に示した第2のゲートドライバ回路15、図35に示した第2のゲートドライバ回路15、図36に示した第2のゲートドライバ回路15、図37に示した第2のゲートドライバ回路15の動作、駆動方式、構成が対応する。
【0300】
図32において、OutA1端子には、1Hの期間(1画素行の選択期間)、電圧V22onが出力される。電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0301】
OutA2端子には、OutA1端子に対して、2H期間(2画素行選択期間)遅れて、1Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの印加期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0302】
OutA3端子には、OutA2端子に対して、2H期間(1画素行選択期間)遅れて、1Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0303】
以下、OutA4端子においても、同様に、電圧Von、電圧Vovd、電圧Voffが順次、印加される。
【0304】
一方、OutB1端子には、OutA1端子より1Hの期間遅れて、1Hの期間(1画素行の選択期間)、電圧V22onが出力される。
【0305】
第2のゲートドライバ回路15のOutA端子と、OutB端子への出力は、たとえば、図21のDI1、DI2端子に印加するデータによりタイミング制御を行う。第2のゲートドライバ回路15のOutA端子と、OutB端子への出力は、DI3、DI4端子に印加するデータによりタイミング制御を行う。
【0306】
電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの印加期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0307】
OutB2端子には、OutB1端子に対して、2H期間(2画素行選択期間)遅れて、1Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの印加期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0308】
OutB3端子には、OutB2端子に対して、2H期間(1画素行選択期間)遅れて、1Hの期間、電圧V22onが出力される。電圧V22onの印加期間後、1Hの期間、電圧V22offが出力される。電圧V22ovdの印加期間後、次の選択期間まで、電圧V22offが該当ゲート信号線に印加されてその状態が保持される。
【0309】
以下、OutB4端子においても、同様に、電圧Von、電圧Vovd、電圧Voffが順次、印加される。
【0310】
以上より、OutAとOutBは、1Hの時間差でゲート信号線22(i)に印加する電圧が変化する。電圧Vonに着目すれば、電圧Vonが印加されるタイミングは、OutA1、OutB1、OutA2、OutB2、OutA3、OutB3、OutA4、OutB4、・・・・・となる。
【0311】
OutB端子の出力は、OutA端子の出力に対して1H期間遅れた出力となる。したがって、図10において、ゲート信号線駆動部32AのOutA端子の選択タイミングと、ゲート信号線駆動部32BのOutB端子の選択タイミングとを、CtAおよびCtB端子の制御により実現できる。図15の場合も、図10と同様にあるいは類似して、図13、図14の駆動方式を実現できる。したがって、Ct端子の制御により、図13、図14のOutAおよびOutBの出力タイミングを実現できる。
【0312】
以上の駆動方法において、たとえば、図21の本開示の画像表示装置において、ゲート信号線22(1)に、第1のゲートドライバ回路14のゲート信号線駆動部32Aおよび第2のゲートドライバ回路15のゲート信号線駆動部32Bにより、ゲート電圧3値駆動が実施される。
【0313】
ゲート信号線22(2)に、第1のゲートドライバ回路14のゲート信号線駆動部32Aおよび第2のゲートドライバ回路15のゲート信号線駆動部32Aにより、ゲート電圧3値駆動が実施される。
【0314】
ゲート信号線23(1)に、第1のゲートドライバ回路14のゲート信号線駆動部32Bにより、ゲート電圧2値駆動が実施される。
【0315】
したがって、ゲート信号線22(1)は、第1のゲートドライバ回路14のゲート信号線駆動部32Aおよび第2のゲートドライバ回路15のゲート信号線駆動部32Bにより、両側駆動される。ゲート信号線23(1)は、第1のゲートドライバ回路14のゲート信号線駆動部32Bにより、片側駆動される。
【0316】
以上の事項は、第1のゲートドライバ回路14および第2のゲートドライバ回路15のゲート信号線駆動部32Aおよび第2のゲートドライバ回路15のシフトレジスタのデータ位置により、順次、ゲート信号線22(i)、23(i)が選択され、駆動方式が実施される。
【0317】
同様に、図38は、図25の設定(SelA=H、SelB=H、n=2)において、CtA=H、Ct=Bに設定した実施の形態である。動作あるいは制御方式は、図25、図32と同様あるいは類似であるので説明を省略する。
【0318】
図49は、図26の設定(SelA=H、SelB=H、n=2)において、CtA=H、Ct=Bに設定した実施の形態である。動作あるいは制御方式は、図26、図32と同様あるいは類似であるので説明を省略する。
【0319】
図50は、図23の設定(SelA=H、SelB=H、n=2)において、CtA=H、Ct=Bに設定した実施の形態である。動作あるいは制御方式は、図23、図32と同様あるいは類似であるので説明を省略する。
【0320】
図51は、図25の設定(SelA=H、SelB=H、n=2)において、CtA=H、Ct=Bに設定した実施の形態である。動作あるいは制御方式は、図25、図32と同様あるいは類似であるので説明を省略する。
【0321】
図52は、図31の設定(SelA=H、SelB=H、n=2)において、CtA=H、Ct=Bに設定した実施の形態である。動作あるいは制御方式は、図31、図32と同様あるいは類似であるので説明を省略する。
【0322】
図53は、図27の設定(SelA=H、SelB=H、n=2)において、CtA=H、Ct=Bに設定した実施の形態である。動作あるいは制御方式は、図27、図32と同様あるいは類似であるので説明を省略する。
【0323】
また、図39は、SelA=L、SelB=L、n=3、CtA=H、Ct=Bに設定した実施の形態である。
【0324】
以上のように、本開示のゲートドライバ回路、ゲートドライバ集積回路(IC)のCt端子、Sel端子のロジック設定により、図10、図15、図43、図44、図48、図11、図33、図34、図35、図36、図37等の本開示の駆動方式、画像表示装置を実現できる。
【0325】
図10では、第1のゲートドライバ回路14および第2のゲートドライバ回路15のクロック異ならせて本開示の画像表示装置を実現した。Ct端子により、CK端子に入力するクロックを分周してシフトレジスタに印加されるデータあるいは制御信号を制御する。Ct端子をロジック制御することにより、第1のゲートドライバ回路14および第2のゲートドライバ回路15、または、第1のゲートドライバ回路114および第2のゲートドライバ回路115のクロックを異ならせる必要はない。
【0326】
なお、図18では、DinA端子およびDinB端子を設けているが、共通としてもよい。また、CkA端子およびCkB端子を設けているが、共通にしてもよい。
【0327】
図21は、本開示の画像表示装置に、図18および図20などのゲートドライバ集積回路、または、ゲートドライバ回路を適用した実施の形態である。出力端子OutA1〜OutA64および出力端子OutB1〜OutB64に出力する信号の順序をそれぞれ反転させる機能(UD1、UD2)を追加したゲートドライバ集積回路30を用いた構成図である。
【0328】
第2のゲートドライバ回路15のゲートドライバ集積回路50(3)の出力する信号の順序を反転させることにより、第2のゲートドライバ回路15のゲートドライバ集積回路30(3)を第1のゲートドライバ回路14のゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)と同一面側に実装することができる。
【0329】
第1のゲートドライバ回路14は2つのゲートドライバ集積回路30(1)および30(2)で構成され、第2のゲートドライバ回路15は1つのゲートドライバ集積回路30(3)で構成されている。
【0330】
表示パネル11の左側に引き出されたゲート信号線22(1)〜22(128)およびゲート信号線23(1)〜23(128)には、第1のゲートドライバ回路14に搭載されているゲートドライバ集積回路30(1)およびゲートドライバ集積回路30(2)の出力端子が接続されている。
【0331】
本実施の形態においては、ゲート信号線22(1)にはゲートドライバ集積回路30(1)の出力端子OutA1が接続され、ゲート信号線22(2)にはゲートドライバ集積回路30(1)の出力端子OutA2が接続され、ゲート信号線22(3)にはゲートドライバ集積回路30(1)の出力端子OutA3が接続され、・・・、ゲート信号線22(64)にはゲートドライバ集積回路30(1)の出力端子OutA64が接続されている。
【0332】
また、ゲート信号線23(1)にはゲートドライバ集積回路30(1)の出力端子OutB1が接続され、ゲート信号線23(2)にはゲートドライバ集積回路30(1)の出力端子OutB2が接続され、・・・、ゲート信号線23(64)にはゲートドライバ集積回路30(1)の出力端子OutB64が接続されている。
【0333】
また、ゲート信号線22(65)にはゲートドライバ集積回路30(2)の出力端子OutA1が接続され、ゲート信号線22(66)にはゲートドライバ集積回路30(2)の出力端子OutA2が接続され、ゲート信号線22(67)にはゲートドライバ集積回路30(2)の出力端子OutA3が接続され、・・・、ゲート信号線22(128)にはゲートドライバ集積回路30(2)の出力端子OutA64が接続されている。
【0334】
また、ゲート信号線23(65)にはゲートドライバ集積回路30(2)の出力端子OutB1が接続され、ゲート信号線23(66)にはゲートドライバ集積回路30(2)の出力端子OutB2が接続され、・・・、ゲート信号線23(128)にはゲートドライバ集積回路30(2)の出力端子OutB64が接続されている。
【0335】
ゲートドライバ集積回路30(1)のクロック入力端子CkAとクロック入力端子CkBとゲートドライバ集積回路30(2)のクロック入力端子CkAとクロック入力端子CkBとは互いに接続されて、第1のクロックCK1が入力される。
【0336】
また、ゲートドライバ集積回路30(1)のコントロール入力端子CtAとコントロール入力端子CtBとゲートドライバ集積回路30(2)のコントロール入力端子CtAとコントロール入力端子CtBとは互いに接続されて、コントロール信号DT1が入力される。コントロール信号DT1は、「ロー」設定である。
【0337】
ゲートドライバ集積回路30(1)のデータ出力端子DoutAとゲートドライバ集積回路30(2)のデータ入力端子DinAとが接続され、ゲートドライバ集積回路30(1)のデータ出力端子DoutBとゲートドライバ集積回路30(2)のデータ入力端子DinBとが接続されている。
【0338】
以上のようにして、ゲートドライバ集積回路30(1)とゲートドライバ集積回路30(2)とがカスケード接続されている。そしてゲートドライバ集積回路30(1)のデータ入力端子DinAには、書込制御信号22(1)〜22(128)を発生させるための信号DI1が入力され、ゲートドライバ集積回路30(1)のデータ入力端子DinBには、表示制御信号23(1)〜23(128)を発生させるための信号DI2が入力される。
【0339】
また、図示していないが、ゲートドライバ集積回路30(1)の電源端子VonAとゲートドライバ集積回路30(2)の電源端子VonAとは接続されて電圧V22onが印加され、ゲートドライバ集積回路30(1)の電源端子VoffAとゲートドライバ集積回路30(2)の電源端子VoffAとは接続されて電圧V22offが印加される。また、ゲートドライバ集積回路30(1)の電源端子VovdAとゲートドライバ集積回路30(2)の電源端子VovdAとは接続されて電圧V22ovdが印加される。
【0340】
また、ゲートドライバ集積回路30(1)の電源端子VonBとゲートドライバ集積回路30(2)の電源端子VonBとは接続されて電圧V23onが印加され、ゲートドライバ集積回路30(1)の電源端子VoffBとゲートドライバ集積回路30(2)の電源端子VoffBとは接続されて電圧V23offが印加される。また、ゲートドライバ集積回路30(1)の電源端子VovdBとゲートドライバ集積回路30(2)の電源端子VovdBとは接続されて電圧V22ovdが印加される。
【0341】
一方、表示パネル11の右側に引き出されたゲート信号線22(1)〜22(128)には第2のゲートドライバ回路15に搭載されているゲートドライバ集積回路30(3)の出力端子が接続されている。
【0342】
本実施の形態においては、ゲート信号線22(1)〜22(128)のうち、奇数番目のゲート信号線22(1)にはゲートドライバ集積回路30(3)の出力端子OutA1が接続され、ゲート信号線22(3)にはゲートドライバ集積回路30(3)の出力端子OutA2が接続され、ゲート信号線22(5)にはゲートドライバ集積回路30(3)の出力端子OutA3が接続され、・・・、ゲート信号線22(127)にはゲートドライバ集積回路30(3)の出力端子OutA64が接続されている。
【0343】
また、偶数番目のゲート信号線22(2)にはゲートドライバ集積回路30(3)の出力端子OutB1が接続され、ゲート信号線22(4)にはゲートドライバ集積回路30(3)の出力端子OutB2が接続され、ゲート信号線22(6)にはゲートドライバ集積回路30(3)の出力端子OutB3が接続され、・・・、ゲート信号線22(128)にはゲートドライバ集積回路30(3)の出力端子OutB64が接続されている。
【0344】
ゲートドライバ集積回路30(3)のクロック入力端子CkAとクロック入力端子CkBとは接続されて第2のクロックCK2が入力される。また、ゲートドライバ集積回路30(3)のコントロール端子CtAとCtBにコントロール信号CT2が入力される。コントロール信号CT2は、「ハイ」設定である。
【0345】
ゲートドライバ集積回路30(3)のデータ入力端子DinAにDI3信号が印加され、データ入力端子DinBにDI4信号が印加される。データ入力DI1、DI2、DI3、DI4は、ゲート信号線の選択位置に対応させて制御される。
【0346】
図21において、本開示では、ゲートドライバ集積回路30(1)のゲート信号線駆動部32Aと32Bのシフトレジスタの走査方向と、ゲートドライバ集積回路30(3)のゲート信号線駆動部32Aと32Bのシフトレジスタの走査方向は、逆方向であるので、UD1とUD2端子は、逆のロジック信号が印加される。また、クロックCK1とCK2は、同一のクロックが印加される。
【0347】
図9、図16、図18などの実施の形態は、2つのゲート信号線駆動部の実施の形態である。図9、図16、図18などの実施の形態、技術的思想は、図42のように、ゲート信号線駆動部が3以上の構成(たとえば、図42、図43など)においての適用できることは言うまでもない。
【0348】
なお、本開示では、ゲート信号線を駆動する回路(ゲートドライバ回路、ゲートドライバ集積回路)を、ゲートドライバ回路として説明するが、本開示はこれに限定されるものではない。たとえば、ゲートドライバ回路は、TAOS、低温ポリシリコン、高温ポリシリコン技術で、画素回路などを形成するプロセスと同時に表示パネル基板に直接形成されてもよい。
【0349】
また、ソースドライバ回路は、半導体チップに限定されるものではなく、ソースドライバ回路を意味する。ソースドライバ回路を、TAOS、低温ポリシリコン、高温ポリシリコン技術で、画素回路などを形成するプロセスと同時に、表示パネル基板に直接、形成する場合は、COFも不要となることは言うまでもない。
【0350】
また、駆動用トランジスタおよびスイッチ用トランジスタを含むトランジスタQは、薄膜トランジスタ(TFT)として説明しているが、これに限定するものではない。薄膜ダイオード(TFD)、リングダイオードなどでも構成することができる。
【0351】
トランジスタQは、もちろん、FET、MOS−FET、MOSトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、PLZT素子などでもよいことは言うまでもない。
【0352】
また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。
【0353】
なお、トランジスタQは、n型、p型のトランジスタのどちらでも画素回路を構成できる。トランジスタQは、LDD(Lightly Doped Drain)構造を採用することが好ましい。
【0354】
また、トランジスタQは、高温ポリシリコン(HTPS:High−temperature polycrystalline silicon)、低温ポリシリコン(LTPS:Low−temperature poly silicon)、連続粒界シリコン(CGS:Continuous grain silicon)、透明アモルファス酸化物半導体(TAOS:Transparent Amorphous Oxide Semiconductors、IZO)、アモルファスシリコン(AS:amorphous silicon)、赤外線RTA(RTA:rapid thermal annealing)で形成したもののうち、いずれでもよい。また、第1のゲートドライバ回路14、第2のゲートドライバ回路15、ソースドライバ回路16は、たん導体チップで形成したものに限定されず、先に記載したポリシリコン技術などを用いて、画素回路が形成された基板に直接、形成してもよい。
【0355】
図2では、画素を構成するすべてのトランジスタQはp型で構成している。しかし、本開示は、画素のトランジスタQをp型で構成することのみに限定するものではない。n型のみで構成してもよいし、p型のみで構成してもよい。また、n型とp型の両方を用いて画素回路12を構成してもよい。
【0356】
スイッチ用トランジスタQ(たとえば、Q22、Q20)は、トランジスタに限定するものではなく、たとえば、p型のトランジスタとn型のトランジスタの両方を用いて構成したアナログスイッチでスイッチ用トランジスタQを構成してもよい。
【0357】
トランジスタQはトップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、発光素子15から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。
【0358】
ゲート信号線22(i)またはソース信号線21(i)、もしくはゲート信号線22(i)とソース信号線21(i)の両方の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。信号線の配線抵抗を低減でき、より大型の表示パネルを実現できるからである。
【0359】
ゲートドライバ回路14が駆動(制御)するゲート信号線22(i)は、低インピーダンス化すること好ましい。したがって、ゲート信号線22(i)の構成あるいは構造に配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。
【0360】
特に、画素回路12を形成する技術としては、低温ポリシリコン(LTPS:Low−temperature poly silicon)を採用することが好ましい。低温ポリシリコン技術で形成したトランジスタは、トップゲート構造に形成することが容易である。トップゲート構造は、寄生容量が小さく、n型およびp型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができるため、本開示の画像表示装置に使用することが好ましい。なお、銅配線は、Ti−Cu−Tiの3層構造を採用することが好ましい。
【0361】
ゲート信号線22(i)またはソース信号線21(i)などの配線は、トランジスタQが透明アモルファス酸化物半導体(TAOS:Transparent Amorphous Oxide Semiconductors)の場合には、Mo(モリブデン)−Cu−Moの3層構造を採用することが好ましい。
【0362】
なお、以上の事項あるいは内容は、本開示の他の実施の形態に適用できることは言うまでもない。
【0363】
(実施の形態2)
次に、両側駆動を行うゲート信号線を1本、片側駆動を行うゲート信号線を3本備えた画素回路を複数配置した表示パネル111を用いた画像表示装置の例について説明する。
【0364】
なお、以下では説明のために、表示パネル111の行方向の画素数をn=256と仮定する。また、1つのゲートドライバ集積回路は64画素分の出力を有するゲート信号線駆動部が4回路分集積されていると仮定する。しかし本開示は、表示パネル111の行方向の画素数、およびゲートドライバ回路のゲート信号線駆動部の数とその出力数を上記に限定するものではない。
【0365】
図40は、本実施の形態にかかる画像表示装置110の画素回路112(i、j)の回路図である。本実施の形態にかかる画素回路112(i、j)は、EL素子D120と、駆動用トランジスタQ120と、コンデンサC120と、スイッチとして動作するトランジスタQ122、Q123、Q124およびQ125とを備えている。
【0366】
駆動用トランジスタQ120は、映像信号電圧Vsg(j)に応じた電流をEL素子D120に流す。コンデンサC120は映像信号電圧Vsg(j)を保持する。トランジスタQ122は映像信号電圧Vsg(j)をコンデンサC120に書込むためのスイッチである。トランジスタQ123は、EL素子D120に電流を供給して発光させるスイッチである。トランジスタQ124は、駆動用トランジスタQ120のソースに電圧Viniを印加するスイッチであり、トランジスタQ125は、駆動用トランジスタQ120のゲート端子に電圧Vrefを印加するスイッチである。
【0367】
画素回路112(i、j)の高圧側の電源線128には電源回路からアノード電圧Vddが供給され、低圧側の電源線129には電源回路からカソード電圧Vssが供給される。そして、トランジスタQ123のドレインは高圧側の電源線128に接続され、トランジスタQ123のソース端子は駆動用トランジスタQ120のドレイン端子に接続されている。駆動用トランジスタQ120のソースはEL素子D120のアノードに接続され、EL素子D120のカソードは低圧側の電源線129に接続されている。
【0368】
図40に示す画素回路12(i、j)は、アノード電圧Vdd、カソード電圧Vss、参照電圧Vref及び初期電圧Viniが印加され、それぞれの電圧は全画素回路12(i、j)に共通に印加されている。また、駆動用トランジスタQ20の閾値電圧に発光素子15の発光開始電圧を加えた電圧が0Vよりも大きい場合は、Viniはカソード電圧Vssと略同一電圧としてもよい。
【0369】
図40に示す画素回路12(i、j)では、アノード電圧Vdd>参照電圧Vref>カソード電圧Vss>初期電圧Vini、なる関係にすることが好ましい。具体的には、一例として、アノード電圧Vdd=10〜18(V)、参照電圧Vref=1.5〜3(V)、カソード電圧Vss=0.5〜2.5(V)、初期電圧Vini=0〜−3(V)である。
【0370】
駆動用トランジスタQ120のゲート端子とソースとの間には、コンデンサC120が接続されている。トランジスタQ124のドレイン端子(または、ソース端子)は駆動用トランジスタQ120のソース端子に接続され、トランジスタQ124のソース端子(または、ドレイン端子)は電圧Viniの電源線に接続されている。トランジスタQ125のドレイン端子(または、ソース端子)は駆動用トランジスタQ120のゲート端子に接続され、トランジスタQ125のソース端子(または、ドレイン端子)は電圧Vrefの電源線に接続されている。
【0371】
トランジスタQ122のソース端子(または、ドレイン端子)は映像信号電圧Vsg(j)を供給するソース信号線121(j)に接続され、トランジスタQ122のドレイン端子(または、ソース端子)は駆動用トランジスタQ120のゲート端子と接続されている。
【0372】
また、トランジスタQ122のゲート端子はゲート信号線122(i)に接続され、トランジスタQ123のゲート端子はゲート信号線123(i)に接続され、トランジスタQ124のゲート端子はゲート信号線124(i)に接続され、トランジスタQ125のゲート端子はゲート信号線125(i)に接続されている。
【0373】
ゲート信号線122(i)は、表示パネル111の左辺から引き出されて第1のゲートドライバ回路114に接続されるとともに表示パネル111の右辺からも引き出されて第2のゲートドライバ回路115に接続されている。また、ゲート信号線123(i)、124(i)および125(i)は、表示パネル111の左辺から引き出されて第1のゲートドライバ回路114に接続されている。
【0374】
以上のように、本実施の形態において、ゲート信号線122(i)は両側駆動する第1のゲート信号線であり、ゲート信号線123(i)、124(i)および125(i)はそれぞれ片側駆動する第2のゲート信号線である。
【0375】
なお、本実施の形態においては、駆動用トランジスタQ120、トランジスタQ122、Q123、Q124およびQ125は、全てNチャンネル薄膜トランジスタであるとして説明したが、本開示はこれに限定されるものではない。
【0376】
次に、画素回路112(i、j)の動作について説明する。
【0377】
図41は、本実施の形態にかかる画像表示装置110の画素回路112(i、j)の動作を説明するためのタイミングチャートである。具体的には、ラインiの画素回路112(i、1)〜112(i、m)に対するタイミングチャートである。
【0378】
画素回路112(i、j)のそれぞれは、1フィールド期間を、初期化期間Tiと検出期間Toと書込期間Twと表示期間Tdとを含む複数の期間に分割する。そして、初期化期間TiではコンデンサC120の端子間電圧を初期化し、検出期間Toでは駆動用トランジスタQ120のオフセット電圧Vosを検出し、書込期間Twでは画素回路112(i、j)で表示すべき映像信号電圧Vsg(j)の書込み動作を行い、表示期間Tdでは書込んだ映像信号電圧Vsg(j)に基づきEL素子D120を発光させる。
【0379】
(初期化期間Ti)
初期化を行うには、制御信号CNT124(i)を電圧V124onとしてトランジスタQ124をオン状態とし、制御信号CNT125を電圧V125onとして、トランジスタQ125をオン状態とする。また、書込制御信号CNT122(i)を電圧V122offとしてトランジスタQ122をオフ状態とし、表示制御信号CNT123を電圧V123offとしてトランジスタQ123をオフ状態とする。
【0380】
すると、駆動用トランジスタQ120のソースに電圧Viniが印加され、駆動用トランジスタQ120のゲートに電圧Vrefが印加される。以上のようにして、コンデンサC120の端子間電圧が電圧(Vref−Vini)に設定される。電圧Viniは電圧Vss以下の電圧に設定されているので、EL素子D120が発光することはない。
【0381】
その後、制御信号CNT124を電圧V124offとしてトランジスタQ124をオフ状態とする。
【0382】
(検出期間To)
表示制御信号CNT123(i)を電圧V123onとして、トランジスタQ123をオン状態とする。すると、駆動用トランジスタQ120のゲート−ソース間にはコンデンサC120の電圧(Vref−Vini)が印加されているので、高圧側の電源線128から、トランジスタQ123および駆動用トランジスタQ120を介して電流が流れ始め、コンデンサC120の電荷が放電し始める。
【0383】
そして、コンデンサC120の端子間電圧が駆動用トランジスタQ120のオフセット電圧Vosになり、電流が停止する。このとき、EL素子D120のアノードは電圧(Vref−Vos)まで上昇する。
【0384】
しかし、この電圧(Vref−Vos)は、EL素子D120に電流が流れ始めるときのアノード−カソード間電圧よりも低いので、EL素子D120が発光することはない。
【0385】
なお、EL素子D120に電流が流れないときは、EL素子D120はアノード−カソード間に大きな容量をもつコンデンサとして動作する。
【0386】
その後、制御信号CNT125を電圧V125offとしてトランジスタQ125をオフ状態とし、表示制御信号CNT123を電圧V123offとしてトランジスタQ123をオフ状態とする。
【0387】
(書込期間Tw)
書込み動作を行うには、トランジスタQ123、トランジスタQ124およびトランジスタQ125をオフ状態としたまま、書込制御信号CNT122(i)を電圧V122onにして、トランジスタQ122をオン状態とする。すると、駆動用トランジスタQ120のゲートが映像信号電圧Vsg(j)となる。
【0388】
このとき、EL素子D120がコンデンサC120に比較して十分大きな容量を持つコンデンサとして動作するので、EL素子D120のアノードは電圧(Vref−Vos)に保たれる。そのためコンデンサC120の端子間は、電圧(Vsg(j)−(Vref−Vos))、すなわち電圧((Vsg(j)+Vos)−(Vref)に充電される。
【0389】
書込み動作の終了後、書込制御信号CNT122(i)を電圧V122offにしてトランジスタQ122をオフ状態とする。
【0390】
(表示期間Td)
トランジスタQ122、Q124およびQ125をそれぞれオフ状態としたまま、表示制御信号CNT123(i)を電圧V123onにして、トランジスタQ123をオン状態とする。すると、ゲート−ソース間の電圧(Vsg(j)+Vos)に応じた電流がEL素子D120に流れる。
【0391】
ここで、電圧Vosは駆動用トランジスタQ120のオフセット電圧Vosである。したがって、EL素子D120に流れる電流は駆動用トランジスタQ120のゲート−ソース端子間の電圧(Vsg(j)+Vos)からオフセット電圧Vosを差し引いた電圧Vsg(j)に依存する。
【0392】
以上のようにして、表示期間Tdでは、書込期間Twで書込んだ映像信号電圧Vsg(j)に依存した輝度でEL素子D120を発光させる。一般に、駆動用トランジスタQ120のオフセット電圧Vosは大きなばらつきを有するが、本実施の形態にかかる画像表示装置110は、オフセット電圧Vosのばらつきの影響を抑えつつ画像を表示することができる。
【0393】
なお、本実施の形態においては、初期化期間Tiおよび検出期間Toをそれぞれ1水平帰線期間に設定し、さらに動作を安定させるために、初期化期間Tiと検出期間Toとの間も1水平帰線期間に設定している。
【0394】
また、画像表示装置110の輝度を向上させるために、本実施の形態においては、初期化期間Tiと検出期間Toと書込期間Twとを除く1フィールド期間のほとんどの期間を表示期間Tdとしている。また、書込期間Twの時間は、実施の形態1と同様に、1μsである。
【0395】
次に、本実施の形態にかかる画像表示装置110の動作について説明する。
【0396】
図42は、本実施の形態における画像表示装置110のゲートドライバ集積回路130の回路図である。本実施の形態に係るゲートドライバ集積回路130は、4つのゲート信号線駆動部132A、132B、132Cおよび132Dを有する。ゲート信号線駆動部132A、132B、132Cおよび132Dのそれぞれは、実施の形態1にかかるゲートドライバ集積回路30のゲート信号線駆動部32Aと同じ構成である。
【0397】
ゲート信号線駆動部132Aは、ゲートドライバ集積回路130のクロック入力端子CkAとデータ入力端子DinAとイネーブル入力端子EneAとデータ出力端子DoutAと電源端子VonAと電源端子VoffAと出力端子OutAi(1≦i≦64)とに接続されている。
【0398】
同様に、ゲート信号線駆動部132Bは、ゲートドライバ集積回路130のクロック入力端子CkBとデータ入力端子DinBとイネーブル入力端子EneBとデータ出力端子DoutBと電源端子VonBと電源端子VoffBと出力端子OutBiとに接続され、ゲート信号線駆動部132Cは、ゲートドライバ集積回路130のクロック入力端子CkCとデータ入力端子DinCとイネーブル入力端子EneCとデータ出力端子DoutCと電源端子VonCと電源端子VoffCと出力端子OutCiとに接続され、ゲート信号線駆動部132Dは、ゲートドライバ集積回路130のクロック入力端子CkDとデータ入力端子DinDとイネーブル入力端子EneDとデータ出力端子DoutDと電源端子VonDと電源端子VoffDと出力端子OutDiとに接続されている。
【0399】
ゲートドライバ集積回路130のデータ出力端子は、OutA1、OutB1、OutC1、OutD1、OutA2、OutB2、OutC2、OutD2、・・・・・・・・・・、OutA64、OutB64、OutC64、OutD64の順に配列されている。
【0400】
図43は、本実施の形態における画像表示装置110の第1のゲートドライバ回路114および第2のゲートドライバ回路115の構成図である。また、図44は、本実施の形態における画像表示装置110の構成を示す模式図である。
【0401】
本実施の形態にかかる画像表示装置110は、表示パネルとしての表示パネル111と、それを駆動する駆動回路とを備えている。駆動回路は、ソースドライバ回路16と、第1のゲートドライバ回路114と、第2のゲートドライバ回路115と、電源回路(図示せず)とを備えている。
【0402】
なお、図43では、電源端子VonA、電源端子VoffA、電源端子VonB、電源端子VoffB、電源端子VonC、電源端子VoffC、電源端子VonD、電源端子VoffDを省略している。
【0403】
第1のゲートドライバ回路114は4つのゲートドライバ集積回路130(1)〜30(4)で構成され、第2のゲートドライバ回路115は1つのゲートドライバ集積回路130(5)で構成されている。ここで、ゲートドライバ集積回路130(1)〜30(5)のそれぞれは、図42に示したゲートドライバ集積回路130と同一の回路構成である。
【0404】
表示パネル111の左側に引き出されたゲート信号線には第1のゲートドライバ回路114に搭載されているゲートドライバ集積回路130(1)〜130(4)の出力端子が接続されている。
【0405】
本実施の形態においては、ゲート信号線122(1)〜122(64)のそれぞれにはゲートドライバ集積回路130(1)の出力端子OutA1〜OutA64の対応する出力端子が接続され、ゲート信号線123(1)〜123(64)のそれぞれにはゲートドライバ集積回路130(1)の出力端子OutB1〜OutB64の対応する出力端子が接続され、ゲート信号線124(1)〜124(64)のそれぞれにはゲートドライバ集積回路130(1)の出力端子OutC1〜OutC64の対応する出力端子が接続され、ゲート信号線125(1)〜125(64)のそれぞれにはゲートドライバ集積回路130(1)の出力端子OutD1〜OutD64の対応する出力端子が接続されている。
【0406】
ゲート信号線122(65)〜122(128)のそれぞれにはゲートドライバ集積回路130(2)の出力端子OutA1〜OutA64の対応する出力端子が接続され、ゲート信号線123(65)〜123(128)のそれぞれにはゲートドライバ集積回路130(2)の出力端子OutB1〜OutB64の対応する出力端子が接続され、ゲート信号線124(65)〜124(128)のそれぞれにはゲートドライバ集積回路130(2)の出力端子OutC1〜OutC64の対応する出力端子が接続され、ゲート信号線125(65)〜125(128)のそれぞれにはゲートドライバ集積回路130(2)の出力端子OutD1〜OutD64の対応する出力端子が接続されている。
【0407】
ゲート信号線122(129)〜122(192)のそれぞれにはゲートドライバ集積回路130(3)の出力端子OutA1〜OutA64の対応する出力端子が接続され、ゲート信号線123(129)〜123(192)のそれぞれにはゲートドライバ集積回路130(3)の出力端子OutB1〜OutB64の対応する出力端子が接続され、ゲート信号線124(129)〜124(192)のそれぞれにはゲートドライバ集積回路130(3)の出力端子OutC1〜OutC64の対応する出力端子が接続され、ゲート信号線125(129)〜125(192)のそれぞれにはゲートドライバ集積回路130(3)の出力端子OutD1〜OutD64の対応する出力端子が接続されている。
【0408】
ゲート信号線122(193)〜122(256)のそれぞれにはゲートドライバ集積回路130(4)の出力端子OutA1〜OutA64の対応する出力端子が接続され、ゲート信号線123(193)〜123(256)のそれぞれにはゲートドライバ集積回路130(4)の出力端子OutB1〜OutB64の対応する出力端子が接続され、ゲート信号線124(193)〜124(256)のそれぞれにはゲートドライバ集積回路130(4)の出力端子OutC1〜OutC64の対応する出力端子が接続され、ゲート信号線125(193)〜125(256)のそれぞれにはゲートドライバ集積回路130(4)の出力端子OutD1〜OutD64の対応する出力端子が接続されている。
【0409】
ゲートドライバ集積回路130(1)のクロック入力端子CkA、CkB、CkCおよびCkDと、ゲートドライバ集積回路130(2)のクロック入力端子CkA、CkB、CkCおよびCkDと、ゲートドライバ集積回路130(3)のクロック入力端子CkA、CkB、CkCおよびCkDと、ゲートドライバ集積回路130(4)のクロック入力端子CkA、CkB、CkCおよびCkDとは互いに接続されて、第1のクロックCK1が入力される。
【0410】
ゲートドライバ集積回路130(1)のイネーブル入力端子EneA、EneB、EneCおよびEneDと、ゲートドライバ集積回路130(2)のイネーブル入力端子EneA、EneB、EneCおよびEneDと、ゲートドライバ集積回路130(3)のイネーブル入力端子EneA、EneB、EneCおよびEneDと、ゲートドライバ集積回路130(4)のイネーブル入力端子EneA、EneB、EneCおよびEneDとは互いに接続されて、イネーブル信号EN1が入力される。
【0411】
ゲートドライバ集積回路130(1)のデータ出力端子DoutA、DoutB、DoutCおよびDoutDのそれぞれにはゲートドライバ集積回路130(2)のデータ入力端子DinA、DinB、DinCおよびDinDの対応する端子が接続され、ゲートドライバ集積回路130(2)のデータ出力端子DoutA、DoutB、DoutCおよびDoutDのそれぞれにはゲートドライバ集積回路130(3)のデータ入力端子DinA、DinB、DinCおよびDinDの対応する端子が接続され、ゲートドライバ集積回路130(3)のデータ出力端子DoutA、DoutB、DoutCおよびDoutDのそれぞれにはゲートドライバ集積回路130(4)のデータ入力端子DinA、DinB、DinCおよびDinDの対応する端子が接続されている。
【0412】
以上のようにして、ゲートドライバ集積回路130(1)〜130(4)が、カスケード接続されている。
【0413】
ゲートドライバ集積回路130(1)のデータ入力端子DinAには信号DI1が入力され、ゲートドライバ集積回路130(1)のデータ入力端子DinBには信号DI2が入力され、ゲートドライバ集積回路30(1)のデータ入力端子DinCには信号DI3が入力され、ゲートドライバ集積回路30(1)のデータ入力端子DinDには信号DI4が入力される。
【0414】
さらに、図43では省略したが、ゲートドライバ集積回路30(1)〜30(4)の電源端子VonAは互いに接続されて電圧V122onが印加され、同電源端子VoffAは互いに接続されて電圧V122offが印加される。同電源端子VonBは互いに接続されて電圧V123onが印加され、同電源端子VoffBは互いに接続されて電圧V123offが印加される。同電源端子VonCは互いに接続されて電圧V124onが印加され、同電源端子VoffCは互いに接続されて電圧V124offが印加される。同電源端子VonDは互いに接続されて電圧V125onが印加され、同電源端子VoffDは互いに接続されて電圧V125offが印加される。
【0415】
一方、表示パネル111の右側に引き出されたゲート信号線122(1)〜122(256)は、第2のゲートドライバ回路115に搭載されているゲートドライバ集積回路130(5)に接続されている。
【0416】
本実施の形態においては、ゲート信号線122(1)〜122(256)のうち、(4の倍数+1)番目のゲート信号線122(1)にはゲートドライバ集積回路130(5)の出力端子OutA1が接続され、ゲート信号線122(5)にはゲートドライバ集積回路130(5)の出力端子OutA2が接続され、ゲート信号線122(9)にはゲートドライバ集積回路130(5)の出力端子OutA3が接続され、・・・、ゲート信号線122(253)にはゲートドライバ集積回路130(5)の出力端子OutA64が接続されている。
【0417】
(4の倍数+2)番目のゲート信号線122(2)にはゲートドライバ集積回路130(5)の出力端子OutB1が接続され、ゲート信号線122(6)にはゲートドライバ集積回路130(5)の出力端子OutB2が接続され、ゲート信号線22(10)にはゲートドライバ集積回路130(5)の出力端子OutB3が接続され、・・・、ゲート信号線122(254)にはゲートドライバ集積回路130(5)の出力端子OutB64が接続されている。
【0418】
(4の倍数+3)番目のゲート信号線122(3)にはゲートドライバ集積回路130(5)の出力端子OutC1が接続され、ゲート信号線122(7)にはゲートドライバ集積回路130(5)の出力端子OutC2が接続され、ゲート信号線22(11)にはゲートドライバ集積回路130(5)の出力端子OutC3が接続され、・・・、ゲート信号線122(255)にはゲートドライバ集積回路130(5)の出力端子OutC64が接続されている。
【0419】
(4の倍数)番目のゲート信号線122(4)にはゲートドライバ集積回路130(5)の出力端子OutD1が接続され、ゲート信号線122(8)にはゲートドライバ集積回路130(5)の出力端子OutD2が接続され、ゲート信号線22(12)にはゲートドライバ集積回路130(5)の出力端子OutD3が接続され、・・・、ゲート信号線122(256)にはゲートドライバ集積回路130(5)の出力端子OutD64が接続されている。
【0420】
ゲートドライバ集積回路130(5)のクロック入力端子CkA、CkB、CkCおよびCkDは、互いに接続されて第2のクロックCK2が入力される。またゲートドライバ集積回路130(5)のイネーブル入力端子EneAにイネーブル信号EN2が入力され、イネーブル入力端子EneBにイネーブル信号EN3が入力され、イネーブル入力端子EneCにイネーブル信号EN4が入力され、イネーブル入力端子EneDにイネーブル信号EN5が入力される。そしてゲートドライバ集積回路130(5)のデータ入力端子DinA、DinB、DinCおよびDinDは互いに接続されて、書込制御信号122(1)〜122(256)を発生させるための信号DI5が入力される。
【0421】
図43では省略したが、ゲートドライバ集積回路130(5)の電源端子VonA、VonB、VonCおよびVonDは互いに接続されて電圧V122onが印加され、電源端子VoffA、VoffB、VoffCおよびVoffDは互いに接続されて電圧V122offが印加される。
【0422】
次に、第1のゲートドライバ回路114および第2のゲートドライバ回路115の動作について説明する。
【0423】
第1のゲートドライバ回路114のゲートドライバ集積回路130(1)〜130(4)のクロック入力端子CkA、CkB、CkCおよびCkDには周期が1μsの第1のクロックCK1が入力され、イネーブル入力端子EneAはハイレベルに固定される。
【0424】
ゲートドライバ集積回路130(1)のデータ入力端子DinAには書込制御信号CNT122(1)〜CNT122(256)を発生させるための信号DI1が入力され、ゲートドライバ集積回路130(1)のデータ入力端子DinBには表示制御信号CNT123(1)〜CNT123(256)を発生させるための信号DI2が入力され、ゲートドライバ集積回路30(1)のデータ入力端子DinCには制御信号CNT124(1)〜CNT124(256)を発生させるための信号DI3が入力され、ゲートドライバ集積回路30(1)のデータ入力端子DinDには、制御信号CNT125(1)〜CNT125(256)を発生させるための信号DI4が入力される。
【0425】
そして、ゲートドライバ集積回路130(1)〜130(4)のクロック端子にクロックCK1が入力する毎に信号DI1、DI2、DI3、DI4をそれぞれシフトして、対応する制御信号を出力する。以上のようにしてゲートドライバ集積回路30(1))〜130(4)の出力端子OutA1〜OutA64からは第1の制御信号である書込制御信号CNT22(1)〜CNT122(256)が出力され、出力端子OutB1〜OutB64からは表示制御信号CNT23(1)〜CNT123(256)が出力され、出力端子OutC1〜OutC64からは制御信号CNT124(1)〜CNT124(256)が出力され、出力端子OutD1〜OutD64からは制御信号CNT125(1)〜CNT125(256)が出力される。
【0426】
図45は、本実施の形態における画像表示装置110の第2のゲートドライバ回路15の動作を示すタイミングチャートである。
【0427】
ゲートドライバ集積回路130(5)のクロック入力端子CkA、CkB、CkCおよびCkDには、周期がクロックCK1の4倍である4μsの第2のクロックCK2を入力する。ゲートドライバ集積回路130(5)のデータ入力端子DinA、DinB、DinCおよびDinDには、書込制御信号CNT122(1)〜CNT122(256)を発生させるための信号DI5が入力される。
【0428】
イネーブル入力端子EneAには、周期がクロックCK2と等しくデューティーが1/4であり立ち上がりのタイミングがクロックCK2と等しいイネーブル信号EN2が入力される。イネーブル入力端子EneBにはイネーブル信号EN2を90°遅延した形状のイネーブル信号EN3が入力され、イネーブル入力端子EneCにはイネーブル信号EN3をさらに90°遅延した形状のイネーブル信号EN4が入力され、イネーブル入力端子EneDにはイネーブル信号EN4をさらに90°遅延した形状のイネーブル信号EN4が入力される。
【0429】
ゲートドライバ集積回路130(5)は、クロックCK2が入力する毎に信号DI5をシフトする。そして、イネーブル信号EN2との論理積をとって、第2の書込制御信号CNT22(1)、CNT22(5)、・・・、CNT22(253)が出力される。またイネーブル信号EN3との論理積をとって第2の書込制御信号CNT22(2)、CNT22(6)、・・・、CNT22(254)が出力され、イネーブル信号EN4との論理積をとって第2の書込制御信号CNT22(3)、CNT22(7)、・・・、CNT22(255)を出力し、イネーブル信号EN5との論理積をとって第2の書込制御信号CNT22(4)、CNT22(8)、・・・、CNT22(256)が出力される。
【0430】
以上のように、実施の形態2においても、第1のゲートドライバ回路114は、ゲートドライバ集積回路130(1)〜130(4)をカスケード接続することにより、表示パネルに含まれる画素回路行の数と少なくとも同じ段数を有する第1のシフトレジスタ部(すなわち、カスケード接続されたゲートドライバ集積回路30(1)〜130(4)のシフトレジスタ部136A)を備え、かつ、第1のクロックCK1を用いて前記第1のシフトレジスタ部で作成された第1の制御信号(書込制御信号CNT122(i))を画素回路行の一方から第1のゲート信号線(ゲート信号線122(i))のそれぞれに供給する。
【0431】
また、第2のゲートドライバ回路115は、表示パネルに含まれる画素回路行の数の少なくとも1/N(本実施の形態においては、N=4)の長さを有する第2のシフトレジスタ部をN個(すなわち、ゲートドライバ集積回路130(5)のシフトレジスタ部136A、136B、136C、136D)備え、かつ、第1のクロックCK1のN倍の周期を持つ第2のクロックCK2を用いて前記第2のシフトレジスタ部のそれぞれで作成した第1の制御信号(書込制御信号CNT122(i))を画素回路行の他方から第1のゲート信号線(ゲート信号線122(i))のそれぞれに供給する。
【0432】
以上のように、1つの画素回路についてM種類のゲート信号線が形成されており、そのうち、S種類のゲート信号線で両側駆動を行い、(M−S)種類のゲート信号線で片側駆動を行う場合、(第1のゲートドライバ回路で用いるゲートドライバ集積回路の個数):(第1のゲートドライバ回路で用いるゲートドライバ集積回路の個数)=M:Sを満足させるように設計することができる。
【0433】
なお、実施の形態において、ゲート信号線124(i)は、両側駆動を実施し、他のゲート信号線123(i)、124(i)、125(i)は、片側駆動を実施するとしたが、本開示はこれに、限定するものではない。
【0434】
たとえば、図46に示すように、画素回路112(i、j)において、ゲート信号線125(i)ではゲートドライバ回路14により片側駆動を実施し、他のゲート信号線123(i)、122(i)および124(i)では第1のゲートドライバ回路14および第2のゲートドライバ回路15による両側駆動を実施してもよい。なお、ゲート信号線122(i)は、ゲート電圧3値駆動を実施することが好ましい。
【0435】
図46に示した画素構成の場合は、表示画面の左辺に配置する第1のゲートドライバ回路14(ゲートドライバ集積回路30)の個数と、表示画面の右辺に配置する第2のゲートドライバ回路15(ゲートドライバ集積回路30)の個数は、4:3の比率となる。
【0436】
なお、図40および図43の実施の形態においても、図19および図21の本開示のゲートドライバ回路あるいはゲートドライバ集積回路を採用することにより、あるいは、図21の構成を適用することにより、図45などで説明した駆動方式を実現できることは言うまでもない。また、Sel端子、Ct端子などに関する事項についても適用できることは言うまでもない。
【0437】
(実施の形態3)
次に、両側駆動を行うゲート信号線を2本、片側駆動を行うゲート信号線を2本備えた画素回路を複数配置した表示パネル111を用いた画像表示装置の例について説明する。図47は、本実施の形態にかかる画像表示装置10の画素の構成を示す模式図である。である。図48は、本実施の形態における画像表示装置10の構成を示す模式図である。
【0438】
本実施の形態にかかる画像表示装置10は、図48に示すように、表示パネル11と、それを駆動する駆動回路とを備えている。駆動回路は、ソースドライバ回路16と、第1のゲートドライバ回路14と、第2のゲートドライバ回路15と、電源回路(図示せず)とを備えている。
【0439】
また、図47に示すように、画素回路112(i、j)には、4本のゲート信号線(122(i)、123(i)、124(i)および125(i))が形成されている。ゲート信号線122(i)、123(i)、124(i)および125(i)に対し、第1のゲートドライバ回路14が配置され、ゲート信号線122(i)および125(i)に対し、第1のゲートドライバ回路14および第2のゲートドライバ回路15が配置されている。
【0440】
したがって、ゲート信号線125(i)および122(i)は、第1のゲートドライバ回路14および第2のゲートドライバ回路15により、両側駆動が実施される。また、ゲート信号線122(i)は、ゲート電圧3値駆動が実施される。なお、他のゲート信号線125(i)、124(i)および123(i)は、ゲート電圧2値駆動が実施される。ゲート信号線124(i)および123(i)は、第1のゲートドライバ回路14により、片側駆動が実施される。
【0441】
図47の画素回路112(i、j)において、Pチャンネルの駆動用トランジスタQ120の第1の端子は、アノード電圧Vddの電極または配線と接続され、第2の端子はスイッチ用トランジスタQ123の第1の端子と接続されている。また、スイッチ用トランジスタQ123のゲート端子は、ゲート信号線123(i)と接続されている。スイッチ用トランジスタQ123の第2の端子は、EL素子D120の第1の端子と接続されている。また、EL素子D120の第2の端子は、カソード電圧Vssが印加された電極または配線と接続されている。
【0442】
なお、図47において、トランジスタはpチャンネルトランジスタとしたが、これに限定するものではなく、nチャンネルトランジスタであってもよい。また、pチャンネルとnチャンネルトランジスタを混在させて画素回路112(i、j)を構成してもよい。
【0443】
スイッチ用トランジスタQ125の第1の端子はリセット電圧Vrefが印加された電極または配線と接続され、スイッチ用トランジスタQ125の第2の端子は、駆動用トランジスタQ120のゲート端子と接続されている。また、スイッチ用トランジスタQ125のゲート端子はゲート信号線125(i)と接続されている。
【0444】
映像信号を画素に印加するスイッチ用トランジスタQ122の第1の端子はソース信号線121(j)と接続され、スイッチ用トランジスタQ122の第2の端子は、第2のコンデンサC120の第1の端子と接続されている。また、第2のコンデンサC120の第2の端子は駆動用トランジスタQ120のゲート端子と接続されている。また、スイッチ用トランジスタQ122のゲート端子はゲート信号線122(i)と接続されている。
【0445】
第1のコンデンサC121の第1の端子は、アノード電圧Vddと接続され、第1のコンデンサC121の第2の端子は、第2のコンデンサの第1の端子または、駆動用トランジスタQ120のゲート端子と接続される。
【0446】
スイッチ用トランジスタQ124の第1の端子は駆動用トランジスタQ120のゲート端子と接続され、スイッチ用トランジスタQ124の第2の端子は、駆動用トランジスタQ120の第2の端子と接続されている。また、スイッチ用トランジスタQ124のゲート端子はゲート信号線123(i)と接続されている。
【0447】
トランジスタQ125およびQ124の少なくとも一方は、マルチゲート(ディアルゲート以上)構造を用い、さらに、LDD(Lightly Doped Drain)構造と組み合わせる。これにより、オフリークを抑制でき、良好なコントラスト、オフセットキャンセル動作を実現できる。また、良好な高輝度表示、画像表示を実現できる。
【0448】
ゲート信号線125(i)およびゲート信号線122(i)は、第1のゲートドライバ回路14および第2のゲートドライバ回路15により両側駆動されている。また、ゲート信号線124(i)およびゲート信号線123(i)は、ゲートドライバ回路14により片側駆動されている。
【0449】
図47では、画素回路112(i、j)に映像信号を印加するスイッチ用トランジスタQ122が接続されたゲート信号線122(i)に対して両側駆動を行う。また、駆動用トランジスタQ120のオフセットキャンセル時に動作あるいは制御を行うスイッチ用トランジスタQ125が接続されたゲート信号線123(i)に対して両側駆動を行う。
【0450】
なお、図47などの画素回路構成に、本開示の駆動方式を適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることは言うまでもない。
【0451】
たとえば、図48の第1のゲートドライバ回路14および第2のゲートドライバ回路15に、図9、図16、図18、図19、図20および図42で説明した実施の形態を適用することができる。また、図3、図10、図11、図15、図20、図21、図33、図34、図35、図36、図37、図43、図44および図48のパネル構成を適用することができる。また、図17および図22で説明した駆動方法を適用することができる。また、図5、図8、図12、図13、図14、図23、図24、図25、図26、図27、図28、図29、図30、図31、図32、図38、図39、図45、図49、図50、図51、図52および図53の駆動方式を適用することができる。
【0452】
(その他)
以上の事項は、前述した画素回路だけでなく、他の画素回路の構成に適用できることは言うまでもない。また、本開示に記載する他の駆動方式および画像表示装置に適応できることは言うまでもない。また、図54、図55および図56に示す電子機器に本開示の画像表示に適用すること、あるいは、これらを組み合わせることができることも言うまでもない。
【0453】
一例として、本開示にかかる画像表示装置は、第1のゲートドライバ回路と、第2のゲートドライバ回路と、ソース信号線に映像信号を出力するソースドライバ回路を具備し、第1のゲート信号線の一端に第1のゲートドライバ回路が接続され、また、ゲート信号線の他端に前記第2のゲートドライバ回路が接続し、ゲート信号線を両側駆動するものである。また、特に高速スルーレートが必要でないゲート信号線には、一端に1つのゲートドライバ回路を接続して片側駆動を実施するものである。
【0454】
また、一例として、本開示にかかる画像表示装置は、画素にn本のゲート信号線を有する画素回路に対して、第1のゲートドライバ回路は、各画素のn本のゲート信号線と接続され、第2のゲートドライバ回路は、前記n本のゲート信号線のうち、m(mは1以上、nより小さい整数)本のゲート信号線と接続したものである。
【0455】
また、一例として、本開示にかかる画像表示装置は、第1のゲートドライバ回路および第2のゲートドライバ回路は、n個のシフトレジスタ回路を有し、第1のゲートドライバ回路の1からn番目のシフトレジスタ回路は、それぞれ1画素行の1からn番目のゲート信号線に電気的に接続され、第2のゲートドライバ回路の1からn番目のシフトレジスタ回路は、少なくとも複数の画素行のゲート信号線と電気的に接続したものである。
【0456】
また、一例として、本開示にかかるゲート信号線駆動部は、画素回路行の数と少なくとも同じ段数を有する第1のシフトレジスタ部を備え、かつ、第1のクロックCK1を用いて第1のシフトレジスタ部で作成した第1の制御信号を画素回路行の一方から第1のゲート信号線22(i)のそれぞれに供給する第1のゲートドライバ回路14と、画素回路行の数の少なくとも1/N(Nは2以上の整数)の長さを有する第2のシフトレジスタ部をN個備え、かつ、第1のクロックのN倍の周期を持つ第2のクロックCK2を用いて第2のシフトレジスタ部のそれぞれで作成した第1の制御信号を画素回路行の他方から第1のゲート信号線22(i)のそれぞれに供給する第2のゲートドライバ回路15を含むものである。
【0457】
本開示の技術的思想による画像表示装置および画像表示装置の駆動方式は、多種多様に応用できる。たとえば、図33に示した表示パネルは、画素回路112(i)に4本のゲート信号線が形成(配置)された画像表示パネルである。4本のゲート信号線のうち、1本のゲート信号線には、第1のゲートドライバ回路14および第2のゲートドライバ回路15による両側駆動が実施され、他の3本のゲート信号線には、第1のゲートドライバ回路14による片側駆動が実施される。
【0458】
図34は、図33の説明図である。図34において、第1のゲートドライバ回路14のゲートドライバ集積回路130(1)、130(2)、130(3)および130(4)と、ゲートドライバ回路15のゲートドライバ集積回路130(5)が1つの区切りとなって、配置される。
【0459】
第1のゲートドライバ回路14を構成するゲートドライバ集積回路130の個数をa個とし、第2のゲートドライバ回路15を構成するゲートドライバ集積回路130の個数をb個としたとき、a:b=4:1となる。また、画素回路のゲート信号線の本数を、c本とした時、ゲートドライバ集積回路130が有するシフトレジスタあるいはゲート信号線駆動部の数は、c=4個で構成される。
【0460】
以上のように、本開示の画像表示装置は、マトリックス状に配置された画素回路を有する表示画面と、表示画面を駆動するゲートドライバ回路とを備えたものである。表示画面の左辺および右辺には、第1のゲートドライバ回路14および第2のゲートドライバ回路15が配置されている。また、画素回路には、複数のゲート信号線が配置され、そのうち1本以上のゲート信号線が、左右に配置された第1のゲートドライバ回路14および第2のゲートドライバ回路15で駆動され、他の1本のゲート信号線が、左右に配置されたゲートドライバ回路14および第2のゲートドライバ回路15のいずれかにより駆動される。
【0461】
ここで、左辺に配置されるゲートドライバ回路を第1のゲートドライバ回路14とし、右辺に配置されるゲートドライバ回路を第2のゲートドライバ回路15としたとき、本開示の画像表示装置は、以下の構成を有するものである。
【0462】
第2のゲートドライバ回路15は、表示画面の有効な画素回路行の数と、同じ段数を有する第1のシフトレジスタ部を備え、第1のシフトレジスタ部で作成した第1の制御信号を画素回路行の一方から第1のゲート信号線のそれぞれに供給する第1のゲート信号線駆動部を有するものである。なお、表示画面の有効な画素回路行数とは、画像表示を行う画素回路数もしくは、ゲートドライバ回路で駆動が必要な画素回路行数である。
【0463】
第1のゲートドライバ回路14は、表示画面の有効な画素回路行の数の少なくとも1/N(Nは2以上の整数)の長さを有する第2のシフトレジスタ部をN個備え、第2のシフトレジスタ部のそれぞれで作成した第1の制御信号を画素回路行の他方から、第1のゲート信号線のそれぞれに供給する第2のゲート信号線駆動部を有するものである。
【0464】
なお、ゲートドライバ回路が、複数のゲートドライバ回路で構成される場合は、シフトレジスタの長さは、ゲートドライバ回路に内蔵するシフトレジスタの長さで分割される。
【0465】
有効画素(行)とは、画像表示に寄与する画素行である。たとえば、画像表示に寄与しないダミー画素(行)は含まない。だだし、ダミー画素(行)であっても、ドライバICが駆動する必要があるものは、含む。
【0466】
表示画面の有効画素回路の行数が、ゲートドライバ回路の出力端子数の倍数でない場合は、必要なゲートドライバ回路の数が増加することは言うまでもない。
【0467】
この構成により、ゲート信号線の端子の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することができる。また、画素回路構成に最適な駆動方式を実施でき、良好な画像表示を実現できる。
【0468】
なお、図33、図34の本開示の画像表示装置は、本開示の明細書で説明した事項が適用できることは言うまでもない。たとえば、Sel端子、Ct端子に関する事項を適用することが例示される。以上の事項は本開示の他の実施の形態においても同様である。
【0469】
図35は、画素回路112(i)に4本のゲート信号線が形成(配置)された画像表示パネルである。4本のゲート信号線のうち、3本のゲート信号線が、第1のゲートドライバ回路14および第2のゲートドライバ回路15による両側駆動が実施され、他の1本のゲート信号線が、第1のゲートドライバ回路14による片側駆動が実施される。たとえば、画素回路としては、図46が例示される。
【0470】
第1のゲートドライバ回路14を構成するゲートドライバ集積回路130の個数をa個とし、第2のゲートドライバ回路15を構成するゲートドライバ集積回路130の個数をb個としたとき、a:b=4:3となる。また、画素回路のゲート信号線の本数を、c本とした時、ゲートドライバ集積回路130が有するシフトレジスタあるいはゲート信号線駆動部の数は、c=4個で構成される。
【0471】
以上の実施の形態は、画素回路における、ゲート信号線数が偶数であったが、本開示はこれに限定されない。
【0472】
図36は、画素回路112(i)に3本のゲート信号線が形成(配置)された画像表示パネルである。3本のゲート信号線のうち、1本のゲート信号線が、第1のゲートドライバ回路14および第2のゲートドライバ回路15による両側駆動が実施され、他の2本のゲート信号線が、第1のゲートドライバ回路14による片側駆動が実施される。
【0473】
第1のゲートドライバ回路14を構成するゲートドライバ集積回路130の個数をa個とし、第2のゲートドライバ回路15を構成するゲートドライバ集積回路130の個数をb個としたとき、a:b=3:1となる。また、画素回路のゲート信号線の本数を、c本とした時、ゲートドライバ集積回路130が有するシフトレジスタあるいはゲート信号線駆動部の数は、c=3個で構成される。
【0474】
同様に、図37は、画素回路112(i)に3本のゲート信号線が形成(配置)された画像表示パネルである。3本のゲート信号線のうち、2本のゲート信号線が、第1のゲートドライバ回路14および第2のゲートドライバ回路15による両側駆動が実施され、他の1本のゲート信号線が、第1のゲートドライバ回路14による片側駆動が実施される。
【0475】
第1のゲートドライバ回路14を構成するゲートドライバ集積回路130の個数をa個とし、第2のゲートドライバ回路15を構成するゲートドライバ集積回路130の個数をb個としたとき、a:b=3:2となる。また、画素回路のゲート信号線の本数を、c本とした時、ゲートドライバ集積回路130が有するシフトレジスタあるいはゲート信号線駆動部の数は、c=3個で構成される。
【0476】
以上の実施の形態は、本開示の他の実施の形態にも適用できることは言うまでもない。また、他の実施の形態と組み合わせることができることも言うまでもない。
【0477】
また、実施の形態1、2、3において示した画素回路の構成、電圧および時間等の各数値は一例を示したものであり、画素回路の構成や各数値はEL素子の特性や画像表示装置の仕様等により適宜最適に設定することが望ましい。
【0478】
なお、表示装置の光出射面には、円偏光板(円偏光フィルム)(図示せず)を配置することができる。偏光板と位相フィルムを一体したものは円偏光板(円偏光フィルム)と呼ばれる。
【0479】
なお、本開示では、発光素子をEL素子としたがこれに限定するものではない。また、本開示の技術的思想は、たとえば、表面伝導型電子放出素子ディスプレイ(SED:surface−conduction electron−emitter display)、 電界放出ディスプレイ(FED)に適用できることは言うまでもない。
【0480】
また、本開示は、EL表示パネルなど自己発光型の表示ディスプレイに限定するものではない。本開示の技術的思想は、画素回路に複数のゲート信号線が配置され、前記複数のゲート信号線のうち、少なくとも1本のゲート信号線に両側駆動が実施され、他のゲート信号線のうち、少なくとも1本のゲート信号線に片側駆動が実施されている画像表示装置に適用できることは言うまでもない。
【0481】
また、本開示の技術的思想は、画素回路に複数のゲート信号線が配置され、前記複数のゲート信号線に対応する複数のシフトレジスタ回路を有するゲートドライバ回路(回路)に適用できることは言うまでもない。
【0482】
また、本開示の技術的思想は、画素回路に複数のゲート信号線が配置され、表示画面の一辺に第1のゲートドライバ回路14が配置され、他辺に第2のゲートドライバ回路15が配置された画像表示装置が該当することは言うまでもない。
【0483】
また、駆動用トランジスタおよびスイッチ用トランジスタを含むトランジスタQは、前述した図2では薄膜トランジスタ(TFT)として説明しているが、これに限定するものではない。薄膜ダイオード(TFD)、リングダイオードなどでも構成することができる。
【0484】
トランジスタQは、もちろん、FET、MOS−FET、MOSトランジスタ、バイポーラトランジスタでもよい。これらも基本的に薄膜トランジスタである。その他、バリスタ、サイリスタ、リングダイオード、ホトダオード、ホトトランジスタ、PLZT素子などでもよいことは言うまでもない。
【0485】
また、薄膜素子に限定するものではなく、シリコンウエハに形成したトランジスタでもよい。たとえば、シリコンウエハでトランジスタを構成し、剥がしてガラス基板に転写したものが例示される。また、シリコンウエハでトランジスタチップを形成し、ガラス基板のボンディング実装した表示パネルが例示される。
【0486】
なお、トランジスタQは、n型、p型のトランジスタのどちらでも画素回路を構成できる。トランジスタQは、LDD構造を採用することが好ましい。
【0487】
また、トランジスタQは、高温ポリシリコン(HTPS)、低温ポリシリコン(LTPS)、連続粒界シリコン(CGS)、透明アモルファス酸化物半導体(TAOS、IZO)、アモルファスシリコン(AS:amorphous silicon)、赤外線RTA(RTA)で形成したもののうち、いずれでもよい。また、第のゲートドライバ回路14、第2のゲートドライバ回路15およびソースドライバ回路16は、半導体チップで形成したものに限定されず、先に記載したポリシリコン技術などを用いて、画素回路が形成された基板に直接、形成してもよい。
【0488】
図2では、画素を構成するすべてのトランジスタQはp型で構成している。しかし、本開示は、画素のトランジスタQをp型で構成することのみに限定するものではない。n型のみで構成してもよいし、p型のみで構成してもよい。また、n型とp型の両方を用いて画素回路12を構成してもよい。
【0489】
スイッチ用トランジスタQ(たとえば、Q22、Q20)は、トランジスタに限定するものではなく、たとえば、p型のトランジスタとn型のトランジスタの両方を用いて構成したアナログスイッチでスイッチ用トランジスタQを構成してもよい。
【0490】
トランジスタQは、トップゲート構造にすることが好ましい。トップゲート構造にすることにより寄生容量が低減し、トップゲートのゲート電極パターンが、遮光層となり、発光素子15から出射された光を遮光層で遮断し、トランジスタの誤動作、オフリーク電流を低減できるからである。
【0491】
ゲート信号線22(i)またはソース信号線21(i)、もしくはゲート信号線22(i)とソース信号線21(i)の両方の配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。信号線の配線抵抗を低減でき、より大型の表示パネルを実現できるからである。
【0492】
第1のゲートドライバ回路14が駆動(制御)するゲート信号線22(i)は、低インピーダンス化すること好ましい。したがって、ゲート信号線22(i)の構成あるいは構造に配線材料として、銅配線または銅合金配線を採用できるプロセスを実施することが好ましい。
【0493】
特に、画素回路12を形成する技術としては、低温ポリシリコンを採用することが好ましい。低温ポリシリコン技術で形成したトランジスタはトップゲート構造に形成することが容易である。トップゲート構造は、寄生容量が小さく、n型およびp型のトランジスタを作製でき、また、プロセスに銅配線または銅合金配線プロセスを用いることができるため、本開示の画像表示装置に使用することが好ましい。なお、銅配線は、Ti−Cu−Tiの3層構造を採用することが好ましい。
【0494】
ゲート信号線22(i)またはソース信号線21(i)などの配線は、トランジスタQが透明アモルファス酸化物半導体の場合には、Mo−Cu−Moの3層構造を採用することが好ましい。
【0495】
また、上記実施の形態の各々の図で述べた内容(一部でもよい)を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。
【0496】
そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的には、Digital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。
【0497】
図54はディスプレイであり、支柱542、保持台543、本願発明のEL表示装置(EL表示パネル)541を含む。図54に示すディスプレイは、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能を有する。なお、図54に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。
【0498】
図55はカメラであり、シャッター551、ビューファインダ552、カーソル553を含む。図55に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、図55示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。
【0499】
図56はコンピュータであり、キーボード561、タッチパッド562を含む。図56に示すコンピュータは、様々な情報(静止画、動画、テキスト画像など)を表示部に表示する機能を有する。なお、図56に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
【0500】
かかる電子機器の表示部に上記実施の形態で説明した表示装置(表示パネル)もしくは駆動方式を用いて構成とすることで、前述の図54、図55および図56の情報機器などを高画質化することができ、また、低コスト化を実現できる。また、検査、調整を容易に実施することができる。
【0501】
上記実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。
【0502】
たとえば、図56のノート型パーソナルコンピュータの表示装置として、前述した実施の形態で図示した、あるいは説明した表示装置(表示パネル)を採用し、また、情報機器を構成することができることは言うまでもない。
【0503】
また、各図面等で説明した内容は特に断りがなくとも、他の実施の形態と組み合わせることができる。たとえば、図3、図10、図15および図43などの前述した実施の形態に係る表示装置にタッチパネルなどを付加し、図54、図55、図56に図示する情報表示装置などを構成することができる。
【0504】
前述した実施の形態に係る表示装置とは、情報機器などのシステム機器を含む概念である。表示パネルの概念は、広義には情報機器などのシステム機器を含む。
【0505】
なお、上記実施の形態において、画像表示装置として説明をした。しかし、本明細書に記載した技術的思想は、画像表示装置だけでなく、他の表示装置にも適用できることは言うまでもない。
【0506】
本実施の形態に係る画像表示装置とは、情報機器などのシステム機器を含む概念である。表示パネルの概念は、広義には情報機器などのシステム機器を含む。
【0507】
以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。
【0508】
したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。
【0509】
また、上述の実施の形態は、本開示における技術を例示するためのものであるから、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
【産業上の利用可能性】
【0510】
本開示は、ゲート信号線の端子の数および配列にかかわらず、また画像表示装置の仕様等にかかわらず使用できる汎用性の高いゲートドライバ集積回路を用いた画像表示装置を提供することができ、電流発光素子を用いたアクティブマトリクス型の画像表示装置等の画像表示装置として有用である。
【符号の説明】
【0511】
10 画像表示装置
11 表示パネル
12、112 画素回路
14 第1のゲートドライバ回路
15 第2のゲートドライバ回路
16 ソースドライバ回路
21 ソース信号線
22 第1のゲート信号線
23 第2のゲート信号線
28 アノード電源線
29 カソード電源線
30 ゲートドライバ集積回路(ゲートドライバ回路)
32 ゲート信号線駆動部(ゲート信号線出力回路)
36 シフトレジスタ部
38 電圧出力部
42 Dフリップフロップ
44 アンドゲート
46 レベルシフト部
47 トランジスタ
48 トランジスタ
50 ゲートドライバ集積回路(ゲートドライバ回路)
52 ゲート信号線駆動部
56 シフトレジスタ部
58 電圧出力部
70 セレクタ
72 Dフリップフロップ
74 アンドゲート
76 レベルシフト部
77 トランジスタ
78 トランジスタ
114 ゲートドライバ回路
115 ゲートドライバ回路
121 ソース信号線
122 ゲート信号線
123 ゲート信号線
124 ゲート信号線
125 ゲート信号線
128 アノード電源線
129 カソード電源線
130 ゲートドライバ集積回路(ゲートドライバ回路)
132 ゲート信号線駆動部
136 シフトレジスタ部
138 電圧出力部
142 Dフリップフロップ
144 アンドゲート
146 レベルシフト部
147 トランジスタ
148 トランジスタ
191 COF
192 表示画面
193 ソースプリント基板
194 ゲートプリント基板
234 ゲート信号線駆動部
236 シフトレジスタ部
238 電圧出力部
451 COF配線
453 ドライバ入力端子
454 接続端子
455 出力端子
456 ドライバ出力端子
457 操作端子
541 EL表示装置
542 支柱
543 保持台
551 シャッターボタン
552 ビューファインダ
553 カーソル
561 キーボード
562 タッチパッド
C20、C120 コンデンサ
D20、D120 EL素子
Q20、Q120 駆動用トランジスタ
Q22、Q23、Q122、Q123、Q124、Q125 スイッチ用トランジスタ
CkA、CkB、 CkC、CkD クロック入力端子
DinA、 DinB、DinC、DinD データ入力端子
EneA、EneB、EneC、EneD イネーブル入力端子
Din/out、Dout/in データ入出力端子
DoutA、DoutB、DoutC、DoutD データ出力端子
OutA1、OutBi、OutCi、OutDi 出力端子
VonA、VonB、VonC、VonD、VoffA、VoffB、VoffC、VoffD 電源端子
u/dA、u/dB 制御端子
Ti 初期化期間
To 検出期間
Tw、Tw1、Tw2、Twi 書込期間
Td、Td1、Td2、Tdi 表示期間
CK1、CK2、CK3 クロック
DI1、DI2、DI3、DI4、DI5 信号
EN1、EN2、EN3、EN4、EN5 イネーブル信号
CNT22、CNT122 第1の制御信号(書込制御信号)
CNT23、CNT123 第2の制御信号(表示制御信号)
CNT124、CNT125 制御信号
Vsg 映像信号電圧
Vos オフセット電圧
V22off、V22on、V23off、V23on、V122off、V122on、V123off、V123on、V124off、V124on、V125off、V125on、Vini、Vref、Vdd、Vss 電圧
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【国際調査報告】