(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO2014057751
(43)【国際公開日】20140417
【発行日】20160905
(54)【発明の名称】積層セラミック電子部品およびその製造方法
(51)【国際特許分類】
   H01G 4/30 20060101AFI20160808BHJP
   H01G 4/232 20060101ALI20160808BHJP
   H01G 4/12 20060101ALI20160808BHJP
【FI】
   !H01G4/30 301E
   !H01G4/12 361
   !H01G4/12 358
   !H01G4/12 364
   !H01G4/12 349
   !H01G4/30 301B
   !H01G4/30 311E
【審査請求】有
【予備審査請求】未請求
【全頁数】17
【出願番号】2014540783
(21)【国際出願番号】JP2013074061
(22)【国際出願日】20130906
(11)【特許番号】5880725
(45)【特許公報発行日】20160309
(31)【優先権主張番号】2012224220
(32)【優先日】20121009
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US,UZ
(71)【出願人】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
【住所又は居所】京都府長岡京市東神足1丁目10番1号
(74)【代理人】
【識別番号】100092071
【弁理士】
【氏名又は名称】西澤 均
(72)【発明者】
【氏名】大森 貴史
【住所又は居所】京都府長岡京市東神足1丁目10番1号 株式会社村田製作所内
(72)【発明者】
【氏名】古賀 誠史
【住所又は居所】京都府長岡京市東神足1丁目10番1号 株式会社村田製作所内
(72)【発明者】
【氏名】池田 潤
【住所又は居所】京都府長岡京市東神足1丁目10番1号 株式会社村田製作所内
【テーマコード(参考)】
5E001
5E082
【Fターム(参考)】
5E001AB03
5E001AC09
5E001AE02
5E001AE03
5E001AE04
5E001AF06
5E082AA01
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5E082BC31
5E082BC38
5E082EE04
5E082EE26
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5E082FG04
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5E082GG10
5E082GG12
5E082GG28
5E082JJ02
5E082LL01
5E082MM24
5E082PP06
5E082PP09
5E082PP10
(57)【要約】
外部電極の周縁端部の近傍における積層セラミック素子の強度低下やそれに起因する信頼性の低下などを引き起こすことのない、信頼性の高い積層セラミック電子部品およびその製造方法を提供する。
外部電極35a,35bが少なくともSiを含有する無機物質を含み、外部電極の周縁端部44a,44bにおける、積層セラミック素子33を構成するセラミック層32との界面に、少なくともSi、Ti、およびBaを含む結晶相Cが形成されており、かつ、外部電極の周縁端部から5μm以内の領域における、セラミック層との界面に形成された結晶相Cの面積とガラス相Gの面積との関係を示す結晶相面積比率の値が75〜98%の範囲となるようにする。
結晶相面積比率(%)={結晶相面積/(結晶相面積+ガラス相面積)}×100
【特許請求の範囲】
【請求項1】
内部電極とセラミック層とが積層された構造を有する積層セラミック素子に、前記内部電極と電気的に導通するように外部電極が配設されてなる積層セラミック電子部品であって、
前記外部電極が少なくともSiを含有する無機物質を含み、
前記外部電極の周縁端部における、前記積層セラミック素子を構成する前記セラミック層との界面に、少なくともSi、Ti、およびBaを含む結晶相が形成されており、かつ、
前記外部電極の周縁端部から5μm以内の領域における、前記セラミック層との界面に形成された前記結晶相の面積とガラス相の面積との関係を示す下記結晶相面積比率の値が75〜98%の範囲にあること
を特徴とする積層セラミック電子部品。
結晶相面積比率(%)={結晶相面積/(結晶相面積+ガラス相面積)}×100
【請求項2】
内部電極とセラミック層とが積層された構造を有する積層セラミック素子に、前記内部電極と電気的に導通するように外部電極が配設されてなる積層セラミック電子部品の製造方法であって、
前記積層セラミック素子に、少なくともSiを含有する外部電極形成用の導電性ペーストを付与し、前記積層セラミック素子と前記導電性ペーストとの界面にSiと、Tiと、Baとが存在する状態とする工程と、
前記導電性ペーストを焼き付けることにより前記外部電極を形成する工程と、
酸素起電力650〜850mVの雰囲気中、トップ温度850〜1000℃の条件下に熱処理を施すことにより、前記外部電極の周縁端部における、前記積層セラミック素子を構成する前記セラミック層との界面に、少なくともSi、Ti、およびBaを含む結晶相を生成させるとともに、前記外部電極の周縁端部から5μm以内の領域における、前記結晶相の面積とガラス相の面積との関係を示す下記結晶相面積比率が75〜98%の範囲となるように前記結晶相を生成させる工程と
を備えていることを特徴とする積層セラミック電子部品の製造方法。
結晶相面積比率(%)={結晶相面積/(結晶相面積+ガラス相面積)}×100
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば、積層セラミックコンデンサなどの積層セラミック電子部品およびその製造方法に関し、詳しくは、内部電極を備えた積層セラミック素子の表面に、前記内部電極と導通するように配設された外部電極を備えた積層セラミック電子部品および該積層セラミック電子部品の製造方法に関する。
【背景技術】
【0002】
例えば、積層セラミック電子部品の代表的なものの1つである積層セラミックコンデンサは、複数の内部電極がセラミック層を介して積層された積層セラミック素子と、内部電極と導通するように積層セラミック素子の表面に配設された外部電極とを備えた構造を有している。
【0003】
そして、このような積層セラミック電子部品の外部電極として、例えば、セラミック焼結体からなるベアチップの表面に接する第1層と、この第1層に積層形成された第2層からなる2層構造を有し、第1層を金属レジネートを有機バインダおよび有機溶剤に分散させた導電性ペーストを用いて形成し、第2層を金属粉末を熱硬化性樹脂および有機溶剤に分散させた導電性ペーストを用いて形成した外部電極が提案されている(特許文献1参照)。
【0004】
また、他の外部電極として、セラミック焼結体からなるベアチップの表面に接する外部電極であって、金属レジネートを有機バインダおよび有機溶剤に分散させた導電性ペーストを用いて形成した外部電極が提案されている(特許文献2参照)。
【0005】
そして、これらの外部電極は、めっき層を形成する際の耐めっき液性が良好で、これらの外部電極を備えた電子部品は、優れた電気的特性、信頼性、機械的特性を実現することができるとされている。
【0006】
しかしながら、金属レジネートを用いた導電性ペーストは一般に高価で、製品のコストの増大を招くなどの問題がある。
【0007】
一方、これらの金属レジネートを含む導電性ペーストとは異なり、例えば、導電成分である金属粉末と、ガラスフリットと、有機ビヒクルとを含む導電性ペーストを用いて形成される外部電極も、積層セラミックコンデンサなどの積層セラミック電子部品に広く提供されている。
【0008】
ところで、例えば、図3に示すように、表面実装型の積層セラミックコンデンサ130は、一般的に、複数の内部電極131a,131bがセラミック層132を介して積層された焼結済みの積層セラミック素子133(セラミックコンデンサ素子)の両端面134a,134bに、内部電極131a,131bと導通するように外部電極135a,135bが配設された構造を有している。
【0009】
そして、外部電極135a,135bは、積層セラミック素子133の両端面134a,134bから、積層セラミック素子133の側面136に回り込むように形成されている。なお、直方体形状のセラミック素体133は、4つの側面を備えており、外部電極135a,135bは、両端面134a,134bのそれぞれから、4つの側面に回り込んでいる。
【0010】
また、外部電極135a,135bには、はんだ付け時のくわれ(外部電極のはんだへの溶解)を防止するためにNiめっき膜を形成したり、さらには、はんだ付け性を確保するために、Niめっき膜上に、Snめっき膜を形成したりすることが行われることが多い。
【0011】
しかしながら、外部電極135a,135b上にめっき膜を形成する工程(めっき工程)で、外部電極135a,135bの回り込み部分の先端部(回り込み先端部)144a,144bから、積層セラミック素子133と外部電極135a,135bの間にめっき液が浸入し、セラミック成分が溶出する。その結果、外部電極135a,135bの回り込み先端部144a,144bの近傍における積層セラミック素子133の強度が低下してリフロー時にクラックを発生したり、たわみ強度が不十分になって信頼性が低下したりするという問題点がある。
【先行技術文献】
【特許文献】
【0012】
【特許文献1】特開平9−190950号公報
【特許文献2】特開平9−266129号公報
【発明の概要】
【発明が解決しようとする課題】
【0013】
本発明は、上記課題を解決するものであり、外部電極の周縁端部の近傍における積層セラミック素子の強度低下やそれに起因する信頼性の低下などを引き起こすことのない、信頼性の高い積層セラミック電子部品およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0014】
上記課題を解決するために、本発明の積層セラミック電子部品は、
内部電極とセラミック層とが積層された構造を有する積層セラミック素子に、前記内部電極と電気的に導通するように外部電極が配設されてなる積層セラミック電子部品であって、
前記外部電極が少なくともSiを含有する無機物質を含み、
前記外部電極の周縁端部における、前記積層セラミック素子を構成する前記セラミック層との界面に、少なくともSi、Ti、およびBaを含む結晶相が形成されており、かつ、
前記外部電極の周縁端部から5μm以内の領域における、前記セラミック層との界面に形成された前記結晶相の面積とガラス相の面積との関係を示す下記結晶相面積比率の値が75〜98%の範囲にあること
を特徴としている。
結晶相面積比率(%)={結晶相面積/(結晶相面積+ガラス相面積)}×100
【0015】
また、本発明の積層セラミック電子部品の製造方法は、
内部電極とセラミック層とが積層された構造を有する積層セラミック素子に、前記内部電極と電気的に導通するように外部電極が配設されてなる積層セラミック電子部品の製造方法であって、
前記積層セラミック素子に、少なくともSiを含有する外部電極形成用の導電性ペーストを付与し、前記積層セラミック素子と前記導電性ペーストとの界面にSiと、Tiと、Baとが存在する状態とする工程と、
前記導電性ペーストを焼き付けることにより前記外部電極を形成する工程と、
酸素起電力650〜850mVの雰囲気中、トップ温度850〜1000℃の条件下に熱処理を施すことにより、前記外部電極の周縁端部における、前記積層セラミック素子を構成する前記セラミック層との界面に、少なくともSi、Ti、およびBaを含む結晶相を生成させるとともに、前記外部電極の周縁端部から5μm以内の領域における、前記結晶相の面積とガラス相の面積との関係を示す下記結晶相面積比率が75〜98%の範囲となるように前記結晶相を生成させる工程と
を備えていること特徴としている。
結晶相面積比率(%)={結晶相面積/(結晶相面積+ガラス相面積)}×100
【発明の効果】
【0016】
本発明の積層セラミック電子部品は、上述のように、外部電極が少なくともSiを含有する無機物質を含み、外部電極の周縁端部における、積層セラミック素子を構成するセラミック層との界面に、少なくともSi、Ti、およびBaを含む結晶相を形成するとともに、外部電極の周縁端部から5μm以内の領域における、セラミック層との界面に形成された結晶相の面積とガラス相の面積との関係を示す結晶相面積比率の値が75〜98%の範囲になるようにしているので、外部電極の表面にめっき膜を形成する場合に、めっき液が外部電極の周縁端部と、積層セラミック素子を構成するセラミック層との界面に浸入しにくく、かつ、仮に外部電極の周縁端部とセラミック層との界面にめっき液が浸入したとしても、Si、Ti、およびBaを含む結晶相が、耐めっき液性に優れているため、めっき液のさらに奥への浸入を抑制、防止することが可能になる。
その結果、外部電極の周縁端部の近傍における、セラミック層からのセラミック構成成分の溶出を抑制することが可能になり、積層セラミック素子の強度低下やそれに起因する信頼性の低下などを引き起こすおそれの少ない、信頼性の高い積層セラミック電子部品を得ることができるようになる。
【0017】
また、本発明の積層セラミック電子部品の製造方法は、上述のように、導電性ペーストを焼き付けて外部電極を形成した後、上述の所定の条件で熱処理を施すことにより、外部電極の周縁端部における、積層セラミック素子を構成するセラミック層との界面に、少なくともSi、Ti、およびBaを含む結晶相を生成させるとともに、外部電極の周縁端部から5μm以内の領域における、結晶相の面積とガラス相の面積との関係を示す結晶相面積比率が75〜98%の範囲となるように結晶相を生成させるようにしているので、外部電極の表面にめっき膜を形成する場合にも、めっき液が外部電極の周縁端部と、セラミック層との界面に浸入しにくく、外部電極の回り込み先端部の近傍における、セラミック構成成分の溶出や、それに起因する積層セラミック素子の強度低下などを引き起こすことのない、信頼性の高い積層セラミック電子部品を確実に製造することができる。
【図面の簡単な説明】
【0018】
【図1】本発明の一実施形態にかかる積層セラミック電子部品の構成を模式的に示す斜視図である。
【図2】本発明の一実施形態にかかる積層セラミック電子部品の構成を模式的に示す断面図である。
【図3】一般的な積層セラミック電子部品(積層セラミックコンデンサ)の構成を示す断面図である。
【発明を実施するための形態】
【0019】
以下に本発明の実施形態を示して、本発明の特徴とするところをさらに詳しく説明する。
【0020】
[積層セラミックコンデンサ]
図1は本発明の一実施形態にかかる積層セラミック電子部品(ここでは積層セラミックコンデンサ)を示す斜視図、図2は図1のA−A線断面図である。
【0021】
図1,2に示すように、積層セラミックコンデンサ30は、複数の内部電極31a,31bがセラミック層32を介して積層された焼結済みの積層セラミック素子33(セラミックコンデンサ素子)を備えている。
また、積層セラミック素子33の両端面34a,34bに、内部電極31a,31bの一端側が交互に引き出されている。
【0022】
そして、各内部電極31a,31bと導通するように、積層セラミック素子33の両端面34a,34bには、一対の外部電極35a,35bが配設されている。
【0023】
外部電極35a,35bは、積層セラミック素子33の両端面34a,34bから、積層セラミック素子33の側面36に回り込むように形成されている。なお、直方体形状のセラミック素体33は、4つの側面36を備えており、外部電極35a,35bは、両端面34a,34bのそれぞれから、4つの側面36に回り込んでいる。
【0024】
また、この積層セラミックコンデンサ30においては、外部電極35a,35bの回り込み部分の先端部(周縁端部)44a,44bと、積層セラミック素子33を構成するセラミック層32との界面に、図2に模式的に示すように、少なくともSi、Ti、およびBaとを含む結晶相Cと、ガラス相Gとが所定の割合で存在するように構成されている。
【0025】
すなわち、外部電極35a,35bの回り込み部分の先端部(周縁端部)44a,44bから5μm以内の領域R(図2)における、外部電極35a,35bと積層セラミック素子33を構成するセラミック層32との界面に形成された結晶相Cの面積とガラス相Gの面積との関係を示す結晶相面積比率(結晶相面積比率(%)={結晶相面積/(結晶相面積+ガラス相面積)}×100)の値が75〜98%の範囲となるように構成されている。
【0026】
なお、この積層セラミックコンデンサ30において、セラミック層32は、BaおよびTiを主成分とするペロブスカイト構造を有する誘電体セラミックから形成されており、また、内部電極31a,31bは、Niからなる卑金属電極である。
【0027】
また、外部電極35a,35bは、Cu粉末を導電成分として、これにガラスフリットなどを配合した導電性ペーストを塗布して焼き付けることにより形成されたCu焼き付け電極層である。
【0028】
また、外部電極35a,35b上には、Niめっき膜36a,36bが形成され、さらにNiめっき膜36a,36b上にSnめっき膜37a,37bが形成されている。
【0029】
[積層セラミックコンデンサの製造方法]
次に、本発明の実施形態にかかる積層セラミックコンデンサ30の製造方法について説明する。
【0030】
(1)まず、Ba、Tiを含むペロブスカイト型化合物からなるセラミック誘電体粉末に対し、有機バインダ、有機溶剤、可塑剤、および分散剤を所定の割合で配合して混合し、セラミックスラリーを調整する。
【0031】
(2)それから、このセラミックスラリーを、樹脂フィルム上に、乾燥後の厚みが4.0μmになるようにシート成形して、セラミックグリーンシートを作製する。
【0032】
(3)次に、このセラミックグリーンシートに、焼成後の積層セラミック素子の大きさ(幅:3.2mm、長さ:1.6mm)に対応するようなパターンで、内部電極形成用の導電性ペーストを、乾燥後の厚みが2μmになるようにスクリーン印刷する。
【0033】
なお、内部電極形成用の導電性ペーストに用いられる導電成分(金属成分)に特別の制約はないが、卑金属粉末であるNi、Ni合金、Cu、Cu合金などを用いたものを適宜用いることができる。
この実施形態では、平均粒径0.3μmのNi粉末50重量部と、ブチルカルビトールにエチルセルロース10重量部を溶解した樹脂溶液45重量部と、残部の分散剤および増粘剤とを配合してなる導電性ペーストを用いた。
【0034】
(4)それから、導電性ペーストをスクリーン印刷したセラミックグリーンシートを樹脂フィルムから剥離後、350枚重ねて、圧着することにより積層体を形成し、この積層体を所定の大きさにカットして個々の未焼成の積層セラミック素子(チップ)に分割する。
【0035】
(5)そして、分割された個々の積層セラミック素子を、窒素雰囲気中、400℃、10hrの条件で脱脂処理した後、窒素−水素−水蒸気混合雰囲気中、トップ温度1200℃、酸素分圧10-9〜10-10MPaの条件で焼成する。
【0036】
(6)次に、得られた焼成後の積層セラミック素子に、Cu粉末70重量部、ホウケイ酸亜鉛系ガラスフリットと石英とを8:2で混合したガラスフリット10重量部、ブチルカルビトールにエチルセルロース20重量部を溶かした樹脂溶液20重量部を含有する導電性ペースト(外部電極ペースト)を、乾燥後の厚みが50μmになるようにディップ法により塗布し、乾燥させる。なお、塗布した導電性ペーストの厚みは、積層セラミック素子33の両端面34a,34bにおける厚みである。
【0037】
(7)その後、窒素−Air−水蒸気混合雰囲気もしくは窒素−水素−水蒸気混合雰囲気中、トップ温度800℃、酸素起電力が280mVの条件で焼成することにより、外部電極(Cu焼き付け電極層)を形成する。
【0038】
(8)それから、外部電極(Cu焼き付け電極層)を形成した後の積層セラミック素子を、表1に示す条件で熱処理して、外部電極の周縁端部における、セラミック層との界面に、少なくともSiと、Tiと、Baとを含む結晶相と、ガラス相を所定の割合で生成させる。
なお、表1の試験番号1および2の試料は、熱処理条件が本発明の要件を満たさない比較例の試料であり、試験番号3〜8は、熱処理条件が本発明の要件を満たす実施例の試料である。
【0039】
(9)次に、外部電極(Cu焼き付け電極層)上に、Niめっきを施して、外部電極を覆うようにNiめっき膜を形成し、さらにNiめっき膜上に、Snめっきを施して、Niめっき膜を覆うようにSnめっき膜を形成する。
これにより、図1,2に示すような構造を有する積層セラミックコンデンサが得られる。
【0040】
[特性の評価]
上述のようにして作製した試料(積層セラミックコンデンサ)について、外部電極35a,35bの回り込み部分の先端部(周縁端部)44a,44bから5μm以内の領域R(図2)における、外部電極35a,35bと積層セラミック素子33を構成するセラミック層32との界面に形成された結晶相C(図2)とガラス相G(図2)の生成状態(結晶相面積比率)、結晶相の元素特性を調べるとともに、たわみ試験を行った。以下に説明を行う。
【0041】
(1)結晶相およびガラス層の生成状態
外部電極の回り込み部分の先端部(周縁端部)から5μm以内の領域における、セラミック層との界面における結晶相およびガラス相の生成状態を調べるために、積層セラミックコンデンサの幅(W)方向中央部を、長さ(L)方向に沿って、厚み(T)方向に切断した断面(図2参照)の四隅の外部電極35a,35bの周縁端部44a,44bから5μm以内の領域Rを、FIB(Focused Ion Beam)を用いて研磨処理した後、SIM(Secondary Ion Microscopy)を用いて観察した。
【0042】
観察したSIM像のチャネリングコントラストの違いから、外部電極の周縁端部から5μm以内の領域における、セラミック層との界面における結晶相およびガラス相の面積の関係を調べた。
【0043】
また、結晶相と判定した箇所については、その箇所をFIB加工で切り取り、TEM(Transmission Electron Microscope)を用いてスポット回折を行い、結晶ピークがあることを確認した。
また、ガラス相と判定した箇所についても、同様にその箇所をFIB加工で切り取り、TEMを用いてスポット回折を行い、結晶ピークがないことを確認した。
【0044】
また、SIM像から判断した結晶相およびガラス相をマーキングし、画像処理によりそれぞれの面積を算出し、下記式により結晶相面積比率の平均を求めた(少数点以下は四捨五入して算出)。
結晶相面積比率(%)={結晶相面積/(結晶相面積+ガラス相面積)}×100
その結果を表1に併せて示す。
【0045】
(2)結晶相の元素特性
外部電極の周縁端部から5μm以内の領域における外部電極と、セラミック層との界面における結晶相の組成を調べるために、積層セラミックコンデンサの幅(W)方向中央部を、長さ(L)方向に沿って、厚み(T)方向に切断した断面(図2参照)の四隅の、外部電極とセラミック層との界面をFIBを用いて研磨処理した後、FE−WDX(Field-Emission Wavelength-Dispersive X-ray Spectrometry)を用いて定性分析を行い、Si、Ba、Ti元素の存在を調べた。その結果を表1に併せて示す。
【0046】
【表1】
【0047】
(3)たわみ試験
ガラスエポキシ基板に上述のようにして作製した積層セラミックコンデンサ(試料)をはんだ実装し、1.0mm/sの速さで荷重を加え、たわみ量が1.5mmに達してから5±1s間保持した。その後、積層セラミックコンデンサを断面研磨し、研磨面を観察してクラックの発生の有無を調べた。そして、試験に供した試料に対するクラックの発生の認められた試料の数からクラックの発生率を算出した(n=20)。その結果を表1に併せて示す。
【0048】
表1に示すように、外部電極(Cu焼き付け電極層)を形成した後の熱処理(結晶相を生成させるための熱処理)を行っていない試験番号1の試料と、熱処理は行っているが、熱処理時の条件(トップ温度および雰囲気の酸素起電力)が本発明の要件を満たさない試験番号2の試料の場合、たわみ試験において、高い割合でクラックが発生することが確認された。
【0049】
一方、本発明の要件を満たす条件下で熱処理を行った、試験番号3〜8の試料は、外部電極の回り込み部分の先端部(周縁端部)から5μm以内の領域における、外部電極とセラミック層との界面の結晶相面積比率が、75〜98%の範囲にあること、および、たわみ試験の結果が良好であることが確認された。
【0050】
また、上記結晶相は、少なくともSi、Ba、およびTiを含む結晶相であることが確認された。なお、この結晶相は、Niめっき液に溶出しないことから、結晶相が増えることにより、結果として外部電極の回り込み部分の先端部(周縁端部)の耐Niめっき液性が向上し、強度が向上する。
【0051】
なお、この実施形態では、結晶相面積比率の上限が98%となっているが、これはこの実施形態の作製方法では、結晶相面積比率が98%までの試料しか作製することができなかったことによる。
【0052】
上記実施形態では、結晶相に含まれるSiが導電性ペースト(外部電極ペースト)から供給され、TiとBaが積層セラミック素子を構成するセラミック層から供給される場合(すなわち、導電性ペーストに由来するSiと、セラミック層に由来するTiとBaとを含む結晶相が形成される場合)を例にとって説明したが、本発明においては、結晶相を構成するSi、Ti、およびBaは、外部電極形成用材料(外部電極ペースト)に含まれていてもよく、また、積層セラミック素子を構成するセラミック層に含まれていてもよい。
【0053】
また、Si、Ti、およびBaの任意の一部が、外部電極形成用材料(外部電極ペースト)に含まれており、残りが、セラミック層に含まれていてもよい。
【0054】
例えば、具体的な例として、Si、Ti、およびBaのすべてが、外部電極形成用材料(外部電極ペースト)を構成するガラス成分に含まれていてもよい。外部電極ペーストの特性を改善する目的で、外部電極ペーストを構成するガラス材料として、TiやBaを添加したホウケイ酸系ガラスを用いる場合などにおいては、積層セラミック素子を構成するセラミック層として、TiやBaを含まないセラミック材料を用いることが可能である。
【0055】
本発明は、さらにその他の点においても、上記実施形態に限定されるものではなく、積層セラミック電子部品を構成する内部電極や外部電極の具体的な配設態様やめっき膜を形成する場合の具体的な条件などに関し、発明の範囲内において、種々の応用、変形を加えることが可能である。
【符号の説明】
【0056】
30 積層セラミックコンデンサ
31a,31b 内部電極
32 セラミック層
33 焼結済みの積層セラミック素子
34a,34b セラミックコンデンサ素子の両端面
35a,35b 外部電極
36 積層セラミック素子の側面
36a,36b Niめっき膜
37a,37b Snめっき膜
44a,44b 外部電極の回り込み部分の先端部(周縁端部)
C 結晶相
G ガラス相
R 外部電極の周縁端部から5μm以内の領域
L 積層セラミックコンデンサの長さ
T 積層セラミックコンデンサの厚み
W 積層セラミックコンデンサの幅
【図1】
【図2】
【図3】
【国際調査報告】