(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO2014061253
(43)【国際公開日】20140424
【発行日】20160905
(54)【発明の名称】D/A変換器
(51)【国際特許分類】
   H03M 1/08 20060101AFI20160808BHJP
   H03M 1/66 20060101ALI20160808BHJP
【FI】
   !H03M1/08 B
   !H03M1/66 A
【審査請求】有
【予備審査請求】未請求
【全頁数】58
【出願番号】2014541941
(21)【国際出願番号】JP2013006102
(22)【国際出願日】20131011
(31)【優先権主張番号】2012231514
(32)【優先日】20121019
(33)【優先権主張国】JP
(31)【優先権主張番号】2012245287
(32)【優先日】20121107
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
【住所又は居所】東京都千代田区神田神保町一丁目105番地
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】中西 豊
【住所又は居所】東京都千代田区神田神保町一丁目105番地
(72)【発明者】
【氏名】中西 純弥
【住所又は居所】東京都千代田区神田神保町一丁目105番地
【テーマコード(参考)】
5J022
【Fターム(参考)】
5J022AB07
5J022BA02
5J022CA07
5J022CA10
5J022CF02
5J022CF07
(57)【要約】
電子機器の小型化を妨げることがなく、入力信号の高周波成分を抑制することができるサンプリング回路を備えたD/A変換器を提供する。複数のサンプリングキャパシタ(105A_1、105A_2)を備えた第1の容量素子部(105A)と、複数のサンプリングキャパシタ(105B_1、105B_2)を備えた第2の容量素子部(105B)とを備える。第1の容量素子部の複数のサンプリングキャパシタのそれぞれに電荷を蓄積し、この電荷を転送するための複数のスイッチング(104A_1、104A_2)を備えた第1のスイッチユニット(104A)と、第2の容量素子部の複数のサンプリングキャパシタのそれぞれに電荷を蓄積し、この電荷を転送するための複数のスイッチング(104B_1、104B_2)を備えた第2のスイッチユニット(104B)とを備え、第1及び第2のスイッチユニットとを交互に動作させる。
【特許請求の範囲】
【請求項1】
第1デジタルコードに対応する基準電圧に応じた電荷を蓄積するための複数の容量素子を備えた第1容量素子部と、
前記第1容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第1スイッチング素子部と、
第2デジタルコードに対応する基準電圧に応じた電荷を蓄積するための容量素子を複数備えた第2容量素子部と、
前記第2容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第2スイッチング素子部と、
前記第1容量素子部及び第2容量素子部に蓄積された電荷が転送される積分容量素子と、
前記第1スイッチング素子部に接続された演算増幅器と、
を備え、
前記第1スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第1容量素子部の複数の容量素子に前記電荷を蓄積する動作を行い、
前記第2スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第2容量素子部の複数の容量素子に前記電荷を蓄積する動作を行うことを特徴とするD/A変換器。
【請求項2】
前記第1スイッチング素子部は、前記第2スイッチング素子部の非蓄積期間において、前記第1容量素子部の複数の容量素子に前記電荷を蓄積する動作を行い、
前記第2スイッチング素子部は、前記第1スイッチング素子部の非蓄積期間において、前記第2容量素子部の複数の容量素子に前記電荷を蓄積する動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項3】
前記第1スイッチング素子部と前記第2スイッチング素子部は、交互に動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項4】
前記第1スイッチング素子部と前記第2スイッチング素子部は、順に動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項5】
第3のデジタルコードに対応する基準電圧に応じた電荷を蓄積するための複数の容量素子を備えた第3の容量素子部と、
前記第3の容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第3のスイッチング素子部と、
をさらに備え、
前記第3のスイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第3の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項6】
前記第1スイッチング素子部は、前記第2スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第3のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間において、前記第1容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行い、
前記第2スイッチング素子部は、前記第1スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第3のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間の間において、前記第2容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行い、
前記第3のスイッチング素子部は、前記第1スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第2スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間の間において、前記第3の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行うことを特徴とする請求項5に記載のD/A変換器。
【請求項7】
前記第1容量素子部に蓄積された電荷を転送する期間、前記第2容量素子部に蓄積された電荷を転送する期間及び前記第3の容量素子部に蓄積された電荷を転送する期間を順番に切り替えることを特徴とする請求項4に記載のD/A変換器。
【請求項8】
常にいずれか1つの容量素子部に蓄積された電荷を転送することを特徴とする請求項7に記載のD/A変換器。
【請求項9】
前記第1スイッチング素子部と前記第2スイッチング素子部及び前記第3のスイッチング素子部は、順番に動作を行うことを特徴とする請求項4に記載のD/A変換器。
【請求項10】
前記第1スイッチング素子部と前記第2スイッチング素子部及び前記第3のスイッチング素子部は、順に動作を行うことを特徴とする請求項4に記載のD/A変換器。
【請求項11】
前記クロック信号の立下りにジッタが加えられていることを特徴とする請求項1乃至10のいずれかに記載のD/A変換器。
【請求項12】
前記クロック信号の立ち上がりにジッタが加えられていることを特徴とする請求項1乃至11のいずれかに記載のD/A変換器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、D/A変換器に関し、より詳細には、電子機器の小型化を妨げることがなく、入力信号の高周波成分を抑制することができるサンプリング回路を備えたD/A変換器に関する。
【背景技術】
【0002】
現在、電子機器に対する小型化の要求はますます強くなっており、電子機器に搭載される電子部品は小型化され、電子部品同士はより近接して配置されるようになっている。
電子部品同士を近接して配置すると、電子部品で発生したノイズが直接、または搭載基板や配線を介して他の電子部品に伝わり、他の電子部品の正常な動作を妨げる可能性がある。このため、近年の電子機器には、小型化と共に、ノイズの影響を抑止することが求められている(以下、ノイズ対策とも記す)。
電子部品が発生するノイズが他の電子部品に影響することを防ぐには、一般的に、ノイズ伝達経路にフィルタを挿入することでノイズ成分を抑制することが考えられる。
ところで、電子機器に搭載される電子部品にD/A変換器がある。D/A変換器は、電子機器のオーディオの機能等に多く利用される電子部品であり、特に、ノイズ対策が必要とされる電子部品である。
【0003】
D/A変換器の従来のノイズ対策としては、例えば、特許文献1等に記載されたD/A変換回路の発明がある。特許文献1に記載のD/A変換回路は、高速応答性と低雑音性を両立するデジタル−アナログ変換回路に関するものである。特許文献1に記載のD/A変換回路は、基準電圧源回路と、デジタル入力処理回路と、重み付け電流源回路及び電流制御スイッチ回路とで構成されている。さらに、重み付け電流源回路と電流制御スイッチ回路の間に電流バッファ回路とフィルタ回路の少なくとも一方が設けられている。
【0004】
図26は、従来のD/A変換器を説明するための回路図である。サンプリング回路4は、サンプリングキャパシタ905と、スイッチ901、902、903及び904を備えている。スイッチ901、サンプリングキャパシタ905及びスイッチ902は互いに直列に接続されている。また、スイッチ903、サンプリングキャパシタ905及びスイッチ904は互いに直列に接続されている。
スイッチ901の他端は、アナログ入力信号VREFの入力端子111に接続されている。スイッチ902の他端は、アナログ基準電圧Vcomが供給される端子113に接続されている。スイッチ904の他端は、サンプリング回路4の出力端子として積分容量素子106の一端と演算増幅器107の反転入力端子とに接続されている。
【0005】
積分容量素子106は、演算増幅器107の反転入力端子と出力端子との間に接続されている。演算増幅器107の出力端子は、D/A変換器3の出力端子112に接続され、出力端子112から出力信号Voutが出力される。演算増幅器107の非反転入力端子は、アナログ基準電圧Vcomが供給される端子114に接続されている。
上述した各スイッチは、制御回路959から供給されるクロック信号ΦS及びΦIによって駆動され、オン・オフ動作を行う。
【0006】
以上の構成を有するD/A変換器には、入力端子111からアナログ入力信号VREFが入力される。アナログ入力信号VREFは、スイッチ901、902によってサンプリングされる。サンプリングにより、サンプリングキャパシタ905に電荷が蓄積される。
サンプリングキャパシタ905に蓄積された電荷は、スイッチ901、902、903及び904の切り替えにしたがって演算増幅器107の反転入力端子に入力される。演算増幅器107は、基準電圧信号Vcomを非反転入力端子に入力し、出力信号Voutを出力する。
【0007】
図27(a)、(b)は、従来のD/A変換器に供給されるクロック信号のタイミングチャートを示す図であり、図26に示した各スイッチに供給されるクロック信号の動作タイミングを表している。
スイッチ901及びスイッチ902はクロック信号ΦSにより駆動され、スイッチ903及びスイッチ904はクロック信号ΦIで駆動される。
なお、図27(a)はクロック信号ΦS、図27(b)はクロック信号ΦIを表わしている。
図27(a)、(b)に示すように、クロック信号ΦS及びクロック信号ΦIは共にHレベルとなることのない、ノンオーバーラップクロック信号である。
【0008】
図26に示すD/A変換器は、サンプリングタイミングが、サンプリングキャパシタ905がサンプリング動作をするタイミングのみであり、FIR(Finite Impulse Response)フィルタ特性は得られない。
図28は、従来のD/A変換器におけるフィルタリングを説明するためのブロック図である。従来のフィルタリングで、図28に示すように、D/A変換器1002と、アナログ前置フィルタ1001とを設け、高周波減衰効果を得ようとするものである。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2002−217736号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、ノイズ伝達経路にフィルタを挿入することは、フィルタ回路が必要となるため、電子機器の小型化には貢献できない。また、アナログ前置フィルタ1001は、D/A変換器1002のサンプリング動作に伴って発生する突入電流起因の輻射ノイズを低減することができない。このため、図28に示した構成は、さらに輻射ノイズ対策の回路素子等が必要であり、電子機器の小型化には貢献できない。
本発明は、このような問題に鑑みてなされたもので、電子機器の小型化を妨げることがなく、入力信号の高周波成分を抑制することができ、さらに突入電流起因の輻射ノイズを低減できるサンプリング回路を備えたD/A変換器を提供することを目的とする。
【課題を解決するための手段】
【0011】
上記課題を解決するため、本発明の一態様のD/A変換器は、第1のデジタルコード(例えば、図2に示したDA(DAN))に対応する基準電圧に応じた電荷を蓄積するための複数の容量素子(例えば、図1に示したサンプリングキャパシタ105A_1、105A_2)を備えた第1の容量素子部(例えば図1に示した容量素子部105A)と、前記第1の容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子(例えば、図1に示したスイッチ103A_1、103A_2、104A_1、104A_2)を備えた第1のスイッチング素子部(例えば、図1に示したスイッチユニット103A、104A)と、前記第1の容量素子部に蓄積された電荷が転送される積分容量素子(例えば、図1に示した積分容量素子106)と、前記第1のスイッチング素子部に接続された演算増幅器(例えば、図1に示した演算増幅器107)と、を備え、前記第1のスイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号(例えば、図3に示したクロック信号ΦS1A、ΦS2A)にしたがって、前記第1の容量素子部の複数の容量素子に前記電荷を蓄積する動作を行い、第2のデジタルコード(例えば図3に示したDB、DBN)に対応する基準電圧に応じた電荷を蓄積するための容量素子(例えば、図1に示したサンプリングキャパシタ105B_1、105B_2)を複数備えた第2の容量素子部(例えば図1に示した容量素子部105B)と、前記第2の容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子(例えば、図1に示したスイッチ103B_1、103B_2、104B_1、104B_2)を備えた第2のスイッチング素子部(例えば、図1に示したスイッチング素子部103B、104B)と、を備え、前記第2のスイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号(例えば、図1に示したクロック信号ΦS1B、ΦS2B)にしたがって、前記第2の容量素子部の複数の容量素子に前記電荷を蓄積する動作を行うことを特徴とする。
【0012】
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1のスイッチング素子部は、前記第2のスイッチング素子部の非蓄積期間において、前記第1の容量素子部の複数の容量素子に前記電荷を蓄積する動作を行い、前記第2のスイッチング素子部は、前記第1のスイッチング素子部の非蓄積期間において、前記第2の容量素子部の複数の容量素子に前記電荷を蓄積する動作を行うことが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1のスイッチング素子部と前記第2のスイッチング素子部が交互に動作を行うことが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1のスイッチング素子部と前記第2のスイッチング素子部は順に動作を行うことが望ましい。
【0013】
また、本発明の一態様のD/A変換器は、上記態様の発明において、第3のデジタルコード(例えば、図18に示したDC(DCN))に対応する基準電圧に応じた電荷を蓄積するための複数の容量素子(例えば、図17に示したサンプリングキャパシタ105C_1、105C_2)を備えた第3の容量素子部(例えば、図17に示した容量素子部105C)と、前記第3の容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子(スイッチ103C_1,103C_2,104C_1,104C_2)を備えた第3のスイッチング素子部(例えば、図17に示したスイッチユニット103C、104C)と、を備え、前記第3のスイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号(例えば、図18bに示したクロック信号ΦS1C、ΦS2C)にしたがって、前記第3の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行うことが望ましい。
【0014】
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1のスイッチング素子部は、前記第2のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第3のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間において、前記第1の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行い、前記第2のスイッチング素子部は、前記第1のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第3のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間の間において、前記第2の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行い、前記第3のスイッチング素子部は、前記第1のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送すると共に前記第2のスイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間の間において、前記第3の容量素子部の前記複数の容量素子に前記電荷を蓄積する動作を行うことが望ましい。
【0015】
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1の容量素子部に蓄積された電荷を転送する期間、前記第2の容量素子部に蓄積された電荷を転送する期間及び前記第3の容量素子部に蓄積された電荷を転送する期間を順番に切り替えることが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、常にいずれか1つの容量素子部に蓄積された電荷を転送することが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1のスイッチング素子部と前記第2のスイッチング素子部及び前記第3のスイッチング素子部は順に動作を行うことが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記クロック信号の立下りにジッタが加えられていることが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記クロック信号の立ち上がりにジッタが加えられていることが望ましい。
【発明の効果】
【0016】
本発明によれば、入力信号の高周波成分を抑制することができるD/A変換器を提供することができる。また、本発明によれば、入力信号の高周波成分を抑制するにあたり、消費電力の増大を伴わず、ノイズの増大も伴わない。さらに、本発明によれば、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
【図面の簡単な説明】
【0017】
【図1】本発明に係るD/A変換器の第1実施形態を説明するための回路図である。
【図2】図1中に示したアナログ入力信号VREFA_1、VREFA_2、VREFB_1、VREFB_2が入力される入力端子に接続されるスイッチ回路の一例を示す回路図である。
【図3】図1に示したD/A変換器に供給されるクロック信号のタイミングチャートを示す図である。
【図4】図1に示したサンプリング回路2において、サンプリングキャパシタの分割により得られる周波数特性を説明するための図である。
【図5】図3に示したタイミングチャートで表されるクロック信号を、図1に示したD/A変換器のサンプリングキャパシタに供給した場合に得られるアナログFIR特性を示す図である。
【図6】図1に示したD/A変換器に供給される他のクロック信号のタイミングチャートを示す図である。
【図7】図6に示したタイミングチャートで表されるクロック信号を、図1に示したD/A変換器のサンプリングキャパシタに供給した場合に得られるアナログFIR特性を示す図である。
【図8】図1に示したD/A変換器に供給される他のクロック信号のタイミングチャートを示す図である。
【図9】図9に示したタイミングチャートで表されるクロック信号を、図1に示したD/A変換器のサンプリングキャパシタに供給した場合に得られるアナログFIR特性を示す図である。
【図10】図1に示したD/A変換器に供給される他のクロック信号のタイミングチャートを示す図である。
【図11】図5に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性を示す図である。
【図12】図7に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性を示す図である。
【図13】本発明に係る第2実施形態のD/A変換器の各スイッチに供給されるクロック信号のタイミングチャートの一例を示した図である。
【図14】図13のタイミングチャートで表されるクロック信号を用いることにより得られる周波数特性を示す図である。
【図15】図1に示したサンプリング回路2において、サンプリングキャパシタを分割し、かつ、サンプリングを行うクロック信号のエッジにジッタを印加した場合に得られる周波数特性を示す図である。
【図16】本発明に係るD/A変換器の第3実施形態を説明するための回路図である。
【図17】本発明のD/A変換器の第4実施形態を説明するための回路図である。
【図18】図17に示したD/A変換器に供給されるクロック信号のタイミングチャートを示す図である。
【図19】図18のタイミングチャートで表されるクロック信号を、図17に示したD/A変換器のサンプリングキャパシタに供給した場合に得られるアナログFIR特性を示した図である。
【図20】図17に示したD/A変換器に供給される他のクロック信号のタイミングチャートを示す図である。
【図21】図20に示したタイミングチャートで表されるクロック信号を、図17に示したD/A変換器に供給した場合に得られるアナログFIR特性を示す図である。
【図22】図17に示したD/A変換器に供給される他のクロック信号のタイミングチャートを示す図である。
【図23】図22のタイミングチャートで表されるクロック信号を、図17に示したD/A変換器のサンプリングキャパシタに供給した場合に得られるアナログFIR特性を示す図である。
【図24】図19に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合に得られる周波数特性を示す図である。
【図25】図21に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合に得られる周波数特性を示す図である。
【図26】従来のD/A変換器の一例を説明するための回路図である。
【図27】従来のD/A変換器に供給されるクロック信号のタイミングチャートを示す図である。
【図28】従来のD/A変換器におけるフィルタリングを説明するためのブロック図である。
【発明を実施するための形態】
【0018】
以下、図面を参照して本発明の第1実施形態乃至第4実施形態について説明する。
(第1実施形態)
図1は、本発明に係るD/A変換器の第1実施形態を説明するための回路図である。第1実施形態のD/A変換器は、サンプリング回路2と、積分回路を構成する積分容量素子106及び演算増幅器107と、サンプリング回路を駆動するクロックを供給する制御回路159と、後に示す(図16参照)デジタル回路によって構成されている。なお、デジタル回路は、図1に示したD/A変換器のさらに前段に設けられている。
【0019】
第1実施形態のD/A変換器は、サンプリング回路2を備え、入力されたデジタル信号をアナログ信号に変換するD/A変換器である。第1実施形態のD/A変換器1は、入力信号としてデジタルコードを発生するデジタル回路(図16に示したデジタル回路201)と、デジタル回路により入力されたデジタルコードによって生じる電荷を蓄積するための容量素子部105Aと、デジタル回路からの入力信号によって生じる電荷を蓄積するための容量素子部105Bと、を備えている。第1容量素子部105Aは、容量素子105A_1、105A_2を備えている。また、第2容量素子部105Bは、容量素子105B_1、105B_2を備えている。
【0020】
また、第1実施形態のD/A変換器は1、スイッチユニット104Aを備えている。スイッチユニット104Aは、スイッチ104A_1、104A_2を備えている。スイッチ104A_1、104A_2は、第1容量素子部105Aのサンプリングキャパシタ105A_1、105A_2のそれぞれに電荷を蓄積するとともに、蓄積された電荷を転送する。また、第1実施形態のD/A変換器1は、スイッチユニット104Bを備えている。スイッチユニット104Bは、スイッチ104B_1、104B_2を備えている。スイッチ104B_1、104B_2は、第2容量素子部105Bのサンプリングキャパシタ105B_1、105B_2のそれぞれに電荷を蓄積するとともに、蓄積された電荷を転送する。
【0021】
また、サンプリング回路2は、第1容量素子部105Aと第2容量素子部105Bに蓄積された電荷が転送される積分容量素子106と、スイッチユニット104A及びスイッチユニット104Bに接続された演算増幅器107とを備えている。スイッチユニット104Aとスイッチユニット104Bとは、交互に動作する。
また、サンプリング回路2は、スイッチ101A_1、101A_2、101B_1、101B_2、102A_1、102A_2、102B_1、102B_2、103A_1、103A_2、103B_1及び103B_2、を備えている。
【0022】
スイッチ101A_1、サンプリングキャパシタ105A_1、スイッチ102A_1は、互いに直列に接続されている。また、スイッチ101A_2、サンプリングキャパシタ105A_2、スイッチ102A_2は、互いに直列に接続されている。
スイッチ103A_1、サンプリングキャパシタ105A_1及びスイッチ104A_1は、互いに直列に接続されている。スイッチ103A_2、サンプリングキャパシタ105A_2及びスイッチ104A_2は、互いに直列に接続されている。
【0023】
スイッチ101B_1、サンプリングキャパシタ105B_1及びスイッチ102B_1は、互いに直列に接続されている。また、スイッチ101B_2、サンプリングキャパシタ105B_2及びスイッチ102B_2は、互いに直列に接続されている。
スイッチ103B_1、サンプリングキャパシタ105B_1及びスイッチ104B_1は、互いに直列に接続されている。スイッチ103B_2、サンプリングキャパシタ105B_2及びスイッチ104B_2は、互いに直列に接続されている。
スイッチ103A_1及びスイッチ103A_2は、スイッチユニット103Aを構成し、スイッチ103B_1及びスイッチ103B_2は、スイッチユニット103Bを構成している。また、スイッチ104A_1及びスイッチ104A_2は、スイッチユニット104Aを構成し、スイッチ104B_1及びスイッチ104B_2は、スイッチユニット104Bを構成している。
【0024】
スイッチ101A_1は、アナログ入力信号VREFA_1が入力される入力端子に接続されている。スイッチ101A_2は、アナログ入力信号VREFA_2が入力される入力端子に接続されている。スイッチ101B_1は、アナログ入力信号VREFB_1が入力される入力端子に接続されている。スイッチ101B_2は、アナログ入力信号VREFB_2が入力される入力端子に接続されている。スイッチ102A_1、102A_2、102B_1及び102B_2は、それぞれアナログ基準電圧Vcomが供給される端子113に接続されている。
【0025】
スイッチ103A_1は、演算増幅器107の出力端子と、スイッチ101A_1とサンプリングキャパシタ105A_1との間に接続される。スイッチ103A_2は、演算増幅器107の出力端子と、スイッチ101A_2とサンプリングキャパシタ105A_2との間に接続される。スイッチ103B_1は、演算増幅器107の出力端子と、スイッチ101B_1とサンプリングキャパシタ105B_1との間に接続される。スイッチ103B_2は、演算増幅器107の出力端子と、スイッチ101B_2とサンプリングキャパシタ105B_2との間に接続されている。
スイッチ104A_1、104A_2、104B_1及び104B_2の一端は、それぞれサンプリング回路2の出力として、積分容量素子106の一端と、演算増幅器107の反転入力端子とに接続されている。
【0026】
積分容量素子106は、演算増幅器107の反転入力端子と出力端子との間に接続されている。演算増幅器107の非反転入力端子は、アナログ基準電圧Vcomが供給される端子114に接続されている。
各スイッチは、制御回路159から供給されるクロック信号によって駆動され、オン・オフ動作を行う。
また、図1において、符号に「A」を付与した素子からなる回路と、符号に「B」を付与した素子からなる回路とは、同一の構成を有している。
図1において、サンプリングキャパシタ105A_1とサンプリングキャパシタ105A_2とは、容量が同一であることが望ましい。同様に、サンプリングキャパシタ105B_1とサンプリングキャパシタ105B_2とは、容量が同一であることが望ましい。
【0027】
以上の構成を有するサンプリング回路2には、入力端子からアナログ入力信号VREFA_1、VREFA_2、VREFB_1及びVREFB_2が入力される。
アナログ入力信号VREFA_1は、スイッチ102A_1によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105A_1に電荷が蓄積される。また、アナログ入力信号VREFA_2は、スイッチ102A_2によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105A_2に電荷が蓄積される。
同様に、アナログ入力信号VREFB_1は、スイッチ102B_1によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105B_1に電荷が蓄積される。また、アナログ入力信号VREFB_2は、スイッチ102B_2によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105B_2に電荷が蓄積される。
【0028】
図2は、アナログ入力信号VREFA_1、VREFA_2が入力される入力端子に接続される回路の一例を説明するための図である。アナログ基準電圧VREFHは、スイッチ1401を介してアナログ入力信号VREFA_1、VREFA_2が入力される入力端子に接続されている。アナログ基準電圧VREFLは、スイッチ1402を介してVREFA_1、VREFA_2が入力される入力端子に接続されている。スイッチ1401、1402は、後に示すデジタル回路から発行されるデジタルコードDA、DANによってオン、オフが切り替えられる。
デジタルコードDA、DANは1ビット信号である。デジタルコードDANはデジタルコードDAを反転した信号であり、デジタルコードDAがH(High)レベルであるとき、デジタルコードDANはL(Low)レベルである。また、デジタルコードDAがLレベルであるとき、デジタルコードDANはHレベルである。スイッチ1401は、デジタルコードDAがHレベルであるときにオンし、デジタルコードDAがLレベルであるときにオフする。
【0029】
スイッチ1402は、デジタルコードDANがHレベルであるときにオンし、デジタルコードDANがLレベルであるときにオフする。その結果、デジタルコードDAがHレベルであるときに、アナログ入力信号VREFA_1、VREFA_2が入力される入力端子にアナログ基準電圧VREFHが供給され、デジタルコードDAがLレベルであるときに、アナログ入力信号VREFA_1、VREFA_2が入力される入力端子にアナログ基準電圧VREFLが供給される。
図1に示したアナログ入力信号VREFB_1、VREFB_2が供給される入力端子にも、図2と同様の回路が接続される。スイッチ1401、1402は、図示していないデジタル回路から発行されるデジタルコードDB、DBNによってオン、オフを切り替えられる。
【0030】
次に、図1に示したD/A変換器1の動作について説明する。第1実施形態では、図2に示したスイッチ回路に印加されるデジタルコードDA、DBがHレベルであると仮定して説明する。すなわち、ここでは、図1に示したアナログ入力信号VREFA_1、VREFA_2、VREFB_1、VREFB_2が入力される入力端子の全てにアナログ基準電圧VREFHが供給される場合について説明する。
しかし、本発明の第1実施形態は、デジタルコードDA、DBがHレベルであり、アナログ入力信号VREFA_1、VREFA_2、VREFB_1、VREFB_2が入力される入力端子の全てにアナログ基準電圧VREFHが供給される場合に限定されるものではない。
【0031】
スイッチ101A_1、101A_2、101B_1、101B_2、102A_1、102A_2、102B_1、102B_2、103A_1、103A_2、103B_1、103B_2、104A_1、104A_2、104B_1及び104B_2は、切り替えにしたがってサンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2に電荷を蓄積する。
サンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2に蓄積された電荷は、スイッチ101A_1、101A_2、101B_1、101B_2、102A_1、102A_2、102B_1、102B_2、103A_1、103A_2、103B_1、103B_2、104A_1、104A_2、104B_1及び104B_2の切り替えによって積分容量素子106へ転送される。
演算増幅器107は、基準電圧信号Vcomを非反転入力端子に入力し、出力端子からアナログの出力信号Voutを出力する。
【0032】
図1に示したサンプリング回路2は、複数のサンプリングキャパシタ(図1に示した例ではサンプリングキャパシタ105A_1、105A_2、105B_1、105B_2の4つ)を備えている。
サンプリングキャパシタ105A_1に蓄積される電荷の量は、スイッチ101A_1及び102A_1の切り替え動作によって決定される。サンプリングキャパシタ105A_2に蓄積される電荷の量は、スイッチ101A_2及び102A_2の切り替え動作によって決定される。
また、サンプリングキャパシタ105B_1に蓄積される電荷の量は、スイッチ101B_1及び102B_1の切り替え動作によって決定される。サンプリングキャパシタ105B_2に蓄積される電荷の量は、スイッチ101B_2及び102B_2の切り替え動作によって決定される。
【0033】
なお、第1実施形態のD/A変換器1のサンプリングキャパシタ105A_1、105A_2、105B_1、105B_2の個数は、当然のことながら、4個に限定されるものでなく、自然数M×2であればよい。
図1に示したサンプリング回路2では、サンプリングキャパシタの個数M×2が増えるにしたがって、スイッチの数が増加する。また、サンプリングキャパシタの個数M×2が増えるにしたがって、スイッチを駆動するクロック信号の数が増加する。なお、サンプリングキャパシタの個数が増加しても、サンプリング回路以外の構成は、図1に示した構成から変更されることはない。
【0034】
また、図1に示したサンプリング回路2にサンプリングキャパシタをさらに追加する場合、追加後のサンプリングキャパシタの合計の容量と、サンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2の容量の合計とが等しくなるようにしてもよい。このように、サンプリング回路2に含まれるサンプリングキャパシタの容量の合計をサンプリングキャパシタ追加の前後で等しくなるように構成し、追加したサンプリングキャパシタを含むサンプリング回路2に含まれるサンプリングキャパシタの容量と、動作タイミングとを適当に配分することによって、出力信号Voutに含まれる特定の周波数のゲインを下げるアナログFIR(Finite Impulse Response)フィルタを形成することができる。
【0035】
第1実施形態では、図1に示すように、スイッチ101A_1及びスイッチ102A_1がクロック信号ΦS1Aで駆動され、スイッチ101A_2及びスイッチ102A_2がクロック信号ΦS2Aで駆動される。また、スイッチ101B_1及びスイッチ102B_1はクロック信号ΦS1Bで駆動され、スイッチ101B_2及びスイッチ102B_2はクロック信号ΦS2Bで駆動される。また、スイッチ103A_1、103A_2、104A_1及び104A_2は、クロック信号ΦIAで駆動される。スイッチ103B_1、103B_2、104B_1及び104B_2は、クロック信号ΦIBで駆動される。
【0036】
図3は、図1に示したD/A変換器1に供給されるクロック信号のタイミングチャートを示す図である。
上述したクロック信号ΦS1A、ΦS2A、ΦIA、ΦS1B、ΦS2B、ΦIBは、図3(a)乃至(f)のタイミングチャートに示すタイミングでオン、オフする。なお、図3(a)はクロック信号ΦS1A、図3(b)はクロック信号ΦS2A、図3(c)はクロック信号ΦIA、図3(d)はクロック信号ΦS1B、図3(e)はクロック信号ΦS2B、図3(f)はクロック信号ΦIBを表す。
また、図3(g)はデジタル信号Din、図3(h)はデジタルコードDA(DAN)、図3(i)はデジタルコードDB(DBN)、図3(j)はアナログデータVA、図3(k)はアナログデータVB、図3(l)は出力信号Voutを表す。
【0037】
図3(a)乃至(f)に示すように、クロック信号ΦS1A、クロック信号ΦS2A、クロック信号ΦS1B及びクロック信号ΦS2Bは、Hレベルとなっている時間間隔が同一であり、かつ、1つずつ順にHレベルとなる信号である。具体的には、図3(a)乃至(f)に示すように、クロック信号は、ΦS1A、ΦS2A、ΦS1B、ΦS2B、ΦS1A、ΦS2A、…の順に繰り返しHレベルとなり、クロック信号のいずれかがHレベルとなる時間が等間隔に生じている。つまり、クロック信号ΦS1A、ΦS2A、ΦS1B及びΦS2Bは、各立下りエッジによって決まる、各サンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2のサンプリングタイミングが等間隔に、繰り返し生じるように設定される。
【0038】
また、クロック信号ΦIAは、クロック信号ΦS2Aの立ち下がりエッジからクロック信号ΦS1Aの次の立ち上がりエッジまでの期間(第1スイッチング素子部非蓄積期間)に、Hレベルとなる信号である。クロック信号ΦIAは、サンプリングキャパシタ105A_1及び105A_2に蓄積された電荷を、積分容量素子106に転送するタイミングであるインテグレートタイミングが、クロック信号ΦS2Aの立ち下がりエッジからクロック信号ΦS1Aの次の立ち上がりエッジまでの期間に生じるように設定される。
【0039】
同様に、クロック信号ΦIBは、クロック信号ΦS2Bの立ち下がりエッジからクロック信号ΦS1Bの次の立ち上がりエッジまでの期間(第2スイッチング素子部非蓄積期間)に、Hレベルとなる信号である。クロック信号ΦIBは、サンプリングキャパシタ105B_1及び105B_2に蓄積された電荷を、積分容量素子106に転送するタイミングであるインテグレートタイミングが、クロック信号ΦS2Bの立ち下がりエッジからクロック信号ΦS1Bの次の立ち上がりエッジまでの期間に生じるように設定される。
【0040】
つまり、スイッチユニット104Aは、スイッチユニット104Bがサンプリングキャパシタ105B_1、105B_2への電荷の蓄積を行う期間を除くスイッチユニット104Bの非蓄積期間において、第1容量素子部105Aのサンプリングキャパシタ105A_1、105A_2に電荷を蓄積する。サンプリングキャパシタ105A_1、105A_2に電荷を蓄積するサンプリングタイミングは、クロック信号によって互いに異なるように設定されている。
【0041】
また、スイッチユニット104Bは、スイッチユニット104Aがサンプリングキャパシタ105A_1、105A_2への電荷の蓄積を行う期間を除く期間であるスイッチユニット104Aの非蓄積期間において、第2容量素子部105Bのサンプリングキャパシタ105B_1、105B_2に電荷を蓄積する。サンプリングキャパシタ105B_1、105B_2に電荷を蓄積するサンプリングタイミングは、クロック信号によって互いに異なるように設定されている。
また、デジタル信号Dinは、デジタルコードを含んでいる。後に示すデジタル回路は、デジタル信号Dinの偶数番目のデジタルコードDA(DAN)と、デジタル信号Dinの奇数番目のデジタルコードDB(DBN)と、を出力する。以下ではデジタルコードDA(DAN)=D[i]、iは偶数と表し、デジタルコードDB(DBN)=D[j]、jは奇数と表す。
【0042】
次に、第1実施形態のD/A変換器1の動作について説明する。
クロック信号ΦS1AがHレベルとなると、デジタルコードD[0]は、スイッチ101A_1、102A_1によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105A_1に電荷が蓄積される。クロック信号ΦS2AがHレベルとなると、デジタルコードD[0]は、スイッチ101A_2、102A_2によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105A_2に電荷が蓄積される。
【0043】
クロック信号ΦIAがHレベルとなると、サンプリングキャパシタ105A_1、105A_2に蓄積された電荷は、スイッチ103A_1、103A_2、104A_1及び104A_2によって積分容量素子106へ転送される。便宜上、転送される電荷をアナログデータVAとすると、アナログデータVAは、A[0]と表される。
同様に、クロック信号ΦS1BがHレベルとなると、デジタルコードD[1]は、スイッチ101B_1、102B_1によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105B_1に電荷が蓄積される。クロック信号ΦS2BがHレベルとなると、デジタルコードD[1]は、スイッチ101B_2、102B_2によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105B_2に電荷が蓄積される。
【0044】
クロック信号ΦIBがHレベルとなると、サンプリングキャパシタ105B_1、105B_2に蓄積された電荷は、スイッチ103B_1、103B_2、104B_1及び104B_2によって積分容量素子106へ転送される。便宜上、転送される電荷をアナログデータVBとする。アナログデータVBは、A[1]と表される。
第1実施形態は、スイッチユニット104Aとスイッチユニット104Bとを交互に動作させるようにしている。このため、積分容量素子106へはアナログデータVA、VBの電荷が交互に転送され、演算増幅器107の出力端子からアナログの出力信号Voutとして出力される。
【0045】
上記した構成では、スイッチユニット104Aとスイッチユニット104Bとを交互に動作させるようにした。しかし、第1実施形態は、これに限ることはない。すなわち、第1実施形態は、スイッチユニット104Aとスイッチユニット104Bとを含むスイッチ群を、特定の規則性をもった並びで周期的に動作させるように、言い換えると、シーケンシャルに、順に、動作させるようにしてもよい。
【0046】
次に、アナログ基準電圧VREFH、VREFLに高周波成分と、周期ノイズ(アナログ信号を処理する回路への突入電流に起因するノイズ:以下、単にノイズとも記す)とが重畳されている場合であっても、第1実施形態が、D/A変換器1が発生するノイズを低減できることを説明する。
第1実施形態の動作及び作用効果を理解しやすくするためには、上述した図26に示す従来のサンプリング回路4の動作が参考になる。つまり、図26に示したD/A変換器3は、サンプリング回路4以外の構成が、図1に示したD/A変換器1の積分回路部分と同一である。したがって、第1実施形態では、第1実施形態の図27及び図28に示した構成に相当する構成の説明を省略する。
【0047】
図1に示した第1実施形態のサンプリング回路2の動作について以下に説明する。第1実施形態のサンプリング回路2は、図26に示した従来のサンプリング回路4において、サンプリングキャパシタ905を複数個に分割した構成を有している。一例として、サンプリングキャパシタ905を自然数M個に分割した場合、アナログFIRフィルタ特性を得ることができる。
アナログFIRフィルタによりゼロ点が形成され、ゼロ点の入る周波数は、以下の式(1)で表される。
F0=FS×(k/M) ・・・(1)
k=1、2、…、M−1、M+1、…2×M−1、2×M+1、…
ここで、(1)式において、FSはサンプリング周波数を表し、kはMの整数倍を除く整数を表す。
【0048】
図4は、図1に示したサンプリング回路2において、サンプリングキャパシタの分割により得られる周波数特性を説明するための図である。図4は、一例として、サンプリングキャパシタの数MをM=16とした場合のアナログFIRフィルタ特性を示している。なお、図4において、横軸は周波数を示し、縦軸はGainを示している。また、横軸に示した周波数FSは、サンプリング周波数である。
なお、M=16個の各サンプリングキャパシタに対応するスイッチへのクロック信号をΦS1A〜ΦS16Aとしたとき、クロック信号ΦS1A〜ΦS16Aは、図3(a)乃至(c)に示したタイミングチャートと同様に、クロック信号ΦS1A〜ΦS16AはHレベルとなっている時間間隔が同一であり、かつ、クロック信号のいずれかがHレベルとなるタイミングが等しい時間間隔で発生するクロック信号である。このため、クロック信号ΦS1A〜ΦS16Aによれば、各クロック信号の立下りエッジによって決まるサンプリングタイミングが等しい時間間隔で発生する。また、16個のサンプリングキャパシタの容量比を、サンプリングキャパシタ105A_1:105A_2:…:105A_16=1:1:…:1とする。
【0049】
図1に示したD/A変換器1は、図26に示したサンプリング回路4においてサンプリングキャパシタ905を複数個に分割し、複数のサンプリングタイミングを有する回路を2組(従来の2倍)備えている。D/A変換器1は、2組の回路をタイムインターリーブ動作させることにより、アナログFIRフィルタ特性を得ることができる。すなわち、図1中の符号に「A」を付与した素子からなる回路と、符号に「B」を付与した素子からなる回路は、同一の構成を有している。符号に「A」を付与した素子からなる回路及び符号に「B」を付与した素子からなる回路が、それぞれ交互にサンプリング動作を行うことにより、第1実施形態は、アナログFIR特性を得ることができる。なお、図1は、M=2の場合について図示している。
なお、第1実施形態は、図26に示したサンプリングキャパシタ905の容量をM個に等分することに限定されるものではない。第1実施形態は、M個のサンプリングキャパシタの容量を任意に調節することで、得られるアナログFIR特性(周波数特性)を任意に調節することもできる。
【0050】
<アナログFIR特性の具体例1>
図3(a)乃至(f)は、図1の各スイッチに供給されるクロック信号のタイミングチャートを示す図である。図3中に示したTは、クロック信号の周期(T(=1/FS))である。図3(a)乃至(f)に示したクロック信号は、ジッタを含まないクロック信号である。
図3(a)乃至(f)に示した例では、クロック信号ΦS1A、クロック信号ΦS2A、クロック信号ΦS1B及びクロック信号ΦS2Bを、Hレベルとなる時間間隔が等しく、かつ、等しい時間間隔でいずれかがHレベルとなるクロック信号としている。つまり、サンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2のサンプリングタイミングは、等しい間隔となるように設定される。なお、サンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2のサンプリングタイミングは、各クロック信号ΦS1A、ΦS2A、ΦS1B及びΦS2Bの立下りエッジによって決まる。
【0051】
図5は、図3(a)乃至(f)に示したタイミングチャートで表されるクロック信号を、図1に示したD/A変換器1のサンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2に供給した場合に得られるアナログFIR特性を示す図である。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ105A_1:105A_2=1:1、サンプリングキャパシタ105B_1:105B_2=1:1である。
図5において、横軸は周波数、縦軸はGainを表す。図5に示すように、ゲイン(Gain)は、サンプリング周波数FSで急峻に略零になっている。このことから、第1実施形態のD/A変換器1は、サンプリング周波数FSで減衰効果の大きい、アナログFIR特性を得ることができることが分かる。
【0052】
<アナログFIR特性の具体例2>
第1実施形態の各クロック信号は、図3(a)乃至(f)に示すタイミングチャートに示したものに限るものではない。すなわち、第1実施形態は、クロック信号ΦS1A又は、クロック信号ΦS2Aとクロック信号ΦIAとが同時にHレベルとならないノンオーバーラップクロック信号であり、かつ、クロック信号ΦS1B又はクロック信号ΦS2Bとクロック信号ΦIBとが同時にHレベルとならないノンオーバーラップクロック信号であり、さらに、クロック信号ΦS1Aとクロック信号ΦS2Aとクロック信号ΦIAとの関係と、クロック信号ΦS1Bとクロック信号ΦS2Bとクロック信号ΦIBとの関係とが同一であるという条件を満たす範囲で、サンプリングタイミングの間隔を任意に設定することにより、アナログFIRフィルタ特性を任意に調整することもできる。
【0053】
図6(a)乃至(f)は、図1に示したD/A変換器1に供給される、他のクロック信号のタイミングチャートを示した図である。図6(a)乃至(f)に示したタイミングチャートは、図3(a)乃至(f)に示したクロック信号ΦS1A及びクロック信号ΦS1Bのサンプリング期間を半分とし、クロック信号ΦS1A及びクロック信号ΦS1Bのサンプリングタイミングを1/4周期早めたものである。なお、図3(a)乃至(f)と同様に、図6(a)はクロック信号ΦS1A、図6(b)はクロック信号ΦS2A、図6(c)はクロック信号ΦIA、図6(d)はクロック信号ΦS1B、図6(e)はクロック信号ΦS2B、図6(f)はクロック信号ΦIBを表す。
【0054】
図7は、図6(a)乃至(f)のタイミングチャートで表される各クロック信号を、図1に示すD/A変換器1のサンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2に供給した場合に得られるアナログFIR特性を示す図である。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ105A_1:105A_2=1:1、サンプリングキャパシタ105B_1:105B_2=1:1である。
図7において、横軸は周波数、縦軸はGainを表す。図7に示すように、ゲイン(Gain)は、サンプリング周波数FSよりも低い周波数と、サンプリング周波数FSの2倍の周波数「2FS」とにおいて、急峻に略零となる。このことから、第1実施形態は、減衰効果の大きい、アナログFIR特性を得ることができることが分かる。
【0055】
<アナログFIR特性の具体例3>
図8(a)乃至(f)は、図1に示したD/A変換器1に供給される他のクロック信号のタイミングチャートを示す図である。図8(a)乃至(f)に示したタイミングチャートは、図3(a)乃至(f)のタイミングチャートに示したクロック信号ΦS1A、クロック信号ΦS2A、クロック信号ΦS1B及びクロック信号ΦS2Bのサンプリング期間を1.5倍とし、かつ、クロック信号ΦS1A及びクロック信号ΦS1Bのサンプリングタイミングを1/4周期遅らせ、クロック信号ΦIA及びΦIBのインテグレートタイミングを1/2周期遅らせたものである。
なお、図3(a)乃至(f)と同様に、図8(a)はクロック信号ΦS1A、図8(b)はクロック信号ΦS2A、図8(c)はクロック信号ΦIA、図8(d)はクロック信号ΦS1B、図8(e)はクロック信号ΦS2B、図8(f)はクロック信号ΦIBを表す。
【0056】
図9は、図8(a)乃至(f)に示したタイミングチャートで表される各クロック信号を、図1に示したD/A変換器1のサンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2に供給した場合に得られるアナログFIR特性を示す図である。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ105A_1:105A_2=1:1、サンプリングキャパシタ105B_1:105B_2=1:1である。
図9において、横軸は周波数、縦軸はGainを表す。図9に示すように、ゲイン(Gain)は、サンプリング周波数FSで比較的大きく、サンプリング周波数FSの2倍の周波数「2FS」では略零となる。このことから、第1実施形態は、減衰効果の大きいアナログFIR特性を得ることができることが分かる。
【0057】
<アナログFIR特性の具体例4>
図10(a)乃至(f)は、図1に示したD/A変換器1に供給される、他のクロック信号のタイミングチャートを示す図である。図10(a)乃至(f)に示したタイミングチャートは、図3(a)乃至(f)のタイミングチャートに示したクロック信号ΦS1A、クロック信号ΦS2A、クロック信号ΦS1B及びクロック信号ΦS2Bのサンプリング期間を1.5倍とし、クロック信号ΦS1A及びクロック信号ΦS1Bのサンプリングタイミングを1/4周期遅らせ、クロック信号ΦIA及びクロック信号ΦIBのインテグレートタイミングを1/2周期早めたものである。
なお、図3(a)乃至(f)と同様に、図10(a)はクロック信号ΦS1A、図10(b)はクロック信号ΦS2A、図10(c)はクロック信号ΦIA、図10(d)はクロック信号ΦS1B、図10(e)はクロック信号ΦS2B、図10(f)はクロック信号ΦIBを表す。
【0058】
ここで、図10(a)乃至(f)に示したタイミングチャートにおける、各サンプリングキャパシタのサンプリングタイミング(すなわち、クロック信号ΦS1A、ΦS2A、ΦS1B、ΦS2Bの立ち下りエッジが現れるタイミング)は、図8(a)乃至(f)に示したタイミングチャートの各サンプリングキャパシタのサンプリングタイミング(すなわち、クロック信号ΦS1A、ΦS2A、ΦS1B、ΦS2Bの立下りエッジ)と同一である。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ105A_1:105A_2=1:1、サンプリングキャパシタ105B_1:105B_2=1:1である。
そのため、図10(a)乃至(f)のタイミングチャートで表されるクロック信号を、図1に示したD/A変換器1の各サンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2に供給した場合に得られるアナログFIR特性は、図9に示したアナログFIR特性と同一となる。
【0059】
<アナログFIR特性の具体例5>
また、上述したように、第1実施形態は、サンプリングキャパシタをM個に分割する場合、M個のサンプリングキャパシタの容量を等分にすることに限定されるものではない。すなわち、第1実施形態では、M個のサンプリングキャパシタの大きさを任意に調節することで、得られるアナログFIR特性の周波数特性を任意に調節することもできる。
図11は、図5に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性を示す図である。図11に示した周波数特性は、図1に示したD/A変換器1のサンプリングキャパシタの容量比を、サンプリングキャパシタ105A_1:105A_2=3:1、サンプリングキャパシタ105B_1:105B_2=3:1とし、サンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2に、図3(a)乃至(f)に示したタイミングチャートで表されるクロック信号を供給した場合に得られるアナログFIR特性である。
図11において、横軸は周波数、縦軸はGainを表す。図11に示すように、ゲイン(Gain)は、周波数の増加に応じて正弦波状に変化し、サンプリング周波数FS近傍で最小となり、サンプリング周波数FSの2倍の周波数「2FS」近傍で最大となる。
【0060】
<アナログFIR特性の具体例6>
図12は、図7に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性を示す図である。図12に示した周波数特性は、図1に示したD/A変換器1のサンプリングキャパシタの容量比を、サンプリングキャパシタ105A_1:105A_2=3:1、サンプリングキャパシタ105B_1:105B_2=3:1とし、サンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2に、図6(a)乃至(f)に示したタイミングチャートで表されるクロック信号を供給した場合に得られるアナログFIR特性である。
【0061】
図12において、横軸は周波数、縦軸はGainを表す。図12に示すように、ゲイン(Gain)は、周波数の増加に応じて正弦波状に変化し、サンプリング周波数FSよりやや低い周波数近傍及びサンプリング周波数FSの2倍の周波数「2FS」近傍で最小となり、周波数が零及びサンプリング周波数FSよりやや高い周波数近傍で最大となる。
このように、上述した第1実施形態のD/A変換器1によって得られるアナログFIRフィルタは、形成されるゼロ点の周波数が、サンプリングキャパシタの容量比と、アナログ基準電圧VREFH、VREFLをサンプリングするサンプリングタイミングの間隔に依存する。
【0062】
すなわち、第1実施形態では、アナログ基準電圧VREFH、VREFLをサンプリングするサンプリングタイミングの間隔が狭い(時間軸で短い)場合、図9に示したように高周波側にゼロ点が形成される。ここで、サンプリングタイミングの各間隔が狭いとは、図8(a)乃至(f)のタイミングチャートに示すように、クロック信号ΦS1Aとクロック信号ΦS2Aの立ち下がりエッジの間隔、あるいはクロック信号ΦS1Bとクロック信号ΦS2Bの立ち下がりエッジの間隔が、図3(a)、(b)、(d)、(e)に示したタイミングチャートのクロック信号ΦS1Aとクロック信号ΦS2Aとの立ち下がりエッジの間隔、あるいはクロック信号ΦS1Bとクロック信号ΦS2Bとの立ち下がりエッジの間隔に比較して短いことを指す。
【0063】
反対に、サンプリングキャパシタがアナログ基準電圧VREFH、VREFLをサンプリングするサンプリングタイミングの間隔が広い(時間軸で長い)場合、図7に示したように低周波側にゼロ点が形成される。ここで、サンプリングタイミングの間隔が広いとは、図6(a)乃至(f)のタイミングチャートに示すように、クロック信号ΦS1Aとクロック信号ΦS2Aとの立ち下がりエッジの間隔、あるいはクロック信号ΦS1Bとクロック信号ΦS2Bとの立ち下がりエッジの間隔が、図3(a)、(b)、(d)、(e)に示したタイミングチャートのクロック信号ΦS1Aとクロック信号ΦS2Aとの立ち下がりエッジの間隔、あるいはクロック信号ΦS1Bとクロック信号ΦS2Bとの立ち下がりエッジの間隔に比較して長いことを指す。
【0064】
また、第1実施形態では、図1に示したように、サンプリングキャパシタを複数個に分割し、複数のサンプリングタイミングを有する回路を2組(従来の2倍)備え、タイムインターリーブ動作をさせている。このような構成により、第1実施形態のD/A変換器1は、サンプルフェイズのみでサンプリングキャパシタを分割する「半相間」でサンプリングをするのではなく「全相間」でサンプリングをすることが可能となる。そのため、第1実施形態は、サンプリングキャパシタにアナログ基準電圧VREFH、VREFLがサンプリングされるサンプリングタイミングの間隔を広く(時間軸で長く)設定できるため、周波数の低域にゼロ点を形成し、周波数の低域にカットオフ点を形成することができる。
なお、サンプリング期間と、インテグレートタイミング及びその期間は、サンプリング回路2のアナログFIR特性に影響を与えない。アナログFIR特性に影響を与えるのは、サンプリング間隔である。
【0065】
第1実施形態は、図26に示した従来のサンプリングキャパシタ905を複数個に分割したサンプリング回路2を用いている。第1実施形態は、例えば、サンプリングキャパシタを16個備える場合には、図4に示すようなアナログFIR特性を得ることができる。さらに、第1実施形態は、サンプリングキャパシタのサンプリングタイミングやサンプリングキャパシタの容量比を調整することによって、例えば、図5、図7、図9、図11、図12に示すように、アナログFIR特性を任意に調整することができる。
したがって、第1実施形態は、サンプリング回路2のアナログFIR特性を調整することによって、サンプリング回路2のサンプリング周波数の1/2以上といった高周波成分を抑制することができる。すなわち、第1実施形態は、高周波抑制効果が得られる周波数特性を備えたサンプリング回路2を実現することができる。
【0066】
また、図1に示したD/A変換器1は、符号に「A」を付与した素子からなる回路と、符号に「B」を付与した素子からなる回路とを備え、2組の回路に含まれるサンプリングキャパシタを、交互にサンプリング動作させている。このことによって、D/A変換器1は、図3(a)乃至(f)に示すように、一方の回路(例えば、符号に「A」を付与した素子からなる回路)のサンプリングキャパシタがサンプリング動作を行っている間に、これと並行して他方の回路(例えば、符号に「B」を付与した素子からなる回路)が積分容量素子106へ電荷の転送を行っている。
【0067】
したがって、例えば符号に「A」を付与した素子からなる回路は、図3(a)乃至(f)に示すように、クロック信号ΦS2Aの立ち下がりのタイミングからクロック信号ΦS1Aの立ち上がりのタイミングまでの間に、クロック信号ΦIAにより積分容量素子106へ電荷を転送すればよい。このため、第1実施形態では、D/A変換器1におけるサンプリングキャパシタが積分容量素子106へ電荷を転送するタイミングの設定の自由度を大きくすることができる。
【0068】
また、第1実施形態のD/A変換器1は、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。これは、サンプリングキャパシタを2倍具備し、時分割動作させることによりアナログFIRフィルタの周波数特性をサンプリング回路そのものに付与したことによる。つまり、輻射ノイズを効果的に抑制する効果は、別途アナログFIRフィルタの周波数特性を得るためのアナログ回路等のアナログ部を設ける必要がないために得られる。
【0069】
また、第1実施形態は、上述した効果を、サンプリング回路の増大しか伴わず、ノイズ等の増加を伴うことなく得ることができ、コスト削減を図ることができる。
また、上述したように、第1実施形態は、単にサンプリング回路2において、各サンプリングキャパシタの動作タイミングや容量を調整することによって、アナログ部によるノイズの発生を抑制することができるため、高度なプロセス技術等を必要としない。
さらに、第1実施形態は、サンプリング回路2の仕様を調整することにより、ノイズ等の増加を伴うことなくD/A変換器1を実現することができるため、電子機器の小型化を妨げることがない。
【0070】
(第2実施形態)
第2実施形態のD/A変換器は、図1に示した第1実施形態のD/A変換器1と同じ回路構成を有する。
第2実施形態では、上述した第1実施形態と同様に、図1に示したスイッチ101A_1、102A_1はクロック信号ΦS1Aで駆動され、スイッチ101A_2、102A_2はクロック信号ΦS2Aで駆動され、スイッチ101B_1、102B_1はクロック信号ΦS1Bで駆動され、スイッチ101B_2、102B_2はクロック信号ΦS2Bで駆動され、スイッチ103A_1、103A_2、104A_1及び104A_2はクロック信号ΦIAで駆動され、スイッチ103B_1、103B_2、104B_1及び104B_2はクロック信号ΦIBで駆動される。ただし、第2実施形態にあっては、これらクロック信号は、図13(a)乃至(f)に示すタイミングチャートにしたがってオン・オフ動作する。
【0071】
以下に、第2実施形態のD/A変換器の動作について説明する。ここでは、第2実施形態のサンプリング回路2が、アナログ基準電圧VREFH、VREFLに高周波成分と、周期ノイズ(アナログ信号を処理する回路への突入電流に起因するノイズ:以下、単にノイズとも記す)が重畳されている場合であっても、サンプリング回路2を用いたD/A変換器が発生するノイズを低減でき、さらに広い帯域で高周波成分を減衰させる効果が得られる点について説明する。
【0072】
図13(a)乃至(f)は、本発明に係る第2実施形態のD/A変換器の各スイッチに供給されるクロック信号のタイミングチャートの一例を示した図である。図13(a)、(b)、(d)、(e)に示したクロック信号は、ジッタが印加されたクロック信号であり、図13(a)はクロック信号ΦS1A、図13(b)はクロック信号ΦS2A、図13(c)はクロック信号ΦIA、図13(d)はクロック信号ΦS1B、図13(e)はクロック信号ΦS2B、図13(f)はクロック信号ΦIBを表す。ジッタは、クロック信号(a)、(b)、(d)、(e)の立ち上がりエッジ及び立ち下がりエッジに印加されている。
【0073】
図13(a)乃至(f)に示した例では、クロック信号ΦS1A、ΦS2A、ΦS1B及びΦS2Bを、等しい時間間隔でいずれかがHレベルとなり、かつ、Hレベルとなっている時間間隔が等しいクロック信号とした。しかし、第2実施形態は、クロック信号が等しい時間間隔でHレベルになるものであることに限定されるものではない。クロック信号ΦS1A、ΦS2A、ΦS1B、及びΦS2Bのサンプリング終了時刻はアナログ基準電圧VREFH、VREFLのサンプリング時刻となる。上述した第1実施形態と同様に、第2実施形態も、サンプリングの周期を任意に設定することによりアナログFIRフィルタ特性を任意に調整することもできる。
このとき、クロック信号ΦIA及びΦIBは、ジッタを印加しなくても、アナログ基準電圧VREFH、VREFLのサンプリング時刻には影響を与えないため、アナログFIRフィルタ特性へは全く影響を及ぼさない。
【0074】
次に、このような第2実施形態の効果を説明する。ここでは、説明を理解しやすくするため、先ず、図27に示す従来のクロック信号にジッタを印加する場合、すなわち、サンプリングタイミングにジッタを印加する場合について説明する。
サンプリングタイミングにジッタを印加するということは、図27(a)、(b)のタイミングチャートにおいて、その動作タイミングを動的に変化させることである。サンプリングタイミングにジッタを印加することにより、サンプリング動作に周波数変調をかけることができる。
【0075】
サンプリング動作の周波数変調により、ジッタ振幅(図13(a)乃至(f)中、サンプリングエッジが変化する時間軸における絶対値)によって周波数特性のゼロ点を形成することができる。
サンプリングタイミングへのジッタ印加による周波数変調において形成されるゼロ点の周波数FJは、以下の(2)式で表される。
FJ=(1/d)×I (I=自然数) ・・・(2)
ここで、dはジッタ振幅を表す(一例として、d=(1/FS)×(1/M)(Mはサンプリングキャパシタの数))。図14は、サンプリングタイミングにジッタを印加したことによって変調された周波数特性を示す図である。
【0076】
図14は、図1に示したサンプリング回路2にサンプリングキャパシタを16個(M=16)設け、このサンプリング回路2に図13(a)乃至(f)のクロック信号を供給した場合に得られる周波数特性を示す図である。図14において横軸は周波数、縦軸はGainを示している。
図14に示したように、サンプリング回路2は、サンプリングタイミングにジッタを印加することによって周波数1/dにゼロ点を形成することができる。また、ゼロ点を形成できる周波数1/dは、ジッタ振幅に反比例する。ゼロ点は、例えば、ジッタ振幅dを大きく設定すれば低周波側へ移動し、ジッタ振幅dを小さく設定すれば、高周波側へ移動する。
【0077】
次に、第2実施形態のD/A変換器の動作について説明する。
第2実施形態の上述した構成は、既存のサンプリングキャパシタを複数個に分割し、さらに、図13(a)乃至(f)に示すように、サンプリングタイミングにジッタを印加することによって実現できる。
図15は、図1のサンプリング回路2において、サンプリングキャパシタを分割し、かつ、サンプリングを行うクロック信号のエッジ(サンプリングタイミング)にジッタを印加した場合に得られる周波数特性を示す図である。図15は、図1に示したD/A変換器1において、サンプリングキャパシタを分割することによって得られるアナログFIRフィルタ特性(式(1))と、サンプリングタイミングへのジッタ印加によって周波数変調された周波数特性(式(2))の両方の効果が得られる周波数特性を示している。
【0078】
図15の横軸は周波数、縦軸はGainを示している。また、図15中に示した特性線L1は、アナログFIRフィルタ特性(式(1))を表し、特性線L2は、周波数変調による周波数特性(式(2))を表す。また、特性線L3は、既存のサンプリングキャパシタ905の分割及びジッタ印加による周波数変調を共に行うことにより得られるアナログFIRフィルタ特性(すなわち、アナログFIRフィルタ特性(L1)及び周波数変調による周波数特性(L2)を合成したもの。)を表す。
第2実施形態は、サンプリングキャパシタ905の分割によっては減衰することのできない、サンプリング周波数FSの整数倍の周波数に表れる「0dB」の透過域に対し、ジッタの振幅を適切に調節することにより、周波数特性のゼロ点を形成することができる。すなわち、第2実施形態は、サンプリングタイミングにジッタを印加して周波数変調を行うことにより、図15に示すように、さらに広い帯域で高周波成分を減衰させる周波数特性を得ることができる。
【0079】
第2実施形態は、サンプリングキャパシタを複数個に分割し、サンプリングタイミングにジッタを印加することにより、図15に示すように、高周波抑制効果が得られる周波数特性を得ることができる。さらに、第2実施形態は、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制することができる。第2実施形態の効果は、既存のサンプリング回路4の2倍のサンプリングキャパシタを備え、サンプリングキャパシタを時分割動作させることによって得られる。このような構成は、アナログFIRフィルタの周波数特性をサンプリング回路そのものに付与したものといえる。
また、上記効果を得るために、第2実施形態は、サンプリング回路が増大するものの、エリアやノイズの増加を伴わない。
【0080】
さらに、第2実施形態は、アナログFIRフィルタ特性では減衰できないサンプリング周波数FSの整数倍の周波数で表れる0dBの透過域に対し、ジッタの振幅を適切に調節することにより、サンプリングタイミングにジッタを印加して周波数変調による周波数特性のゼロ点を形成することができる。このため、第2実施形態は、図15に示したように、第1実施形態よりも広い帯域で高周波を減衰させる周波数特性を得ることができる。
なお、第2実施形態では、サンプリング信号の立ち上がり及び立ち下がりの両方にジッタを印加した場合について説明したが、第2実施形態は、これに限るものではない。例えば、第2実施形態は、サンプリング信号の立ち下がりのみのエッジにジッタを印加した場合であっても、周波数変調を行うことができ、周波数特性のゼロ点を形成することができる。また、第2実施形態は、クロック信号の立ち上がりのみのエッジにジッタを印加した場合であっても、アナログ部の突入電流起因の輻射ノイズを拡散でき、輻射ノイズを効果的に抑制できる。
【0081】
また、第1実施形態及び第2実施形態では、上述のように、サンプリング回路2においてサンプリングタイミングや、サンプリングキャパシタの容量比を異ならせること、また、サンプリングタイミングにジッタを印加することにより、周波数特性を変更することができる。そのため、第1実施形態及び第2実施形態は、D/A変換器の用途に応じて所望の周波数特性を有するD/A変換器を容易に得ることができる。
【0082】
(第3実施形態)
図16は、本発明に係るD/A変換器の第3実施形態を説明するための回路図である。図16は、図1に示した第1実施形態のD/A変換器1と、D/A変換器1に入力されるアナログ入力信号を生成するデジタル回路201、スイッチ回路202A、202Bを設けた構成を示している。図16に示した構成のうち、図1に示した構成と同様の構成については同様の符号を付し、説明を省く。
デジタル回路201には、デジタル信号Dinが入力する。デジタル回路201は、デジタル信号DinからデジタルコードDA(DAN)、デジタルコードDB(DBN)を生成し、スイッチ回路202A、202Bに出力する。スイッチ回路202A、202Bは、デジタルコードDA(DAN)、デジタルコードDB(DBN)によってオン、オフし、アナログ入力信号VREFA_1、VREFA_2、VREFB_1及びVREFB_2をD/A変換器1に入力する。スイッチ回路202A、202Bは、例えば、図2に示したスイッチ回路である。
【0083】
第3実施形態では、デジタル回路201から発行されるデジタルコードがK値(K≦Mである自然数)である場合、M/K個のサンプリングキャパシタを含むサンプリングキャパシタ群に、それぞれK個の値を入力することでサンプリングキャパシタの容量の増大を抑制することができる。すなわち、第3実施形態は、マルチビットD/A変換器において、複数のデジタルコードをそのままキャップ分割(サンプリングキャパシタの分割)に用いるものである。このような構成は、例えば、チャージポンプ等に利用することができる。
【0084】
(第4実施形態)
図17は、本発明のD/A変換器の第4実施形態を説明するための回路図である。第4実施形態のD/A変換器11は、サンプリング回路22と、積分回路を構成する積分容量素子106及び演算増幅器107と、サンプリング回路22を駆動するクロックを供給する制御回路159と、例えば図16に示したデジタル回路によって構成されている。なお、デジタル回路は、図17に示したD/A変換器11のさらに前段に設けられている。
【0085】
第4実施形態のD/A変換器11は、サンプリング回路22を備え、入力されたデジタル信号をアナログ信号に変換するD/A変換器である。サンプリング回路22は、第1容量素子部105Aと、第2容量素子部105Bと、第3容量素子部105Cと、を備えている。第1容量素子部105Aは、デジタル回路により入力されたデジタルコードによって生じる電荷を蓄積するためのサンプリングキャパシタ105A_1及び105A_2を備えている。第2容量素子部105Bは、デジタル回路からの入力信号によって生じる電荷を蓄積するためのサンプリングキャパシタ105B_1及び105B_2を備え、第3容量素子部105Cは、デジタル回路からの入力信号によって生じる電荷を蓄積するためのサンプリングキャパシタ105C_1、105C_2を備えている。
【0086】
また、サンプリング回路22は、スイッチユニット104Aと、スイッチユニット104Bと、スイッチユニット104Cと、を備えている。スイッチユニット104Aは、第1容量素子部105Aのサンプリングキャパシタ105A_1、105A_2のそれぞれに電荷を蓄積するとともに、蓄積された電荷を転送するためのスイッチ104A_1、104A_2を備えている。スイッチユニット104Bは、第2容量素子部105Bの複数のサンプリングキャパシタ105B_1、105B_2のそれぞれに電荷を蓄積するとともに、蓄積された電荷を転送するための複数のスイッチ104B_1、104B_2を備えている。スイッチユニット104Cは、サンプリングキャパシタ105C_1、105C_2のそれぞれに電荷を蓄積するとともに、蓄積された電荷を転送するためのスイッチ104C_1、104C_2を備えている。
【0087】
また、図17に示したサンプリング回路22は、第1容量素子部105A、第2容量素子部105B及び第3容量素子部105Cに蓄積された電荷が転送される積分容量素子106と、スイッチユニット104A、104B、104Cに接続された演算増幅器107とを備えている。第4実施形態では、このようなサンプリング回路22において、スイッチユニット104A、スイッチユニット104B及びスイッチユニット104Cを順番に動作させる。
【0088】
また、サンプリング回路22は、サンプリングキャパシタ105A_1、105A_2、105B_1、105B_2、105C_1及び105C_2と、スイッチ101A_1、101A_2、101B_1、101B_2、101C_1、101C_2、102A_1、102A_2、102B_1、102B_2、102C_1、102C_2、103A_1、103A_2、103B_1、103B_2、103C_1、103C_2、104A_1、104A_2、104B_1、104B_2、104C_1及び104C_2とを備えている。
【0089】
スイッチ101A_1、サンプリングキャパシタ105A_1及びスイッチ102A_1は、互いに直列に接続され、スイッチ101A_2、サンプリングキャパシタ105A_2、スイッチ102A_2は互いに直列に接続されている。また、スイッチ103A_1、サンプリングキャパシタ105A_1及びスイッチ104A_1は、互いに直列に接続され、スイッチ103A_2、サンプリングキャパシタ105A_2及びスイッチ104A_2は互いに直列に接続されている。
【0090】
スイッチ101B_1、サンプリングキャパシタ105B_1及びスイッチ102B_1は、互いに直列に接続され、スイッチ101B_2、サンプリングキャパシタ105B_2及びスイッチ102B_2は互いに直列に接続されている。また、スイッチ103B_1、サンプリングキャパシタ105B_1及びスイッチ104B_1は、互いに直列に接続され、スイッチ103B_2、サンプリングキャパシタ105B_2及びスイッチ104B_2は互いに直列に接続されている。
スイッチ101C_1、サンプリングキャパシタ105C_1及びスイッチ102C_1は、互いに直列に接続され、スイッチ101C_2、サンプリングキャパシタ105C_2及びスイッチ102C_2は互いに直列に接続されている。また、スイッチ103C_1、サンプリングキャパシタ105C_1及びスイッチ104C_1は、互いに直列に接続され、スイッチ103C_2、サンプリングキャパシタ105C_2及びスイッチ104C_2は互いに直列に接続されている。
【0091】
スイッチ103A_1及びスイッチ103A_2は、スイッチユニット103Aを構成し、スイッチ103B_1及びスイッチ103B_2は、スイッチユニット103Bを構成し、スイッチ103C_1及びスイッチ103C_2は、スイッチユニット103Cを構成している。また、スイッチ104A_1及びスイッチ104A_2は、スイッチユニット104Aを構成し、スイッチ104B_1及びスイッチ104B_2はスイッチユニット104Bを構成し、スイッチ104C_1及びスイッチ104C_2は、スイッチユニット104Cを構成している。
【0092】
スイッチ101A_1は、アナログ入力信号VREFA_1が入力される入力端子に接続されている。スイッチ101A_2は、アナログ入力信号VREFA_2が入力される入力端子に接続されている。スイッチ101B_1は、アナログ入力信号VREFB_1が入力される入力端子に接続されている。スイッチ101B_2は、アナログ入力信号VREFB_2が入力される入力端子に接続されている。スイッチ101C_1は、アナログ入力信号VREFC_1が入力される入力端子に接続されている。スイッチ101C_2は、アナログ入力信号VREFC_2が入力される入力端子に接続されている。スイッチ102A_1、102A_2、102B_1、102B_2、102C_1、102C_2は、それぞれアナログ基準電圧Vcomが供給される端子113に接続されている。
【0093】
スイッチ103A_1は、演算増幅器107の出力端子と、スイッチ101A_1とサンプリングキャパシタ105A_1との間に接続され、スイッチ103A_2は、演算増幅器107の出力端子と、スイッチ101A_2とサンプリングキャパシタ105A
_2との間に接続される。スイッチ103B_1は、演算増幅器107の出力端子と、スイッチ101B_1とサンプリングキャパシタ105B_1との間に接続される。スイッチ103B_2は、演算増幅器107の出力端子と、スイッチ101B_2とサンプリングキャパシタ105B_2との間とに接続される。スイッチ103C_1は、演算増幅器107の出力端子と、スイッチ101C_1とサンプリングキャパシタ105C_1との間に接続される。スイッチ103C_2は、演算増幅器107の出力端子と、スイッチ101C_2とサンプリングキャパシタ105C_2との間に接続されている。
【0094】
スイッチ104A_1、104A_2、104B_1、104B_2、104C_1及び104C_2は、それぞれサンプリング回路2の出力端子として、積分容量素子106の一端と、演算増幅器107の反転入力端子とに接続されている。
積分容量素子106は、演算増幅器107の反転入力端子と出力端子との間に接続されている。演算増幅器107の非反転入力端子は、アナログ基準電圧Vcomが供給される端子114に接続されている。
各スイッチは、制御回路159から供給されるクロック信号によって駆動され、オン・オフ動作を行う。
【0095】
また、図17において、符号に「A」を付与した素子からなる回路と、符号に「B」を付与した素子からなる回路と、符号に「C」を付与した素子からなる回路とは、同一の構成を有している。
図17において、サンプリングキャパシタ105A_1とサンプリングキャパシタ105A_2とは、容量が同一であることが望ましい。同様に、サンプリングキャパシタ105B_1とサンプリングキャパシタ105B_2とは、容量が同一であることが望ましい。同様に、サンプリングキャパシタ105C_1とサンプリングキャパシタ105C_2とは、容量が同一であることが望ましい。
【0096】
以上の構成を有するサンプリング回路には、入力端子からアナログ入力信号VREFA_1、VREFA_2、VREFB_1、VREFB_2、VREFC_1及びVREFC_2が入力される。
アナログ入力信号VREFA_1は、スイッチ102A_1によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105A_1に電荷が蓄積される。また、アナログ入力信号VREFA_2は、スイッチ102A_2によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105A_2に電荷が蓄積される。
【0097】
同様に、アナログ入力信号VREFB_1は、スイッチ102B_1によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105B_1に電荷が蓄積される。また、アナログ入力信号VREFB_2は、スイッチ102B_2によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105B_2に電荷が蓄積される。
同様に、アナログ入力信号VREFC_1は、スイッチ102C_1によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105C_1に電荷が蓄積される。また、アナログ入力信号VREFC_2は、スイッチ102C_2によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105C_2に電荷が蓄積される。
【0098】
図17に示したアナログ入力信号VREFA_1、VREFA_2が入力される入力端子にも、図2に示した回路と同様のスイッチ回路が接続される。スイッチ回路のスイッチ1401、1402のオン、オフは、例えば図16に示したデジタル回路201から発行されるデジタルコードDA、DANによって切り替えられる。
また、図17に示したアナログ入力信号VREFB_1、VREFB_2が入力される入力端子にも、図2に示した回路と同様のスイッチ回路が接続される。図2に示したスイッチ1401、1402のオン、オフは、デジタル回路から発行されるデジタルコードDB、DBNによって切り替えられる。
さらに、図17に示したアナログ入力信号VREFC_1、VREFC_2が入力される入力端子にも、図2に示した回路と同様のスイッチ回路が接続される。図2に示したスイッチ1401、1402のオン、オフは、デジタル回路から発行されるデジタルコードDC、DCNによって切り替えられる。
【0099】
次に、図17に示したD/A変換器11の動作について説明する。
第4実施形態では、図2に示したスイッチ回路に印加されるデジタルコードDA、DB、DCがHであると仮定して説明する。すなわち、第4実施形態では、図17において、アナログ入力信号VREFA_1、VREFA_2、VREFB_1、VREFB_2、VREFC_1及びVREFC_2が入力される入力端子の全てにVREFHが供給される場合について説明する。
しかし、本発明の第4実施形態は、デジタルコードDA、DB、DCがHであり、アナログ入力信号VREFA_1、VREFA_2、VREFB_1、VREFB_2、VREFC_1及びVREFC_2が入力される入力端子の全てにアナログ基準電圧VREFHが供給される場合に限定されるものではない。
【0100】
スイッチ101A_1、101A_2、101B_1、101B_2、101C_1、101C_2、102A_1、102A_2、102B_1、102B_2、102C_1、102C_2、103A_1、103A_2、103B_1、103B_2、103C_1、103C_2、104A_1、104A_2、104B_1、104B_2、104C_1及び104C_2は、切り替えにしたがってサンプリングキャパシタ105A_1、105A_2、105B_1、105B_2、105C_1及び105C_2に電荷を蓄積する。
【0101】
また、サンプリングキャパシタ105A_1、105A_2、105B_1、105B_2、105C_1及び105C_2に蓄積された電荷は、スイッチ101A_1、101A_2、101B_1、101B_2、101C_1、101C_2、102A_1、102A_2、102B_1、102B_2、102C_1、102C_2、103A_1、103A_2、103B_1、103B_2、103C_1、103C_2、104A_1、104A_2、104B_1、104B_2、104C_1及び104C_2の切り替えにしたがって積分容量素子106へ転送される。
演算増幅器107は、基準電圧信号Vcomを非反転入力端子に入力し、出力端子からアナログの出力信号Voutを出力する。
【0102】
以上説明した図17に示したサンプリング回路は、複数のサンプリングキャパシタ(図17に示した例では、サンプリングキャパシタ105A_1、105A_2、105B_1、105B_2、105C_1及び105C_2の6つ)を備えている。
サンプリングキャパシタ105A_1に蓄積される電荷の量は、スイッチ101A_1及び102A_1の切り替え動作によって決定される。サンプリングキャパシタ105A_2に蓄積される電荷の量は、スイッチ101A_2及び102A_2の切り替え動作によって決定される。
【0103】
また、サンプリングキャパシタ105B_1に蓄積される電荷の量は、スイッチ101B_1及び102B_1の切り替え動作によって決定される。サンプリングキャパシタ105B_2に蓄積される電荷の量は、スイッチ101B_2及び102B_2の切り替え動作によって決定される。
また、サンプリングキャパシタ105C_1に蓄積される電荷の量は、スイッチ101C_1及び102C_1の切り替え動作によって決定される。サンプリングキャパシタ105C_2に蓄積される電荷の量は、スイッチ101C_2及び102C_2の切り替え動作によって決定される。
なお、第4実施形態のサンプリング回路のサンプリングキャパシタ105A_1、105A_2、105B_1、105B_2、105C_1及び105C_2の個数は、当然のことながら、6個に限定されるものでなく、自然数M×3であればよい。
【0104】
図17に示したサンプリング回路22では、サンプリングキャパシタの個数M×3が増えるにしたがって、スイッチの数が増加する。また、サンプリングキャパシタの個数M×3が増えるにしたがって、スイッチを駆動するクロック信号の数が増加する。なお、サンプリングキャパシタの個数が増加しても、サンプリング回路以外の構成は、図17に示した構成から変更されることはない。
【0105】
また、図17に示したサンプリング回路22にサンプリングキャパシタをさらに追加する場合、追加後のサンプリングキャパシタの合計の容量と、サンプリングキャパシタ105A_1、105A_2、105B_1、105B_2、105C_1及び105C_2の容量の合計とが等しくなるようにしてもよい。サンプリング回路22に含まれるサンプリングキャパシタの容量の合計をサンプリングキャパシタ追加の前後で等しくなるように構成し、追加したサンプリングキャパシタを含むサンプリング回路に含まれるサンプリングキャパシタの容量の大きさと、動作タイミングとを適当に配分することによって、第4実施形態は、出力信号Voutに含まれる特定の周波数のゲインを下げるアナログFIRフィルタを形成することができる。
【0106】
また、第4実施形態では、図17に示すように、スイッチ101A_1及びスイッチ102A_1がクロック信号ΦS1Aで駆動され、スイッチ101A_2及びスイッチ102A_2がクロック信号ΦS2Aで駆動される。また、スイッチ101B_1及びスイッチ102B_1はクロック信号ΦS1Bで駆動され、スイッチ101B_2及びスイッチ102B_2はクロック信号ΦS2Bで駆動される。また、スイッチ101C_1及びスイッチ102C_1はクロック信号ΦS1Cで駆動され、スイッチ101C_2及びスイッチ102C_2は、クロック信号ΦS2Cで駆動される。
また、スイッチ103A_1、103A_2、104A_1及び104A_2はクロック信号ΦIAで駆動され、スイッチ103B_1、103B_2、104B_1及び104B_2はクロック信号ΦIBで駆動される。また、スイッチ103C_1、103C_2、104C_1及び104C_2はクロック信号ΦICで駆動される。
【0107】
図18(a)乃至(q)は、図17に示したD/A変換器11に供給されるクロック信号を示したタイミングチャートである。クロック信号ΦS1A、ΦS2A、ΦIA、ΦS1B、ΦS2B、ΦIB、ΦS1C、ΦS2C及びΦICは、図18(a)乃至(i)のタイミングチャートに示すタイミングでオン・オフする。なお、図18(a)はクロック信号ΦS1A、図18(b)はクロック信号ΦS2A、図18(c)はクロック信号ΦIA、図18(d)はクロック信号ΦS1B、図18(e)はクロック信号ΦS2B、図18(f)はクロック信号ΦIB、図18(g)はクロック信号ΦS1C、図18(h)はクロック信号ΦS2C、図18(i)はクロック信号ΦICを表す。
【0108】
さらに、図18(j)はデジタル信号Din、図18(k)はデジタルコードDA(DAN)、図18(l)はデジタルコードDB(DBN)、図18(m)はデジタルコードDC(DCN)、図18(n)はアナログデータVA、図18(o)はアナログデータVB、図18(p)はアナログデータVC、図18(q)は出力信号Voutを表す。
図18(a)乃至(i)に示すように、クロック信号ΦS1A、クロック信号ΦS2A、クロック信号ΦS1B、クロック信号ΦS2B、クロック信号ΦS1C及びクロック信号ΦS2Cは、同一時間Hレベルとなり、かつ、クロック信号ΦS1A、ΦS1B、ΦS1Cは、1つずつ順にHレベルとなる信号である。また、クロック信号ΦS2A、ΦS2B及びΦS2Cは、1つずつ順にHレベルとなる信号である。
【0109】
また、クロック信号ΦIAは、クロック信号ΦS2Aの立ち下がりエッジからクロック信号ΦS1Aの次の立ち上がりエッジまでの期間(第1スイッチング素子部の非蓄積期間)に、Hレベルとなる信号である。クロック信号ΦIAは、サンプリングキャパシタ105A_1及び105A_2に蓄積された電荷を、積分容量素子106に転送するタイミングであるインテグレートタイミングが、クロック信号ΦS2Aの立ち下がりエッジからクロック信号ΦS1Aの次の立ち上がりエッジまでの期間に生じるように設定される。
【0110】
同様に、クロック信号ΦIBは、クロック信号ΦS2Bの立ち下がりエッジからクロック信号ΦS1Bの次の立ち上がりエッジまでの期間(第2スイッチング素子部の非蓄積期間)に、Hレベルとなる信号である。クロック信号ΦIBは、サンプリングキャパシタ105B_1及び105B_2に蓄積された電荷を、積分容量素子106に転送するタイミングであるインテグレートタイミングが、クロック信号ΦS2Bの立ち下がりエッジからクロック信号ΦS1Bの次の立ち上がりエッジまでの期間に生じるように設定される。
【0111】
同様に、クロック信号ΦICは、クロック信号ΦS2Cの立ち下がりエッジからクロック信号ΦS1Cの次の立ち上がりエッジまでの期間(第2スイッチング素子部の非蓄積期間)に、Hレベルとなる信号である。クロック信号ΦICは、サンプリングキャパシタ105C_1及び105C_2に蓄積された電荷を、積分容量素子106に転送するタイミングであるインテグレートタイミングが、クロック信号ΦS2Cの立ち下がりエッジからクロック信号ΦS1Cの次の立ち上がりエッジまでの期間に生じるように設定される。
【0112】
図18(a)乃至(i)に示すように、クロック信号ΦIA、ΦIB、ΦICは、1つずつ順にHレベルとなる。クロック信号ΦIA、ΦIB、ΦICは、サンプリングキャパシタに蓄積された電荷を積分容量素子106に転送するタイミングを決定することから、D/A変換器の出力信号生成タイミングを決定する。
つまり、スイッチユニット104Aは、スイッチユニット104Bがサンプリングキャパシタ105B_1、105B_2に蓄積した電荷を転送する期間と、スイッチユニット104Cがサンプリングキャパシタ105C_1、105C_2に蓄積した電荷を転送する期間において、第1容量素子部105Aの複数のサンプリングキャパシタ105A_1、105A_2に電荷を蓄積する。電荷の蓄積は、第1容量素子部105Aのサンプリングキャパシタ105A_1、105A_2に電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって行われる。
【0113】
また、スイッチユニット104Bは、スイッチユニット104Aがサンプリングキャパシタ105A_1、105A_2に蓄積した電荷を転送する期間と、スイッチユニット104Cがサンプリングキャパシタ105C_1、105C_2に蓄積した電荷を転送する期間との間において、第2容量素子部105Bの複数のサンプリングキャパシタ105B_1、105B_2に電荷を蓄積する。電荷の蓄積は、第2容量素子部105Bの複数のサンプリングキャパシタ105B_1、105B_2に電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって行われる。
【0114】
また、スイッチユニット104Cは、スイッチユニット104Aがサンプリングキャパシタ105A_1、105A_2に蓄積した電荷を転送する期間と、スイッチユニット104Bがサンプリングキャパシタ105B_1、105B_2に蓄積した電荷を転送する期間との間において、第3容量素子部105Cのサンプリングキャパシタ105C_1、105C_2に電荷を蓄積する。電荷の蓄積は、第3容量素子部105Cの複数のサンプリングキャパシタ105C_1、105C_2に電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって行われる。
【0115】
また、第4実施形態は、第1容量素子部105Aに蓄積された電荷を転送する期間、第2容量素子部105Bに蓄積された電荷を転送する期間及び第3容量素子部105Cに蓄積された電荷を転送する期間の3つの期間を順番に切り替えることにより、常にいずれか1つの容量素子部に蓄積された電荷を転送する。
また、デジタル信号Dinは、デジタルコードを含んでいる。例えば、図16に示したデジタル回路201は、デジタル信号Dinの0、3、6、・・・番目のデジタルコードDA(DAN)を出力し、デジタル信号Dinの1、4、7、・・・番目のデジタルコードDB(DBN)を出力する。また、デジタル回路201は、デジタル信号Dinの2、5、8、・・・番目のデジタルコードDC(DCN)を出力する。以下、第4実施形態では、DA(DAN)=D[i]、iは0、3、6、・・・と表し、DB(DBN)=D[j]、jは1、4、7、・・・と表し、DC(DCN)=D[k]、kは2、5、8、・・・と表す。
【0116】
クロック信号ΦS1AがHレベルとなると、デジタルコードD[0]は、スイッチ101A_1、102A_1によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105A_1に電荷が蓄積される。クロック信号ΦS2AがHレベルとなると、デジタルコードD[0]は、スイッチ101A_2、102A_2によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105A_2に電荷が蓄積される。
クロック信号ΦIAがHレベルとなると、サンプリングキャパシタ105A_1、105A_2に蓄積された電荷は、スイッチ103A_1、103A_2、104A_1及び104A_2によって積分容量素子106へ転送される。便宜上、転送される電荷をアナログデータVAとすると、アナログデータVAは、A[0]と表せられる。
【0117】
同様に、クロック信号ΦS1BがHレベルとなると、デジタルコードD[1]は、スイッチ101B_1、102B_1によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105B_1に電荷が蓄積される。クロック信号ΦS2BがHレベルとなると、デジタルコードD[1]は、スイッチ101B_2、102B_2によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105B_2に電荷が蓄積される。
クロック信号ΦIBがHレベルとなると、サンプリングキャパシタ105B_1、105B_2に蓄積された電荷は、スイッチ103B_1、103B_2、104B_1、104B_2によって積分容量素子106へ転送される。便宜上、転送される電荷をアナログデータVBとすると、アナログデータVBは、A[1]と表せられる。
【0118】
同様に、クロック信号ΦS1CがHレベルとなると、デジタルコードD[2]は、スイッチ101C_1、102C_1によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105C_1に電荷が蓄積される。クロック信号ΦS2CがHレベルとなると、デジタルコードD[2]は、スイッチ101C_2、102C_2によってサンプリングされる。サンプリングにより、サンプリングキャパシタ105C_2に電荷が蓄積される。
クロック信号ΦICがHレベルとなると、サンプリングキャパシタ105C_1、105C_2に蓄積された電荷は、スイッチ103C_1、103C_2、104C_1及び104C_2によって積分容量素子106へ転送される。便宜上、転送される電荷をアナログデータVCとすると、アナログデータVCは、A[2]と表せられる。
【0119】
第4実施形態では、スイッチユニット104Aとスイッチユニット104Bとスイッチユニット104Cとを順次繰り返して動作させている。このため、積分容量素子106へはアナログデータVA、VB、VCの電荷が交互に転送され、演算増幅器107の出力端子からアナログの出力信号Voutとして出力される。
上記した構成では、スイッチユニット104Aとスイッチユニット104Bとスイッチユニット104Cとを順番に動作させるようにした。しかし第4実施形態は、これに限るものではない。すなわち、第4実施形態は、スイッチユニット104Aとスイッチユニット104Bとスイッチユニット104Cとを、特定の規則性をもった並びで周期的に動作させるように、言い換えると、シーケンシャルに、順に、動作させるようにしてもよい。
【0120】
図17に示した第4実施形態のD/A変換器11は、サンプリングキャパシタを複数個に分割し、複数のサンプリングタイミングを有する回路を3組(従来の3倍)備えている。D/A変換器11は、3組の回路をタイムインターリーブ動作させることで、アナログFIRフィルタ特性を得ることができる。すなわち、図17中の符号に「A」を付与した素子からなる回路、符号に「B」を付与した素子からなる回路及び符号に「C」を付与した素子からなる回路は、同一の構成を有し、それぞれ順番にサンプリング動作を行うことにより、アナログFIR特性を得ることができる。なお、図17は、M=2の場合について図示している。
また、第4実施形態は、図26に示したサンプリングキャパシタ905を容量が等しいM個のサンプリングキャパシタ分割することに限定されるものではない。第4実施形態は、M個のサンプリングキャパシタの容量を任意に調節することで、得られるアナログFIR特性の周波数特性を任意に調節することもできる。
【0121】
<アナログFIR特性の具体例1>
図18(a)乃至(i)は、図17に示したD/A変換器11に供給されるクロック信号のタイミングチャートを示す図である。図18中に示したTは、クロック信号の周期(T=1/FS)である。図18(a)乃至(i)に示したタイミングチャートでは、クロック信号ΦS1A、クロック信号ΦS2A、クロック信号ΦS1B及びクロック信号ΦS2Bのいずれかが等しい時間間隔で「H」レベルになり、かつ「H」レベルとなっている時間間隔が同一のクロック信号である。つまり、サンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2のサンプリングタイミングは、クロック信号ΦS1A、ΦS2A、ΦS1B及びΦS2Bの立下りエッジによって決まるから、第4実施形態では、サンプリングキャパシタ105A_1、105A_2、105B_1及び105B_2のサンプリングタイミングが等間隔となるように設定されている。
【0122】
図18(a)乃至(i)に示したタイミングチャートの例では、クロック信号ΦS1Aとクロック信号ΦS2Aとでサンプリングした電荷をクロック信号ΦIAのタイミングで転送し、出力信号を生成する。このとき、出力信号は、サンプリング周期T/2(2FS)でサンプリングされた2つの信号の平均値となる。このことから、第4実施形態では、サンプリングした信号に対してアナログFIRフィルタがかかる。
【0123】
図19は、図18(a)乃至(i)のタイミングチャートで表されるクロック信号を、図17に示したD/A変換器11のサンプリングキャパシタ105A_1、105A_2、105B_1、105B_2、105C_1、105C_2に供給した場合に得られるアナログFIR特性を示している。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ105A_1:105A_2=1:1、サンプリングキャパシタ105B_1:105B_2=1:1、サンプリングキャパシタ105C_1:105C_2=1:1である。
【0124】
図19において、横軸は周波数、縦軸はGainを表す。図19に示すように、ゲイン(Gain)は、サンプリング周波数FSで急峻に略零になっていることがわかる。すなわち、図19に示したFIRフィルタ特性は、フィルタ動作周波数2FSの2タップFIRフィルタ特性に相当する。このことから、第4実施形態のD/A変換器11は、サンプリング周波数FSで減衰効果の大きい、アナログFIR特性を得ることができることが分かる。
【0125】
また、第4実施形態では、クロック信号ΦIBのタイミングで生成される出力信号を、クロック信号ΦS1Bとクロック信号ΦS2Bでサンプリングすることで、出力信号がサンプリング周期T/2(2FS)でサンプリングされた2つの信号の平均値となる。このことから、第4実施形態では、サンプリングした信号に対してアナログFIRフィルタがかかる。
同様に、クロック信号ΦICのタイミングで生成される出力信号を、クロック信号ΦS1Cとクロック信号ΦS2Cでサンプリングすることで、出力信号がサンプリング周期T/2(2FS)でサンプリングされた2つの信号の平均値となる。このことから、第4実施形態では、サンプリングした信号に対してアナログFIRフィルタがかかる。
【0126】
<アナログFIR特性の具体例2>
第4実施形態の各クロック信号は、図18(a)乃至(i)に示すタイミングチャートに示すものに限るものではない。例えば、第4実施形態のクロック信号は、クロック信号ΦS1A又はクロック信号ΦS2Aと、クロック信号ΦIAとが同時にHレベルとならない、ノンオーバーラップクロック信号であり、かつ、クロック信号ΦS1B又はクロック信号ΦS2Bとクロック信号ΦIBとが同時にHレベルとならないノンオーバーラップクロック信号であり、かつ、クロック信号ΦS1C又はクロック信号ΦS2Cとクロック信号ΦICとが同時にHレベルとならないノンオーバーラップクロック信号であってもよい。
【0127】
さらに、第4実施形態は、クロック信号ΦS1Aとクロック信号ΦS2Aとクロック信号ΦIAとの関係と、クロック信号ΦS1Bとクロック信号ΦS2Bとクロック信号ΦIBとの関係と、クロック信号ΦS1Cとクロック信号ΦS2Cとクロック信号ΦICとの関係とが同一である、という条件を満たす範囲で、サンプリングタイミングの間隔を任意に設定することによりアナログFIRフィルタ特性を任意に調整することもできる。
【0128】
図20(a)乃至(i)は、図17に示したD/A変換器11に供給される他のクロック信号のタイミングチャートを示す図である。図20(a)乃至(i)に示したタイミングチャートは、図18(a)乃至(i)に示したクロック信号ΦS1A、クロック信号ΦS1B、クロック信号ΦS1Cのサンプリング期間を半分とし、クロック信号ΦS1A、クロック信号ΦS1B、クロック信号ΦS1Cのサンプリングタイミングを1/4周期早めたものである。
【0129】
図21は、図20(a)乃至(i)に示したタイミングチャートで表されるクロック信号を、図17に示したD/A変換器11のサンプリングキャパシタ105A_1、105A_2、105B_1、105B_2、105C_1及び105C_2に供給した場合に得られるアナログFIR特性を示している。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ105A_1:105A_2=1:1、サンプリングキャパシタ105B_1:105B_2=1:1、サンプリングキャパシタ105C_1:105C_2=1:1である。
図21において、横軸は周波数、縦軸はGainを表す。図21に示すように、ゲイン(Gain)は、サンプリング周波数FSよりも低い周波数と、サンプリング周波数FSの2倍の周波数「2FS」とにおいて急峻に略零となる。このことから、第4実施形態は、減衰効果の大きい、アナログFIR特性を得ることができることが分かる。
【0130】
<アナログFIR特性の具体例3>
図22(a)乃至(i)は、図17に示したD/A変換器11に供給される他のクロック信号のタイミングチャートを示す図である。図22(a)乃至(i)に示したタイミングチャートは、図18(a)乃至(i)に示したクロック信号ΦS1A、クロック信号ΦS2A、クロック信号ΦS1B、クロック信号ΦS2B、クロック信号ΦS1C及びクロック信号ΦS2Cのサンプリング期間を1.5倍とし、かつクロック信号ΦS1A、クロック信号ΦS2A、クロック信号ΦS1B、クロック信号ΦS2B、クロック信号ΦS1C及びクロック信号ΦS2Cのサンプリングタイミングをそれぞれ1/4周期ずつ遅らせたものである。
【0131】
図23は、図22(a)乃至(i)のタイミングチャートで表されるクロック信号を、図17に示したD/A変換器11のサンプリングキャパシタ105A_1、105A_2、105B_1、105B_2、105C_1及び105C_2に供給した場合に得られるアナログFIR特性を示している。なお、このとき、各サンプリングキャパシタの容量比は、サンプリングキャパシタ105A_1:105A_2=1:1、サンプリングキャパシタ105B_1:105B_2=1:1、サンプリングキャパシタ105C_1:105C_2=1:1である。
図23において、横軸は周波数、縦軸はGainを表す。図23に示すように、ゲイン(Gain)は、サンプリング周波数FSでは比較的大きく、サンプリング周波数FSの2倍の周波数「2FS」では略零となる。このことから、第4実施形態のD/A変換器11は、減衰効果の大きいアナログFIR特性を得ることができることが分かる。
【0132】
<アナログFIR特性の具体例4>
また、上述したように、サンプリングキャパシタを複数個に分割する場合、図26に示したサンプリングキャパシタ905を容量が等しいM個のサンプリングキャパシタ分割することに限定されるものではない。第4実施形態では、M個のサンプリングキャパシタの容量さを任意に調節することで、得られるアナログFIR特性の周波数特性を任意に調節することもできる。
【0133】
図24は、図19に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合に得られる周波数特性を示す図である。図24に示した周波数特性は、図17に示したD/A変換器11のサンプリングキャパシタの容量比を、サンプリングキャパシタ105A_1:105A_2=3:1、サンプリングキャパシタ105B_1:105B_2=3:1、サンプリングキャパシタ105C_1:105C_2=3:1とし、サンプリングキャパシタ105A_1、105A_2、105B_1、105B_2、105C_1、105C_2に、図18に示したタイミングチャートで表されるクロック信号を供給した場合に得られるアナログFIR特性である。
図24において、横軸は周波数、縦軸はGainを表す。図24に示すように、ゲイン(Gain)は、周波数の増加に応じて正弦波状に変化し、サンプリング周波数FS近傍で最小となり、サンプリング周波数FSの2倍の周波数「2FS」近傍で最大となる。
【0134】
<アナログFIR特性の具体例5>
図25は、図21に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合に得られる周波数特性を示す図である。図25に示した周波数特性は、図17に示したD/A変換器11の各サンプリングキャパシタの容量比を、サンプリングキャパシタ105A_1:105A_2=3:1、サンプリングキャパシタ105B_1:105B_2=3:1、サンプリングキャパシタ105C_1:105C_2=3:1とし、各サンプリングキャパシタ105A_1、105A_2、105B_1、105B_2、105C_1、及び105C_2に、図20に示したタイミングチャートで表されるクロック信号を供給した場合に得られる。
【0135】
図25において、横軸は周波数、縦軸はGainを表す。図25に示すように、ゲイン(Gain)は、周波数の増加に応じて正弦波状に変化し、サンプリング周波数FSよりやや低い周波数近傍及びサンプリング周波数FSの2倍の周波数「2FS」近傍で最小となり、周波数が零及びサンプリング周波数FSよりやや高い周波数近傍で最大となる。
このように、第4実施形態のD/A変換器11によって得られるアナログFIRフィルタにおいて、形成されるゼロ点の周波数は、サンプリングキャパシタがアナログ入力信号VREFをサンプリングするサンプリングタイミングの間隔に依存する。
【0136】
すなわち、サンプリングキャパシタにアナログ基準電圧VREFH、VREFLがサンプリングされるサンプリングタイミングの各間隔が狭い(時間軸で短い)場合、図23に示すように高周波側にゼロ点が形成される。ここで、サンプリングタイミングの各間隔が狭いとは、図22(a)乃至(i)のタイミングチャートに示すように、クロック信号ΦS1Aとクロック信号ΦS2Aの立ち下がりエッジの間隔、クロック信号ΦS1Bとクロック信号ΦS2Bとの立ち下がりエッジの間隔、あるいはクロック信号ΦS1Cとクロック信号ΦS2Cの立ち下がりエッジとの間隔が、図18(a)乃至(i)に示すタイミングチャートのクロック信号ΦS1Aとクロック信号ΦS2Aとの立ち下がりエッジの間隔、クロック信号ΦS1Bとクロック信号ΦS2Bとの立ち下がりエッジの間隔、あるいはクロック信号ΦS1Cとクロック信号ΦS2Cとの立ち下がりエッジの間隔よりも短いことを指す。
【0137】
反対に、サンプリングキャパシタがアナログ基準電圧VREFH、VREFLをサンプリングするサンプリングタイミングの間隔が広い(時間軸で長い)場合、図21に示すように低周波側にゼロ点が形成される。ここで、サンプリングタイミングの各間隔が広いとは、図20(a)乃至(i)のタイミングチャートに示すように、クロック信号ΦS1Aとクロック信号ΦS2Aとの立ち下がりエッジの間隔、クロック信号ΦS1Bとクロック信号ΦS2Bとの立ち下がりエッジの間隔及びクロック信号ΦS1Cとクロック信号ΦS2Cとの立ち下がりエッジの間隔が、図18(a)乃至(i)に示すタイミングチャートのクロック信号ΦS1Aとクロック信号ΦS2Aとの立ち下がりエッジの間隔及びクロック信号ΦS1Bとクロック信号ΦS2Bとの立ち下がりエッジの間隔よりも長いことを指す。
【0138】
なお、サンプリング期間と、インテグレートタイミング及びその期間は、サンプリング回路22のアナログFIR特性に影響を与えない。アナログFIR特性に影響を与えるのはサンプリング間隔である。
また、第4実施形態は、図17に示したように、図26に示した従来のサンプリングキャパシタ905を複数個に分割し、複数のサンプリングタイミングを有する回路を3組(従来の3倍)備えている。そして、第4実施形態は、分割されたサンプリングキャパシタをタイムインターリーブ動作させることで、サンプルフェイズのみでサンプリングキャパシタを分割する「半相間」でサンプリングするのではなく、「全相間」でサンプリングすることが可能となる。そのため、第4実施形態は、サンプリングキャパシタにアナログ基準電圧VREFH、VREFLがサンプリングされるサンプリングタイミングの間隔を広く(時間軸で長く)設定できる。このため、第4実施形態は、周波数の低域にゼロ点を形成し、周波数の低域にカットオフ点を形成することができる。
【0139】
第4実施形態は、例えば、サンプリングキャパシタを16個備える場合には、図4に示すようなアナログFIR特性を得ることができる。第4実施形態は、さらに、サンプリングキャパシタのサンプリングタイミングやサンプリングキャパシタの容量比を調整することによって、例えば、図19、図21、図23、図24、図25に示すように、アナログFIR特性を任意に調整することができる。
したがって、第4実施形態は、サンプリング回路のアナログFIR特性を調整することによって、サンプリング回路22のサンプリング周波数の1/2以上といった高周波成分を抑制することができる。すなわち、第4実施形態は、高周波抑制効果が得られる周波数特性を備えたサンプリング回路22を実現することができる。
【0140】
また、図17に示したD/A変換器11は、符号に「A」を付与した素子からなる回路と、符号に「B」を付与した素子からなる回路と、符号に「C」を付与した素子からなる回路と、を備え、3組の回路に含まれるサンプリングキャパシタを、順番にサンプリング動作させている。このことによって、D/A変換器11は、図18(a)乃至(i)に示すように、1組の回路(例えば、符号に「B」を付与した素子からなる回路)において、積分容量素子106への電荷転送を行っている間に、他の2組の回路(例えば、符号に「A」、「C」を付与した素子からなる回路)が並行してサンプリングキャパシタでサンプリング動作を行うようにしている。
【0141】
したがって、第4実施形態では、例えば、符号に「A」を付与した素子からなる回路は、図18に示すように、クロック信号ΦIBとクロック信号ΦICとにより電荷転送される期間に、サンプリング動作を行えばよい。このため、D/A変換器11は、従来のD/A変換器のサンプリング期間と比べて2倍のサンプリング期間を得ることができ、サンプリングタイミング設定の自由度、すなわち、アナログFIRフィルタ特性の設定の自由度を大きくすることができる。
【0142】
さらに、第4実施形態は、サンプリングキャパシタを複数個に分割し、複数のサンプリングタイミングを有する回路を3組(従来の3倍)備えている。このため、図17に示したD/A変換器11は、3組のうち常に1組が電荷を転送することができ、従来のD/A変換器と比べて、出力信号の生成タイミングを2倍にすることができる。すなわち、従来では、クロック信号の周波数を2倍にしなければ出力生成タイミングを2倍にできなかったのに対し、第4実施形態は、クロック周波数を2倍にすることなく、出力信号生成タイミングを2倍にすることができる。
【0143】
そして、第4実施形態は、クロック周波数を変更しないため、消費電力の増加を伴わない。出力信号の生成タイミングが2倍になることは、出力信号の信号帯域が2倍になることを意味する。これにより、第4実施形態では、サンプリング回路22が生じる熱雑音の影響が1/2となるため、従来と同等のSN性能を要求した場合、熱雑音の主因であるサンプリングキャパシタの容量を従来の1/2倍とすることができる。
また、第4実施形態は、サンプリングキャパシタを3組持つため、従来と比較すると3倍の回路規模(エリア)増加となるところを、1組当たりのサンプリングキャパシタの容量を1/2にできる。このため、エリアの増加は1.5倍(0.5×3)となり、エリアの増大を抑えることができる。
【0144】
また、第4実施形態は、複数のサンプリングタイミングを有することでアナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
また、第4実施形態は、アナログFIRフィルタの周波数特性をD/A変換器そのものに付与できるため、別途アナログFIRフィルタの周波数特性を得るためのアナログ回路等のアナログ部を設ける必要がない。
また、第4実施形態は、上述した効果を得るために、サンプリング回路の増大しか伴わず、ノイズ等の増加を伴うことがない。
また、上述したように、第4実施形態は、サンプリング回路22において、各サンプリングキャパシタの動作タイミングやサンプリングキャパシタの容量を調整することによって、アナログ基準電圧REFH、VREFLに重畳するノイズの影響を抑制することができる。このため、第4実施形態は、上述した効果を有するD/A変換器11を、高度なプロセス技術等を用いることなく実現することができる。
【0145】
さらに、第4実施形態は、サンプリング回路22の仕様を調整することにより、D/A変換器11を、消費電流やノイズ等の増加を伴うことなく実現することができるため、サンプリング回路22を用いることがD/A変換器11を搭載する電子機器の小型化を妨げることを抑制することができる。
なお、第4実施形態では、デジタルコードが1値(1ビット)の場合を説明した。しかし、第4実施形態は、デジタルコードが1値であることに限定されるものではなく、デジタル回路から発行されるデジタルコードがK値(Kビット、K≦Mである自然数)である場合、M/K個のサンプリングキャパシタを有するキャパシタ群に、それぞれK個の値を入力することで容量の増大を抑制することができる。このような構成は、マルチビットD/A変換器において複数のデジタルコードをそのままキャップ分割に用いるとことに相当する。
【0146】
このように、本発明の第4実施形態によれば、入力信号の高周波成分を抑制することができるD/A変換器11を提供することができる。そして、このようなD/A変換器11を、D/A変換器に複数のサンプリングキャパシタを設け、異なる2つ以上の動作タイミングに基づいて動作させることによって実現できる。このため、第4実施形態のD/A変換器11は、既存のD/A変換器に対して消費電力の増大を伴わず、ノイズの増大を伴わない。さらに、第4実施形態のD/A変換器11は、アナログ部の突入電流起因の輻射ノイズを拡散できるため、輻射ノイズを効果的に抑制できる。
【0147】
なお、本発明の技術的範囲は、以上図示され、記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含んでいる。
さらに、本発明の技術的範囲は、特許請求の範囲により画される発明の特徴の組み合わせに限定されるものではなく、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって規定され得る。
【産業上の利用可能性】
【0148】
本発明は、電子機器の小型化を妨げることがなく、入力信号の高周波成分を抑制することができるようなサンプリング回路を備えたD/A変換器に関し、D/A変換の機能を持った電子機器全般に利用することができる。
【符号の説明】
【0149】
1、3、11 D/A変換器
2、4、22 サンプリング回路
101A_1,101A_2,101B_1,101B_2,101C_1,101C_2,102A_1,102A_2,102B_1,102B_2,102C_1,102C_2,103A_1,103A_2,103B_1,103B_2,103C_1,103C_2,104A_1,104A_2,104B_1,104B_2,104C_1,104C_2,901〜904 スイッチ
103A,103B,103C,104A,104B,104C スイッチユニット
105A,105B,105C 容量素子部
105A_1,105A_2,105B_1,105B_2,105C_1,105C_2,905 サンプリングキャパシタ
106 積分容量素子
107 演算増幅器
111 入力端子
112 出力端子
113,114 端子
159,959 制御回路
201 デジタル回路
202A スイッチ回路
1001 アナログ前置フィルタ
1002 D/A変換器 1401,1402 スイッチ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】

【手続補正書】
【提出日】20141208
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第1デジタルコードに対応する基準電圧に応じた電荷を蓄積するための複数の容量素子を備えた第1容量素子部と、
前記第1容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第1スイッチング素子部と、
第2デジタルコードに対応する基準電圧に応じた電荷を蓄積するための容量素子を複数備えた第2容量素子部と、
前記第2容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第2スイッチング素子部と、
前記第1容量素子部及び前記第2容量素子部に蓄積された電荷が転送される積分容量素子と、
前記第1スイッチング素子部に接続された演算増幅器と、
を備え、
前記第1スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第1容量素子部の複数の容量素子に電荷を蓄積する動作を行い、
前記第2スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第2容量素子部の複数の容量素子に電荷を蓄積する動作を行うことを特徴とするD/A変換器。
【請求項2】
前記第1スイッチング素子部は、前記第2スイッチング素子部の非蓄積期間において、前記第1容量素子部の複数の容量素子に電荷を蓄積する動作を行い、
前記第2スイッチング素子部は、前記第1スイッチング素子部の非蓄積期間において、前記第2容量素子部の複数の容量素子に電荷を蓄積する動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項3】
前記第1スイッチング素子部と前記第2スイッチング素子部は、交互に動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項4】
前記第1スイッチング素子部と前記第2スイッチング素子部は、順に動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項5】
3デジタルコードに対応する基準電圧に応じた電荷を蓄積するための複数の容量素子を備えた第3容量素子部と、
前記第3容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第3スイッチング素子部と、
をさらに備え、
前記第3スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第3容量素子部の前記複数の容量素子に電荷を蓄積する動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項6】
前記第1スイッチング素子部は、前記第2スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間と、前記第3スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間において、前記第1容量素子部の前記複数の容量素子に電荷を蓄積する動作を行い、
前記第2スイッチング素子部は、前記第1スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間前記第3スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間において、前記第2容量素子部の前記複数の容量素子に電荷を蓄積する動作を行い、
前記第3スイッチング素子部は、前記第1スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間前記第2スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間において、前記第3容量素子部の前記複数の容量素子に電荷を蓄積する動作を行うことを特徴とする請求項5に記載のD/A変換器。
【請求項7】
前記第1容量素子部に蓄積された電荷を転送する期間、前記第2容量素子部に蓄積された電荷を転送する期間及び前記第3容量素子部に蓄積された電荷を転送する期間を順番に切り替えることを特徴とする請求項に記載のD/A変換器。
【請求項8】
常にいずれか1つの容量素子部に蓄積された電荷を転送することを特徴とする請求項7に記載のD/A変換器。
【請求項9】
前記第1スイッチング素子部と前記第2スイッチング素子部及び前記第3スイッチング素子部は、順番に動作を行うことを特徴とする請求項に記載のD/A変換器。
【請求項10】
前記第1スイッチング素子部と前記第2スイッチング素子部及び前記第3スイッチング素子部は、順に動作を行うことを特徴とする請求項に記載のD/A変換器。
【請求項11】
前記クロック信号の立下りにジッタが加えられていることを特徴とする請求項1乃至10のいずれかに記載のD/A変換器。
【請求項12】
前記クロック信号の立ち上がりにジッタが加えられていることを特徴とする請求項1乃至11のいずれかに記載のD/A変換器。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0011
【補正方法】変更
【補正の内容】
【0011】
上記課題を解決するため、本発明の一態様のD/A変換器は、第1デジタルコード(例えば、図2に示したDA(DAN))に対応する基準電圧に応じた電荷を蓄積するための複数の容量素子(例えば、図1に示したサンプリングキャパシタ105A_1、105A_2)を備えた第1容量素子部(例えば図1に示した容量素子部105A)と、前記第1容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子(例えば、図1に示したスイッチ103A_1、103A_2、104A_1、104A_2)を備えた第1スイッチング素子部(例えば、図1に示したスイッチユニット103A、104A)と、第2デジタルコード(例えば図3に示したDB、DBN)に対応する基準電圧に応じた電荷を蓄積するための容量素子(例えば、図1に示したサンプリングキャパシタ105B_1、105B_2)を複数備えた第2容量素子部(例えば図1に示した容量素子部105B)と、前記第2容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子(例えば、図1に示したスイッチ103B_1、103B_2、104B_1、104B_2)を備えた第2スイッチング素子部(例えば、図1に示したスイッチング素子部103B、104B)と、前記第1容量素子部及び前記第2容量素子部に蓄積された電荷が転送される積分容量素子(例えば、図1に示した積分容量素子106)と、前記第1スイッチング素子部に接続された演算増幅器(例えば、図1に示した演算増幅器107)と、を備え、前記第1スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号(例えば、図3に示したクロック信号ΦS1A、ΦS2A)にしたがって、前記第1容量素子部の複数の容量素子に電荷を蓄積する動作を行い、前記第2スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号(例えば、図1に示したクロック信号ΦS1B、ΦS2B)にしたがって、前記第2容量素子部の複数の容量素子に電荷を蓄積する動作を行うことを特徴とする。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0013
【補正方法】変更
【補正の内容】
【0013】
また、本発明の一態様のD/A変換器は、上記態様の発明において、第3デジタルコード(例えば、図18に示したDC(DCN))に対応する基準電圧に応じた電荷を蓄積するための複数の容量素子(例えば、図17に示したサンプリングキャパシタ105C_1、105C_2)を備えた第3容量素子部(例えば、図17に示した容量素子部105C)と、前記第3容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子(スイッチ103C_1,103C_2,104C_1,104C_2)を備えた第3スイッチング素子部(例えば、図17に示したスイッチユニット103C、104C)と、を備え、前記第3スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号(例えば、図18bに示したクロック信号ΦS1C、ΦS2C)にしたがって、前記第3容量素子部の前記複数の容量素子に電荷を蓄積する動作を行うことが望ましい。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0014
【補正方法】変更
【補正の内容】
【0014】
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1スイッチング素子部は、前記第2スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間と、前記第3スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間において、前記第1容量素子部の前記複数の容量素子に電荷を蓄積する動作を行い、前記第2スイッチング素子部は、前記第1スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間前記第3スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間において、前記第2容量素子部の前記複数の容量素子に電荷を蓄積する動作を行い、前記第3スイッチング素子部は、前記第1スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間前記第2スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間において、前記第3容量素子部の前記複数の容量素子に電荷を蓄積する動作を行うことが望ましい。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0015
【補正方法】変更
【補正の内容】
【0015】
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1容量素子部に蓄積された電荷を転送する期間、前記第2容量素子部に蓄積された電荷を転送する期間及び前記第3容量素子部に蓄積された電荷を転送する期間を順番に切り替えることが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、常にいずれか1つの容量素子部に蓄積された電荷を転送することが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1スイッチング素子部と前記第2スイッチング素子部及び前記第3スイッチング素子部は順に動作を行うことが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記クロック信号の立下りにジッタが加えられていることが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記クロック信号の立ち上がりにジッタが加えられていることが望ましい。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0017
【補正方法】変更
【補正の内容】
【0017】
【図1】本発明に係るD/A変換器の第1実施形態を説明するための回路図である。
【図2】図1中に示したアナログ入力信号VREFA_1、VREFA_2、VREFB_1、VREFB_2が入力される入力端子に接続されるスイッチ回路の一例を示す回路図である。
【図3】図1に示したD/A変換器に入出力される信号のタイミングチャートを示す図である。
【図4】図1に示したサンプリング回路2において、サンプリングキャパシタの分割により得られる周波数特性を説明するための図である。
【図5】図3に示したタイミングチャートで表されるクロック信号を、図1に示したD/A変換器のサンプリングキャパシタに供給した場合に得られるアナログFIR特性を示す図である。
【図6】図1に示したD/A変換器に供給される他のクロック信号のタイミングチャートを示す図である。
【図7】図6に示したタイミングチャートで表されるクロック信号を、図1に示したD/A変換器のサンプリングキャパシタに供給した場合に得られるアナログFIR特性を示す図である。
【図8】図1に示したD/A変換器に供給される他のクロック信号のタイミングチャートを示す図である。
【図9】図9に示したタイミングチャートで表されるクロック信号を、図1に示したD/A変換器のサンプリングキャパシタに供給した場合に得られるアナログFIR特性を示す図である。
【図10】図1に示したD/A変換器に供給される他のクロック信号のタイミングチャートを示す図である。
【図11】図5に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性を示す図である。
【図12】図7に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合の周波数特性を示す図である。
【図13】本発明に係る第2実施形態のD/A変換器の各スイッチに供給されるクロック信号のタイミングチャートの一例を示した図である。
【図14】図13のタイミングチャートで表されるクロック信号を用いることにより得られる周波数特性を示す図である。
【図15】図1に示したサンプリング回路2において、サンプリングキャパシタを分割し、かつ、サンプリングを行うクロック信号のエッジにジッタを印加した場合に得られる周波数特性を示す図である。
【図16】本発明に係るD/A変換器の第3実施形態を説明するための回路図である。
【図17】本発明のD/A変換器の第4実施形態を説明するための回路図である。
【図18】図17に示したD/A変換器に入出力される信号のタイミングチャートを示す図である。
【図19】図18のタイミングチャートで表されるクロック信号を、図17に示したD/A変換器のサンプリングキャパシタに供給した場合に得られるアナログFIR特性を示した図である。
【図20】図17に示したD/A変換器に供給される他のクロック信号のタイミングチャートを示す図である。
【図21】図20に示したタイミングチャートで表されるクロック信号を、図17に示したD/A変換器に供給した場合に得られるアナログFIR特性を示す図である。
【図22】図17に示したD/A変換器に供給される他のクロック信号のタイミングチャートを示す図である。
【図23】図22のタイミングチャートで表されるクロック信号を、図17に示したD/A変換器のサンプリングキャパシタに供給した場合に得られるアナログFIR特性を示す図である。
【図24】図19に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合に得られる周波数特性を示す図である。
【図25】図21に示したアナログFIR特性を有するサンプリング回路において、サンプリングキャパシタの容量比を異ならせた場合に得られる周波数特性を示す図である。
【図26】従来のD/A変換器の一例を説明するための回路図である。
【図27】従来のD/A変換器に供給されるクロック信号のタイミングチャートを示す図である。
【図28】従来のD/A変換器におけるフィルタリングを説明するためのブロック図である。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0018
【補正方法】変更
【補正の内容】
【0018】
以下、図面を参照して本発明の第1実施形態乃至第4実施形態について説明する。
(第1実施形態)
図1は、本発明に係るD/A変換器の第1実施形態を説明するための回路図である。第1実施形態のD/A変換器は、サンプリング回路2と、積分回路を構成する積分容量素子106及び演算増幅器107と、サンプリング回路を駆動するクロックを供給する制御回路159と、後に示す(図16参照)デジタル回路によって構成されている。なお、デジタル回路は、図1に示したD/A変換器のさらに前段に設けられている。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0019
【補正方法】変更
【補正の内容】
【0019】
第1実施形態のD/A変換器は、サンプリング回路2を備え、入力されたデジタル信号をアナログ信号に変換するD/A変換器である。第1実施形態のD/A変換器1は、入力信号としてデジタルコードを発生するデジタル回路(図16に示したデジタル回路201)と、デジタル回路により入力されたデジタルコードによって生じる電荷を蓄積するための容量素子部105Aと、デジタル回路からの入力信号によって生じる電荷を蓄積するための容量素子部105Bと、を備えている。第1容量素子部105Aは、容量素子105A_1、105A_2を備えている。また、第2容量素子部105Bは、容量素子105B_1、105B_2を備えている。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0021
【補正方法】変更
【補正の内容】
【0021】
また、D/A変換器1は、第1容量素子部105Aと第2容量素子部105Bに蓄積された電荷が転送される積分容量素子106と、スイッチユニット104A及びスイッチユニット104Bに接続された演算増幅器107とを備えている。スイッチユニット104Aとスイッチユニット104Bとは、交互に動作する。
また、サンプリング回路2は、スイッチ101A_1、101A_2、101B_1、101B_2、102A_1、102A_2、102B_1、102B_2、103A_1、103A_2、103B_1及び103B_2、を備えている。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】0036
【補正方法】変更
【補正の内容】
【0036】
図3は、図1に示したD/A変換器1に入出力される信号のタイミングチャートを示す図である。
上述したクロック信号ΦS1A、ΦS2A、ΦIA、ΦS1B、ΦS2B、ΦIBは、図3(a)乃至(f)のタイミングチャートに示すタイミングでオン、オフする。なお、図3(a)はクロック信号ΦS1A、図3(b)はクロック信号ΦS2A、図3(c)はクロック信号ΦIA、図3(d)はクロック信号ΦS1B、図3(e)はクロック信号ΦS2B、図3(f)はクロック信号ΦIBを表す。
また、図3(g)はデジタル信号Din、図3(h)はデジタルコードDA(DAN)、図3(i)はデジタルコードDB(DBN)、図3(j)はアナログデータVA、図3(k)はアナログデータVB、図3(l)は出力信号Voutを表す。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】0053
【補正方法】変更
【補正の内容】
【0053】
図6(a)乃至(f)は、図1に示したD/A変換器1に供給される、他のクロック信号のタイミングチャートを示した図である。図6(a)乃至(f)に示したタイミングチャートは、図3(a)及び)に示したクロック信号ΦS1A及びクロック信号ΦS1Bのサンプリング期間を半分とし、クロック信号ΦS1A及びクロック信号ΦS1Bのサンプリングタイミングを1/4周期早めたものである。なお、図3(a)乃至(f)と同様に、図6(a)はクロック信号ΦS1A、図6(b)はクロック信号ΦS2A、図6(c)はクロック信号ΦIA、図6(d)はクロック信号ΦS1B、図6(e)はクロック信号ΦS2B、図6(f)はクロック信号ΦIBを表す。
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】0084
【補正方法】変更
【補正の内容】
【0084】
(第4実施形態)
図17は、本発明のD/A変換器の第4実施形態を説明するための回路図である。第4実施形態のD/A変換器11は、サンプリング回路22と、積分回路を構成する積分容量素子106及び演算増幅器107と、サンプリング回路22を駆動するクロックを供給する制御回路159と、例えば図16に示したデジタル回路201によって構成されている。なお、デジタル回路201は、図17に示したD/A変換器11のさらに前段に設けられている。
【手続補正13】
【補正対象書類名】明細書
【補正対象項目名】0085
【補正方法】変更
【補正の内容】
【0085】
第4実施形態のD/A変換器11は、サンプリング回路22を備え、入力されたデジタル信号をアナログ信号に変換するD/A変換器である。サンプリング回路22は、第1容量素子部105Aと、第2容量素子部105Bと、第3容量素子部105Cと、を備えている。第1容量素子部105Aは、デジタル回路201により入力されたデジタルコードによって生じる電荷を蓄積するためのサンプリングキャパシタ105A_1及び105A_2を備えている。第2容量素子部105Bは、デジタル回路201からの入力信号によって生じる電荷を蓄積するためのサンプリングキャパシタ105B_1及び105B_2を備え、第3容量素子部105Cは、デジタル回路201からの入力信号によって生じる電荷を蓄積するためのサンプリングキャパシタ105C_1、105C_2を備えている。
【手続補正14】
【補正対象書類名】明細書
【補正対象項目名】0087
【補正方法】変更
【補正の内容】
【0087】
また、図17に示したD/A変換器11は、第1容量素子部105A、第2容量素子部105B及び第3容量素子部105Cに蓄積された電荷が転送される積分容量素子106と、スイッチユニット104A、104B、104Cに接続された演算増幅器107とを備えている。第4実施形態では、サンプリング回路22において、スイッチユニット104A、スイッチユニット104B及びスイッチユニット104Cを順番に動作させる。
【手続補正15】
【補正対象書類名】明細書
【補正対象項目名】0098
【補正方法】変更
【補正の内容】
【0098】
図17に示したアナログ入力信号VREFA_1、VREFA_2が入力される入力端子にも、図2に示した回路と同様のスイッチ回路が接続される。スイッチ回路のスイッチ1401、1402のオン、オフは、例えば図16に示したデジタル回路201から発行されるデジタルコードDA、DANによって切り替えられる。
また、図17に示したアナログ入力信号VREFB_1、VREFB_2が入力される入力端子にも、図2に示した回路と同様のスイッチ回路が接続される。図2に示したスイッチ1401、1402のオン、オフは、デジタル回路201から発行されるデジタルコードDB、DBNによって切り替えられる。
さらに、図17に示したアナログ入力信号VREFC_1、VREFC_2が入力される入力端子にも、図2に示した回路と同様のスイッチ回路が接続される。図2に示したスイッチ1401、1402のオン、オフは、デジタル回路201から発行されるデジタルコードDC、DCNによって切り替えられる。
【手続補正16】
【補正対象書類名】明細書
【補正対象項目名】0107
【補正方法】変更
【補正の内容】
【0107】
図18(a)乃至(q)は、図17に示したD/A変換器11に入出力される信号を示したタイミングチャートである。クロック信号ΦS1A、ΦS2A、ΦIA、ΦS1B、ΦS2B、ΦIB、ΦS1C、ΦS2C及びΦICは、図18(a)乃至(i)のタイミングチャートに示すタイミングでオン・オフする。なお、図18(a)はクロック信号ΦS1A、図18(b)はクロック信号ΦS2A、図18(c)はクロック信号ΦIA、図18(d)はクロック信号ΦS1B、図18(e)はクロック信号ΦS2B、図18(f)はクロック信号ΦIB、図18(g)はクロック信号ΦS1C、図18(h)はクロック信号ΦS2C、図18(i)はクロック信号ΦICを表す。
【手続補正17】
【補正対象書類名】明細書
【補正対象項目名】0112
【補正方法】変更
【補正の内容】
【0112】
図18(c)、(f)及び(i)に示すように、クロック信号ΦIA、ΦIB、ΦICは、1つずつ順にHレベルとなる。クロック信号ΦIA、ΦIB、ΦICは、サンプリングキャパシタに蓄積された電荷を積分容量素子106に転送するタイミングを決定することから、D/A変換器の出力信号生成タイミングを決定する。
つまり、スイッチユニット104Aは、スイッチユニット104Bがサンプリングキャパシタ105B_1、105B_2に蓄積した電荷を転送する期間と、スイッチユニット104Cがサンプリングキャパシタ105C_1、105C_2に蓄積した電荷を転送する期間において、第1容量素子部105Aの複数のサンプリングキャパシタ105A_1、105A_2に電荷を蓄積する。電荷の蓄積は、第1容量素子部105Aのサンプリングキャパシタ105A_1、105A_2に電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって行われる。
【手続補正18】
【補正対象書類名】明細書
【補正対象項目名】0113
【補正方法】変更
【補正の内容】
【0113】
また、スイッチユニット104Bは、スイッチユニット104Aがサンプリングキャパシタ105A_1、105A_2に蓄積した電荷を転送する期間と、スイッチユニット104Cがサンプリングキャパシタ105C_1、105C_2に蓄積した電荷を転送する期間とにおいて、第2容量素子部105Bの複数のサンプリングキャパシタ105B_1、105B_2に電荷を蓄積する。電荷の蓄積は、第2容量素子部105Bの複数のサンプリングキャパシタ105B_1、105B_2に電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって行われる。
【手続補正19】
【補正対象書類名】明細書
【補正対象項目名】0114
【補正方法】変更
【補正の内容】
【0114】
また、スイッチユニット104Cは、スイッチユニット104Aがサンプリングキャパシタ105A_1、105A_2に蓄積した電荷を転送する期間と、スイッチユニット104Bがサンプリングキャパシタ105B_1、105B_2に蓄積した電荷を転送する期間とにおいて、第3容量素子部105Cのサンプリングキャパシタ105C_1、105C_2に電荷を蓄積する。電荷の蓄積は、第3容量素子部105Cの複数のサンプリングキャパシタ105C_1、105C_2に電荷を蓄積するサンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって行われる。
【手続補正20】
【補正対象書類名】明細書
【補正対象項目名】0128
【補正方法】変更
【補正の内容】
【0128】
図20(a)乃至(i)は、図17に示したD/A変換器11に供給される他のクロック信号のタイミングチャートを示す図である。図20(a)乃至(i)に示したタイミングチャートは、図18(a)、(d)及び(g)に示したクロック信号ΦS1A、クロック信号ΦS1B、クロック信号ΦS1Cのサンプリング期間を半分とし、クロック信号ΦS1A、クロック信号ΦS1B、クロック信号ΦS1Cのサンプリングタイミングを1/4周期早めたものである。
【手続補正21】
【補正対象書類名】明細書
【補正対象項目名】0130
【補正方法】変更
【補正の内容】
【0130】
<アナログFIR特性の具体例3>
図22(a)乃至(i)は、図17に示したD/A変換器11に供給される他のクロック信号のタイミングチャートを示す図である。図22(a)乃至(i)に示したタイミングチャートは、図18(a)、(b)、(d)、(e)、(g)及び(h)に示したクロック信号ΦS1A、クロック信号ΦS2A、クロック信号ΦS1B、クロック信号ΦS2B、クロック信号ΦS1C及びクロック信号ΦS2Cのサンプリング期間を1.5倍とし、かつクロック信号ΦS1A、クロック信号ΦS2A、クロック信号ΦS1B、クロック信号ΦS2B、クロック信号ΦS1C及びクロック信号ΦS2Cのサンプリングタイミングをそれぞれ1/4周期ずつ遅らせたものである。
【手続補正22】
【補正対象書類名】明細書
【補正対象項目名】0132
【補正方法】変更
【補正の内容】
【0132】
<アナログFIR特性の具体例4>
また、上述したように、サンプリングキャパシタを複数個に分割する場合、図26に示したサンプリングキャパシタ905を容量が等しいM個のサンプリングキャパシタ分割することに限定されるものではない。第4実施形態では、M個のサンプリングキャパシタの容量を任意に調節することで、得られるアナログFIR特性の周波数特性を任意に調節することもできる。
【手続補正23】
【補正対象書類名】明細書
【補正対象項目名】0145
【補正方法】変更
【補正の内容】
【0145】
さらに、第4実施形態は、サンプリング回路22の仕様を調整することにより、D/A変換器11を、消費電流やノイズ等の増加を伴うことなく実現することができるため、サンプリング回路22を用いることがD/A変換器11を搭載する電子機器の小型化を妨げることを抑制することができる。
なお、第4実施形態では、デジタルコードが1値(1ビット)の場合を説明した。しかし、第4実施形態は、デジタルコードが1値であることに限定されるものではなく、デジタル回路201から発行されるデジタルコードがK値(Kビット、K≦Mである自然数)である場合、M/K個のサンプリングキャパシタを有するキャパシタ郡に、それぞれK個の値を入力することで容量の増大を抑制することができる。このような構成は、マルチビットD/A変換器において複数のデジタルコードをそのままキャップ分割に用いるとことに相当する。

【手続補正書】
【提出日】20151126
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第1デジタルコードに対応する基準電圧に応じた電荷を蓄積するための複数の容量素子を備えた第1容量素子部と、
前記第1容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第1スイッチング素子部と、
第2デジタルコードに対応する基準電圧に応じた電荷を蓄積するための容量素子を複数備えた第2容量素子部と、
前記第2容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第2スイッチング素子部と、
前記第1容量素子部及び前記第2容量素子部に蓄積された電荷が転送される積分容量素子と、
前記第1スイッチング素子部に接続された演算増幅器と、
を備え、
前記第1スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第1容量素子部の複数の容量素子に電荷を蓄積する動作を行い、
前記第2スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第2容量素子部の複数の容量素子に電荷を蓄積する動作を行い、
前記第1スイッチング素子部は、前記第2スイッチング素子部が前記第2容量素子部の複数の容量素子に蓄積した電荷を転送する期間において、前記第1容量素子部の前記複数の容量素子に電荷を蓄積する動作を行い、
前記第2スイッチング素子部は、前記第1スイッチング素子部が前記第1容量素子部の複数の容量素子に蓄積した電荷を転送する期間において、前記第2容量素子部の前記複数の容量素子に電荷を蓄積する動作を行うことを特徴とするD/A変換器。
【請求項2】
前記第1スイッチング素子部は、前記第2スイッチング素子部の非蓄積期間において、
前記第1容量素子部の複数の容量素子に電荷を蓄積する動作を行い、
前記第2スイッチング素子部は、前記第1スイッチング素子部の非蓄積期間において、
前記第2容量素子部の複数の容量素子に電荷を蓄積する動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項3】
前記第1スイッチング素子部と前記第2スイッチング素子部は、交互に動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項4】
前記第1スイッチング素子部と前記第2スイッチング素子部は、順に動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項5】
第3デジタルコードに対応する基準電圧に応じた電荷を蓄積するための複数の容量素子を備えた第3容量素子部と、
前記第3容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子を備えた第3スイッチング素子部と、
をさらに備え、
前記第3スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号にしたがって、前記第3容量素子部の前記複数の容量素子に電荷を蓄積する動作を行うことを特徴とする請求項1に記載のD/A変換器。
【請求項6】
前記第1スイッチング素子部は、前記第2スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間と、前記第3スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間とにおいて、前記第1容量素子部の前記複数の容量素子に電荷を蓄積する動作を行い、
前記第2スイッチング素子部は、前記第1スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間と、前記第3スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間とにおいて、前記第2容量素子部の前記複数の容量素子に電荷を蓄積する動作を行い、
前記第3スイッチング素子部は、前記第1スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間と、前記第2スイッチング素子部が前記複数の容量素子に蓄積した電荷を転送する期間とにおいて、前記第3容量素子部の前記複数の容量素子に電荷を蓄積する動作を行うことを特徴とする請求項5に記載のD/A変換器。
【請求項7】
前記第1容量素子部に蓄積された電荷を転送する期間、前記第2容量素子部に蓄積された電荷を転送する期間及び前記第3容量素子部に蓄積された電荷を転送する期間を順番に切り替えることを特徴とする請求項5に記載のD/A変換器。
【請求項8】
常にいずれか1つの容量素子部に蓄積された電荷を転送することを特徴とする請求項7に記載のD/A変換器。
【請求項9】
前記第1スイッチング素子部と前記第2スイッチング素子部及び前記第3スイッチング素子部は、順番に動作を行うことを特徴とする請求項5に記載のD/A変換器。
【請求項10】
前記第1スイッチング素子部と前記第2スイッチング素子部及び前記第3スイッチング素子部は、順に動作を行うことを特徴とする請求項5に記載のD/A変換器。
【請求項11】
前記クロック信号の立下りにジッタが加えられていることを特徴とする請求項1乃至10のいずれかに記載のD/A変換器。
【請求項12】
前記クロック信号の立ち上がりにジッタが加えられていることを特徴とする請求項1乃至11のいずれかに記載のD/A変換器。
【請求項13】
前記第1スイッチング素子部は、前記第1容量素子部に蓄積された電荷を前記積分容量素子に転送してから、次に前記第1容量素子部に蓄積された電荷を前記積分容量素子に転送するまでの間に、前記第1容量素子部の複数の容量素子それぞれに異なるタイミングで前記電荷を蓄積し、
前記第2スイッチング素子部は、前記第2容量素子部に蓄積された電荷を前記積分容量素子に転送してから、次に前記第2容量素子部に蓄積された電荷を前記積分容量素子に転送するまでの間に、前記第2容量素子部の複数の容量素子それぞれに異なるタイミングで前記電荷を蓄積することを特徴とする請求項1乃至12のいずれかに記載のD/A変換器。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0011
【補正方法】変更
【補正の内容】
【0011】
上記課題を解決するため、本発明の一態様のD/A変換器は、第1デジタルコード(例えば、図2に示したDA(DAN))に対応する基準電圧に応じた電荷を蓄積するための複数の容量素子(例えば、図1に示したサンプリングキャパシタ105A_1、105A_2)を備えた第1容量素子部(例えば図1に示した容量素子部105A)と、前記第1容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子(例えば、図1に示したスイッチ103A_1、103A_2、104A_1、104A_2)を備えた第1スイッチング素子部(例えば、図1に示したスイッチユニット103A、104A)と、第2デジタルコード(例えば図3に示したDB、DBN)に対応する基準電圧に応じた電荷を蓄積するための容量素子(例えば、図1に示したサンプリングキャパシタ105B_1、105B_2)を複数備えた第2容量素子部(例えば図1に示した容量素子部105B)と、前記第2容量素子部の複数の容量素子のそれぞれに電荷を蓄積するとともに、該電荷を転送するための複数のスイッチング素子(例えば、図1に示したスイッチ103B_1、103B_2、104B_1、104B_2)を備えた第2スイッチング素子部(例えば、図1に示したスイッチング素子部103B、104B)と、前記第1容量素子部及び前記第2容量素子部に蓄積された電荷が転送される積分容量素子(例えば、図1に示した積分容量素子106)と、前記第1スイッチング素子部に接続された演算増幅器(例えば、図1に示した演算増幅器107)と、を備え、前記第1スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号(例えば、図3に示したクロック信号ΦS1A、ΦS2A)にしたがって、前記第1容量素子部の複数の容量素子に電荷を蓄積する動作を行い、前記第2スイッチング素子部は、サンプリングタイミングが互いに異なるように設定された複数のクロック信号(例えば、図1に示したクロック信号ΦS1B、ΦS2B)にしたがって、前記第2容量素子部の複数の容量素子に電荷を蓄積する動作を行い、前記第1スイッチング素子部は、前記第2スイッチング素子部が前記第2容量素子部の複数の容量素子に蓄積した電荷を転送する期間において、前記第1容量素子部の前記複数の容量素子に電荷を蓄積する動作を行い、前記第2スイッチング素子部は、前記第1スイッチング素子部が前記第1容量素子部の複数の容量素子に蓄積した電荷を転送する期間において、前記第2容量素子部の前記複数の容量素子に電荷を蓄積する動作を行うことを特徴とする。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0015
【補正方法】変更
【補正の内容】
【0015】
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1容量素子部に蓄積された電荷を転送する期間、前記第2容量素子部に蓄積された電荷を転送する期間及び前記第3容量素子部に蓄積された電荷を転送する期間を順番に切り替えることが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、常にいずれか1つの容量素子部に蓄積された電荷を転送することが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1スイッチング素子部と前記第2スイッチング素子部及び前記第3スイッチング素子部は順に動作を行うことが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記クロック信号の立下りにジッタが加えられていることが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記クロック信号の立ち上がりにジッタが加えられていることが望ましい。
また、本発明の一態様のD/A変換器は、上記態様の発明において、前記第1スイッチング素子部が、前記第1容量素子部に蓄積された電荷を前記積分容量素子に転送してから、次に前記第1容量素子部に蓄積された電荷を前記積分容量素子に転送するまでの間に、前記第1容量素子部の複数の容量素子それぞれに異なるタイミングで前記電荷を蓄積し、前記第2スイッチング素子部は、前記第2容量素子部に蓄積された電荷を前記積分容量素子に転送してから、次に前記第2容量素子部に蓄積された電荷を前記積分容量素子に転送するまでの間に、前記第2容量素子部の複数の容量素子それぞれに異なるタイミングで前記電荷を蓄積することが望ましい。
【国際調査報告】