(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】2018513623
(43)【公表日】20180524
(54)【発明の名称】シグマデルタ変調器構成体、連続時間シグマデルタ変調器を較正するための方法および制御装置
(51)【国際特許分類】
   H03M 3/02 20060101AFI20180420BHJP
【FI】
   !H03M3/02
【審査請求】有
【予備審査請求】未請求
【全頁数】19
(21)【出願番号】2017551236
(86)(22)【出願日】20150401
(85)【翻訳文提出日】20171013
(86)【国際出願番号】EP2015057246
(87)【国際公開番号】WO2016155825
(87)【国際公開日】20161006
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】000003067
【氏名又は名称】TDK株式会社
【住所又は居所】東京都港区芝浦三丁目9番1号
(74)【代理人】
【識別番号】110002664
【氏名又は名称】特許業務法人ナガトアンドパートナーズ
(72)【発明者】
【氏名】マーカー―ヴィルムセン, ニールス
【住所又は居所】デンマーク国 モールウ, スーホルメン 16
【テーマコード(参考)】
5J064
【Fターム(参考)】
5J064AA06
5J064BA03
5J064BC06
5J064BC16
(57)【要約】
本シグマデルタ変調器構成体(100)は、少なくとも1つの変調器段を有する1つの連続時間シグマデルタ変調器(CT_SDM)、1つのデジタル積分器(Int_d)、および1つの所与の数のスイッチ(Sw1,...,Sw8)を備える。これらのスイッチ(Sw1,...,Sw8)は、このシグマデルタ変調器(CT_SDM)を、上記のデジタル積分器(Int_d)を備える、1つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器(INC_ADC)に転換するように、配設および構成されている。上記の連続時間シグマデルタ変調器の少なくとも第1の変調器段(M_1)は、この連続時間シグマデルタ変調器(CT_SDM)の入力とカップリングされており、この第1の変調器段に供給されている入力信号および/またはフィードバック信号を調整するための少なくとも1つのチューニング素子を備える。
【選択図】 図4
【特許請求の範囲】
【請求項1】
シグマデルタ変調器構成体(100)であって、
少なくとも1つの変調器段を有する1つの連続時間シグマデルタ変調器(CT_SDM)と、
1つのデジタル積分器(INt_d)と、
1つの所与の数のスイッチ(Sw1,...,Sw8)であって、当該スイッチが前記連続時間シグマデルタ変調器(CT_SDM)を、前記デジタル積分器(Int_d)を備える1つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器(INC_ADC)に転換するように配設されかつ構成されているスイッチと、
を備え、
前記連続時間シグマデルタ変調器(CT_SDM)の少なくとも1つの第1の変調器段(M_1)は、前記連続時間シグマデルタ変調器(CT_SDM)の入力とカップリングされており、当該第1の変調器段(M_1)に供給されている入力信号および/またはフィードバック信号を調整するための少なくとも1つのチューニング素子を備える、
ことを特徴とするシグマデルタ変調器構成体。
【請求項2】
請求項1に記載のシグマデルタ変調器構成体において、
前記シグマデルタ変調器構成体は、1つの量子化器素子(Q)を備え、当該量子化器素子は、前記の連続時間シグマデルタ変調器(CT_SDM)にカップリングされており、
前記連続時間シグマデルタ変調器および前記量子化器素子(Q)は1つの連続時間シグマデルタアナログデジタル変換器を形成し、
前記量子化器素子(Q)の出力を前記デジタル積分器(Int_d)の入力にカップリングし、前記第1の変調器段(M_1)以外の変調器段の接続を遮断することによって、前記連続時間シグマデルタ変換器は、一次のインクリメンタル型のシグマデルタアナログデジタル変換器に転換される、
ことを特徴とするシグマデルタ変調器構成体。
【請求項3】
前記第1の変調器段(M_1)は、1つの能動的な抵抗キャパシタ積分器、すなわちRC積分器を備え、第1の抵抗(R1)を入力経路に有し、当該第1の抵抗(R1)は、1つのトリミング抵抗アレイを備えることを特徴とする、請求項1または2に記載のシグマデルタ変調器構成体。
【請求項4】
前記第1の変調器段(M_1)は、1つのトランスコンダクタ−キャパシタ積分器、すなわちGmC積分器を備え、当該GmC積分器のトランスコンダクタ(Gm)のトランスコンダクタンス値はトリミング可能となっていることを特徴とする、請求項1または2に記載のシグマデルタ変調器構成体。
【請求項5】
前記連続時間シグマデルタ変調器(CT_SDM)は、それぞれの変調器段に供給される入力信号および/またはフィードバック信号を調整するための少なくとも1つのさらなるチューニング素子を備える少なくとも1つのさらなる変調器段を備えることを特徴とする、請求項1乃至4のいずれか1項に記載のシグマデルタ変調器構成体。
【請求項6】
請求項1乃至5のいずれか1項に記載のシグマデルタ変調器構成体(100)の連続時間シグマデルタ変調器(CT_SDM)を較正するための方法であって、
前記連続時間シグマデルタ変調器(CT_SDM)が、前記デジタル積分器(Int_d)を備える1つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器(INC_ADC)に転換されるように、前記シグマデルタ変調器構成体(100)のスイッチ(Sw1,...,Sw8)のスイッチ設定を制御するための1つの第1の制御信号が供給されるステップと、
所定の基準電圧が、前記一次のインクリメンタル型のシグマデルタアナログデジタル変換器の入力に供給されるように、前記シグマデルタ変調器構成体(100)のスイッチ(Sw1,...,Sw8)のスイッチ設定を制御するための1つの第2の制御信号が供給されるステップと、
前記デジタル積分器(Int_d)からの1つの出力信号に基づいて、1つのトリミング制御信号が決定されるステップと、
前記トリミング信号が前記チューニング素子を調整するために供給されるステップと、
を備えることを特徴とする方法。
【請求項7】
請求項6に記載の方法において、
前記方法は、
前記デジタル積分器(Int_d)の前記出力信号が所望の範囲にあるかどうかチェックされるステップa)と、
もし当該出力信号が前記所望の範囲に無ければ、前記インクリメンタル型のシグマデルタアナログデジタル変換器(INC_ADC)がリセットされるように、前記シグマデルタ変調器構成体(100)のスイッチ(Sw1,...,Sw8)のスイッチ設定を制御するための1つのリセット信号が供給されるステップb)と、
もう1つのトリミング制御信号が、上記のデジタル積分器(Int_d)からの前記出力信号に基づいて決定されるステップであって、当該出力信号は、前記リセット信号を供給した後に、所定の時間経過後に受信されたものであるステップc)と、
前記ステップa)〜c)が、前記デジタル積分器(Int_d)からの前記出力信号が所望の範囲にあるようになるまで繰り返されるステップd)と、
をさらに備えることを特徴とする方法。
【請求項8】
前記少なくとも1つのさらなる変調器段の少なくとも1つのさらなるチューニング素子を調整するために、1つの第2のチューニング信号が供給されることを特徴とする、請求項6または7に記載の方法。
【請求項9】
1つの連続時間シグマデルタ変調器(CT_CDM)を較正するための制御装置(Ctrl)であって、当該制御装置(Ctrl)は、請求項7または8に記載の方法を実行するように構成されていることを特徴とする制御装置。
【請求項10】
請求項9に記載の1つの制御装置(Ctrl)と、請求項1乃至6のいずれか1項に記載の1つのシグマデルタ変調器構成体(100)とを備えるシステム(10)であって、
前記制御装置(Ctrl)は、前記デジタル積分器(Int_d)の前記出力信号を受信するように構成されており、
前記制御装置(Ctrl)は、前記シグマデルタ変調器構成体(100)の前記スイッチ(Sw1,...,Sw8)にカップリングされて当該スイッチ(Sw1,...,Sw8)を制御し、
前記制御装置(Ctrl)は、前記チューニング素子の調整を制御するために各々のチューニング素子とカップリングされている、
ことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、連続時間シグマデルタ変調器を備えるシグマデルタ変調器構成体に関する。さらに本発明は、連続時間シグマデルタ変調器を較正するための方法および制御装置に関する。また本発明は、このシグマデルタ変調器構成体およびこの制御装置を備えるシステムに関する。
【背景技術】
【0002】
連続時間変調器として動作するシグマデルタ変調器、いわゆる連続時間シグマデルタ変調器は、離散時間変調器として動作するシグマデルタ変調器よりも低消費電力であるという利点を有する。代替として、同じ消費電力の信号処理に対して、より大きな信号帯域を達成することができる。
【0003】
シグマデルタ型データ変換器またはノイズシェーピングのオーバーサンプリング変換器が、多くのアナログーアナログ変換のアプリケーションで好まれている。いくつかのアプリケーション、たとえばMEMSマイクロフォンシステム(複数)は、このシグマデルタ型データ変換器(複数)の小さな感度ばらつきを必要としている。プロセス変動による連続時間シグマデルタ変調器(複数)の感度ばらつきを低減するためには、一般的にこの連続時間シグマデルタ変調器の1つ以上の回路素子のチューニングが必要とされている。
【0004】
特許文献1は、連続時間デルタシグマ変調器の選択係数を較正するための回路を開示している。この回路は、このデルタシグマ変調器の複数の段の1つにカップリングされた1つの較正論理モジュールを含んでいる。この較正論理モジュールは、それぞれの段の発振周波数を測定し、そしてこれを基準周波数と比較する。この較正論理モジュールは、それぞれの段に関連する選択回路部品を調整し、この基準周波数と発振周波数が一致するようにする。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許第8643518B2号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の目的は、1つの連続時間シグマデルタ変調器を備える1つのシグマデルタ変調器構成体、1つの較正方法およびこれに対応する制御装置、および1つのシステムを提供することであり、これらはそれぞれこの連続時間シグマデルタ変調器の容易および/または柔軟なチューニングを可能とするものである。
【課題を解決するための手段】
【0007】
この目的は、独立請求項の特徴によって達成される。本発明の有利な実施形態は、従属項に記載されている。
【0008】
第1の態様によれば、本発明は1つのシグマデルタ変調器構成体によって特徴づけられる。このシグマデルタ変調器構成体は、少なくとも1つの変調器段を有する1つの連続時間シグマデルタ変調器、1つのデジタル積分器、および1つの所与の数のスイッチを備える。これらのスイッチは、この連続時間シグマデルタ変調器を、上記のデジタル積分器を備える1つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器に転換するように、配設および構成されている。上記の連続時間シグマデルタ変調器の少なくとも1つの第1の変調器段は、この連続時間シグマデルタ変調器の入力とカップリングされており、この第1の変調器段に供給されている入力信号および/またはフィードバック信号を調整するための少なくとも1つのチューニング素子を備える。
【0009】
これは上記の連続時間シグマデルタ変調器(SDM)を、変調器段の係数の値の変化を評価することを可能とするインクリメンタル型シグマデルタ変調器に転換できるという利点を有する。上記のチューニング用には外部の基準信号が全く必要でなく、したがって上記のシグマデルタ変調器構成体の製造の後でこのチューニングを実施することも可能とある。このチューニングは、スタンバイモードからの起動動作またはウェークアップ動作の一部として実施することができる。1つの変調器次数および量子化器に使用される多数の量子化レベルを含む、どのようなタイプの連続時間シグマデルタ変調器の接続形態も、変調器段の係数の値の変化を評価することを可能とするインクリメンタル型シグマデルタアナログデジタル変換器に転換することができる。
【0010】
第1の態様の実施形態によれば、上記のシグマデルタ変調器構成体は、上記の連続時間シグマデルタ変調器にカップリングされた1つの量子化器素子を備える。この連続時間シグマデルタ変調器およびこの量子化器素子は1つの連続時間シグマデルタアナログデジタル変換器(ADC)を形成する。この量子化器素子の出力を上記のデジタル積分器の入力にカップリングし、上記の第1の変調器段以外の変調器段の接続を遮断することによって、上記の連続時間シグマデルタADCは、一次のインクリメンタル型のシグマデルタアナログデジタル変換器に転換される。
【0011】
これはほんの僅かなオーバヘッドを用いることで、上記の連続時間シグマデルタ変調器をインクリメンタル型のシグマデルタアナログデジタル変換器に容易に再構成することができるという利点を有する。必要とされるチップ領域と追加の回路の電流消費は非常に小さくすることができる。
【0012】
上記の第1の態様のもう1つの実施形態によれば、上記の第1の変調器段は、1つの能動的な抵抗キャパシタ積分器、すなわちRC積分器を備え、第1の抵抗を入力経路に有し、この第1の抵抗は、1つのトリミング抵抗アレイを備える。これは上記のシグマデルタ変調器構成体の費用を抑えた集積化を可能とし、そして上記の第1の変調器段の入力係数およびフィードバック係数の容易な調整を可能とする。
【0013】
上記の第1の態様のもう1つの実施形態によれば、上記の第1の変調器段は、1つのトランスコンダクタ−キャパシタ積分器、すなわちGmC積分器を備え、当該GmC積分器のトランスコンダクタのトランスコンダクタンス値がトリミング可能となっている。これは上記のシグマデルタ変調器構成体の費用を抑えた集積化を可能とし、そして上記の第1の変調器段の入力係数およびフィードバック係数の容易な調整を可能とする。
【0014】
上記の第1の態様のもう1つの実施形態によれば、上記の連続時間シグマデルタ変調器は、それぞれの変調器段に供給される入力信号および/またはフィードバック信号を調整するための少なくとも1つのさらなるチューニング素子を備える少なくとも1つのさらなる変調器段を備える。この場合これらの変調器段は、同様の構成を備えており、これは集積回路における部品間の極めて良好なマッチングを実現するために有利に使用することができる。
【0015】
第2および第3の態様によれば、本発明は、第1の態様すなわち上記のシグマデルタ変調器構成体による、シグマデルタ変調器構成体の連続時間シグマデルタ変調器を較正するための方法およびこれに対応する制御装置によって特徴づけられる。上記の連続時間シグマデルタ変調器が、上記のデジタル積分器を備える一次のインクリメンタル型のシグマデルタアナログデジタル変換器に転換されるように、このシグマデルタ変調器構成体のスイッチ(複数)のスイッチ設定を制御するための1つの第1の制御信号が供給される。さらに、所定の基準電圧が、この一次のインクリメンタル型のシグマデルタアナログデジタル変換器の入力に供給されるように、このシグマデルタ変調器構成体のスイッチ(複数)のスイッチ設定を制御するための1つの第2の制御信号が、供給される。トリミング制御信号は、上記のデジタル積分器からの1つの出力信号に基づいて決定され、この出力信号は、所定の時間経過後に受信されたものである。このトリミング制御信号は、上記のチューニング素子を調整するために供給されている。
【0016】
上記の第1の態様の有利な実施形態は、上記の第2および第3の態様にも有効である。
【0017】
上記の第2および第3の態様の1つの実施形態によれば、上記のデジタル積分器の上記の出力信号が所望の範囲にあるかどうかチェックされる。もしこの出力信号が所望の範囲に無ければ、上記のインクリメンタル型のシグマデルタアナログデジタル変換器がリセットされるように、上記のシグマデルタ変調器構成体のスイッチ(複数)のスイッチ設定を制御するための1つのリセット信号が供給される。さらに、もう1つのトリミング制御信号が、上記のデジタル積分器からの上記の出力信号に基づいて決定され、この出力信号は、上記のリセット信号を供給した後に、所定の時間経過後に受信されたものである。上述したステップ(複数)は、上記のデジタル積分器からの上記の出力信号が所望の範囲にあるようになるまで繰り返される。
【0018】
上記の第2および第3の態様のもう1つの実施形態によれば、上記の少なくとも1つのさらなる変調器段の少なくとも1つのさらなるチューニング素子を調整するために、1つの第2のチューニング信号が供給される。
【0019】
第4の態様によれば、本発明は、上記の第3の態様すなわち上記の制御の有利な実施形態による制御装置、および上記の第1の態様、すなわち上記のシグマデルタ変調器構成体の1つの有利な実施形態、を備える1つのシステムによって特徴づけられる。この制御装置は、上記のデジタル積分器の上記の出力信号を受信するように構成されている。この制御装置は、上記のシグマデルタ変調器構成体のスイッチ(複数)にカップリングされて、これらのスイッチのスイッチ設定を制御するようになっており、そしてこの制御装置は、上記のチューニング素子または上記の複数のチューニング素子の調整を制御するために、これらのチューニング素子の各々にカップリングされている。
【0020】
上記の第1から第3の態様の有利な実施形態は、この第4の態様にも有効である。
【0021】
本発明の例示的な実施形態を、概略図を参照して以下に説明する。
【図面の簡単な説明】
【0022】
【図1】1つの連続時間シグマデルタアナログデジタル変換器の1つの一般的な形態を示す。
【図2】1つの第1の変調器段を実現するための、1つの例示的な第1のデバイスを示す。
【図3】1つの第1の変調器段を実現するための、1つの例示的な第2のデバイスを示す。
【図4】1つのシグマデルタ変調器構成体を備える、1つの例示的なシステムを示す。
【図5】1つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器の1つの一般的な形態を示す。
【図6】1つの較正アルゴリズムの1つの例示的なフローチャートを示す。
【0023】
異なる図に示されている同じ設計および機能の素子は、同じ参照番号で示される。
【0024】
図1は、1つの二次の連続時間シグマデルタ変調器CT_SDMを備える、1つの連続時間シグマデルタアナログデジタル変換器(ADC)の一般的な形態を示す。
【0025】
この連続時間シグマデルタ変調器CT_SDMは、2つの変調器段M_1,M_2を備え、各々の変調器段は、1つのアナログ積分器Int_a,入力信号およびフィードバック信号の異なる重みづけのための重みづけ素子(複数)kを有する。さらに、この連続時間シグマデルタ変調器CT_SDMは、上記の入力信号とフィートバック信号との差信号を上記のアナログ積分器Int_aの1つの入力に供給するための、1つの差分素子Diffを備える。
【0026】
さらに上記の連続時間シグマデルタADCは、その出力に1つの変換器出力を供給する1つのクロック制御の量子化器素子Q、および1つのフィードバック信号を上記のそれぞれの変調器段M_1,M_2の入力に1つのアナログフィードバック信号を供給するための、1つのクロック制御のデジタルアナログ変換器DACを備える。
【0027】
上記の連続時間シグマデルタADCは、対象となる信号帯域におけるこの連続時間シグマデルタADCの信号利得を均等化する。これは今度は、上記の第1の変調器段M_1のそれぞれの重みづけ素子kの入力係数およびフィードバック係数に関係する。
【0028】
図示されている連続時間シグマデルタADCに対して、サンプリング周波数と比較して低い周波数、すなわちs≒0、における信号伝達関数(STF)は、この連続時間シグマデルタADCの直線近似

STF(0) = kb1/ka1

によって求めることができ、ここでkb1は上記の第1の変調器段M_1の入力係数であり、ka1はフィードバック係数である。
【0029】
信号利得が1であるには、kb1とka1とが等しくなければならない。したがって、kb1とka1との間のいかなる不整合も、上記の連続時間シグマデルタADCにおける1ではない信号利得を生じる。
【0030】
図2は上記の連続時間シグマデルタ変調器CT_SDMの第1の変調段M_1を実現するための、1つの例示的な第1のデバイスを示す。
【0031】
この第1の変調器段M_1は、1つの能動的なRC積分器を備える。好ましくは、この能動的なRC積分器は、1つのオペレーショナルトランスコンダクタンスアンプOTAを備える。ここに図示されたタイプの能動的なRC積分器においては、上記の入力係数kb1は抵抗RbおよびキャパシタCによって実現されており、他方上記のフィードバック係数ka1は、電流ifaおよびキャパシタCによって実現されている。
【0032】
上記の連続時間シグマデルタADCを1つの集積回路として製造する場合、プロセスばらつきのために、上記の抵抗Rbの絶対値および上記の電流ifaを供給する電流源のばらつきは異なるものとなり得る。この電流源は、たとえば、1つのバンドギャップリファレンスおよび1つの電流源の抵抗によって生成される。この電流源の抵抗は、上記の能動的なRC積分器における抵抗Rbの抵抗タイプと異なるプロセスバラつきを有し得る。
【0033】
したがって、上記の連続時間シグマデルタADCの製造後、この連続時間シグマデルタADCの所望の感度を達成するために、上記の電流ifaおよび上記の抵抗Rbをマッチングする必要がある。
【0034】
図3は上記の連続時間シグマデルタ変調器CT_SDMの上記の第1の変調器段M_1を実現するための1つの例示的な第2のデバイスを示す。
【0035】
この第2のデバイスは、1つのトランスコンダクタキャパシタ積分器(GmC積分器)を備える。ここでフィードバック信号は、電流ifbを含み、他方入力信号Vinは、トランスコンダクタGmを用いて電流信号に変換される電圧を含む。
【0036】
ここに図示されたタイプのGmC積分器GmC_Intにおいては、上記の入力係数kb1は、このトランスコンダクタGmおよび1つのトランスコンダクタ出力キャパシタC_Gmによって実現されており、他方上記のフィードバック係数ka1は、電流ifbおよびこのトランスコンダクタ出力キャパシタC_Gmによって実現されている。
【0037】
この場合、このトランスコンダクタGmのトランスコンダクタンス値は、このフィードバック電流ifbにマッチングするようにチューニングすることができる。
【0038】
図4は、1つの連続時間シグマデルタ変調器CT_SDM、およびこの連続時間シグマデルタ変調器CT_SDMを較正するための1つの制御装置Ctrlを有する、1つのシグマデルタ変調器構成体100、を備えるシステム10を示す。
【0039】
この連続時間シグマデルタ変調器CT_SDMは、1つの第1の変調器段M_1、および1つの第2の変調器段M_2を備える。代替として、このシグマデルタ変調器デバイスは、1つの単一の段のみ、または3つ以上の段を備えてよい。
【0040】
本シグマデルタ変調器構成体100は、1つの量子化器素子Qを備え、この量子化器素子は、上記の連続時間シグマデルタ変調器CT_SDMにカップリングされている。この連続時間シグマデルタ変調器CT_SDMおよびこの量気化器素子Qは、1つの連続時間シグマデルタアナログデジタル変換器を形成する。
【0041】
上記の第1の変調器段M_1は、上記の第1の変調器段の入力信号および/または上記の第1の変調器段のフィードバック信号を調整するための少なくとも1つのチューニング素子を備える。
【0042】
上記の第1の変調器段M_1は、たとえば1つの第1のオペレーショナルトランスコンダクタンスアンプOTA1,1つの第1の抵抗R1,および1つの第1の積分キャパシタC1を備える。好ましくはこの第1の抵抗R1は、この第1の抵抗R1の抵抗値が上記の入力信号を調整するための所定の範囲においてチューナブルであるように構成されている。
【0043】
さらに、上記の第1の変調器段は、1つの第1のデジタルアナログ変換器DAC1を備える。この第1のデジタルアナログ変換器DAC1は、上記の量子化器Q1の出力とカップリングされている。上記の第1の抵抗R1は、たとえば1つのトリミング抵抗アレイを備える。
【0044】
上記の第2の変調器段M_2は、たとえば、1つの第2のオペレーショナルトランスコンダクタンスアンプOTA2、1つの第2の入力抵抗R2,および1つの第2の積分キャパシタC2を有する、1つの第2の積分器モジュールを備える。さらにこの第2の変調器段は、1つの第2のデジタルアナログ変換器DAC2を備える。第2のデジタルアナログ変換器DAC2の入力は、上記の量子化器素子Qの出力とカップリングされている。
【0045】
上記の量子化器素子Qは、この量子化器素子Qの入力信号を、少なくとも1つの所定の基準信号と比較するように構成されている。
【0046】
本シグマデルタ変調器構成体100は、1つのデジタル積分器Int_dを備える。このデジタル積分器Int_dの入力は、上記の量子化器素子Qの出力とカップリング可能である。
【0047】
追加として、本シグマデルタ変調器構成体100は、1つの所与の数のスイッチSw1,...,Sw8を備え、これらは上記の連続時間シグマデルタ変調器CT_SDMを、上記のデジタル積分器Int_dを備える1つの一次のインクリメンタル型のシグマデルタアナログデジタル変換器INC_ADCに転換するように配設されかつ構成されている。
【0048】
具体的には、本シグマデルタ変調器構成体100は、所与の数のスイッチSw1,...,Sw8を備え、これらは上記の第2の変調器段が、または、1つのより高次のシグマデルタ変調器の場合には上記の第1の変調器段を除く全ての段が、バイパスされ、そしてこの第1の変調器段が直接上記の量子化器素子Qの1つの入力にカップリングされてよい。
【0049】
たとえば本シグマデルタ変調器構成体100のスイッチSw1〜Sw6は、このシグマデルタ変調器構成体100の動作を設定するために用いられている。第1の入力スイッチSw1および第2の入力スイッチSw2は、チューニングモードの際に、所定の基準電圧を上記のインクリメンタル型のシグマデルタADC INC_ADCの入力に供給するために使用されている。第1および第2のリセットスイッチSw7,Sw8は、上記の積分器(複数)のそれぞれの積分キャパシタC1,C2を短絡することによって、これらの積分器をリセットするために使用される。
【0050】
本シグマデルタ変調器構成体100の様々な動作モード用のスイッチSw1〜Sw8の状態および選択信号SELを以下の表に一覧で示す。
【0051】
図4に示すシグマデルタ構成体は、任意に追加で1つのデマルチプレクサDE_Muxを備え、このデマルチプレクサは上記の選択信号SELによって制御されている。この場合このデマルチプレクサDE_Muxは1つのスイッチ機能を備える。
【0052】
[表1]
表1: スイッチ状態
【0053】
上記の制御装置Ctrlは、供給される上記のデジタル積分器Int_dの出力を受信するように構成されている。
【0054】
この制御装置Ctrlは、本シグマデルタ変調器構成体100と同じチップ上に集積されていてよい。代替としてこの制御装置Ctrlは、分離されたユニットとして、または部分的にこの同じチップ上に集積されたユニットとして構成されていてよい。この制御装置Ctrlは、1つの状態機械を構成してよい。配線接続されたルックアップテーブルが正しいチューニングを決定するために使用されてよい。
【0055】
上記の制御装置Ctrlは、上記のシグマデルタ構成体の上記の連続時間シグマデルタ変調器CT_SDMを制御するように構成されている。
【0056】
本シグマデルタ変調器構成体100の本質的な利点は、同一の抵抗およびキャパシタを有する第2の回路を備える必要が無いことである。追加されるデジタル回路の量は、共に同じビット幅の1つの加算器および1つのレジスタを備える1つのデジタル積分器、および上記のチューニングを制御するための1つの状態機械のみであってよい。この加算器のビット幅は、上記の連続時間シグマデルタ変調器ADCの所望の精度に依存する。
【0057】
図5は、1つの一次インクリメンタル型のシグマデルタアナログデジタル変換器INC_ADCの1つの一般的な形態を示す。
【0058】
既知のDC信号を上記のインクリメンタル型のシグマデルタADC INC_ADCの入力に印加する場合、所定の数のクロックサイクルの経過の後、このインクリメンタル型のシグマデルタADC INC_ADCの出力値が、kb1=ka1となる時の出力に等しい1つの既知の出力値と比較することができる。
【0059】
このインクリメンタル型のシグマデルタADC INC_ADCによって行われる変換の精度は、積分されたサイクルの数、および上記の量子化器および回路ブロックのノイズに依存する。1つの一次シングルビットインクリメンタル型のシグマデルタADCに対して達成されるビット分解能は、量子化のみからは、ログ2底の積分されるサンプル数に等しい。
【0060】
図6は、較正アルゴリズムの1つの実施形態を示す。以下では、このアルゴリズムが詳細に説明される。このアルゴリズムは、1つのプログラムとして実行することができる。
【0061】
たとえばこのプログラムはステップS1で開始する。上記の較正アルゴリズムは、スタンバイモードからの起動動作またはウェークアップ動作の一部であってよい。この較正アルゴリズムは、製造後に、ワンタイムプログラマブル(OTP)メモリにプログラミングされた、チューニングモードの設定を用いて実行されてもよい。
【0062】
好ましくは、1つの任意に追加されるステップS2において、上記の第1の抵抗R1のトリミング抵抗アレイの暫定的な設定が所与の暫定的なトリミング制御信号によって実行される。この暫定的な設定は、このトリミング抵抗アレイの可能な設定のいずれであってもよい。
【0063】
ステップS3において、上記の連続時間シグマデルタ変調器CT_SDMが1つの一次インクリメンタル型のシグマデルタADC INC_ADCに転換されるように、上記のシグマデルタ変調器構成体100のスイッチSw1,...,Sw8のスイッチ設定を制御するための1つの第1の制御信号が供給される。
【0064】
たとえば、上記の第1の抵抗R1のトリミング抵抗アレイの値をチューニングするために、上記のシグマデルタ変調器構成体100は、図4に示すように、チューニングモードに設定される。この設定においては、上記の第1の積分器は、量子化器素子Qの1つの入力に直接接続されており、一方上記の第2の積分器は切り離されている。この第1の積分器は、上記の第1のリセットスイッチSw7を短時間クローズし、そして上記の一次インクリメンタル型のシグマデルタADC INC_ADCの動作を開始する前に、このスイッチを再度オープンすることによってリセットされる。上記のデジタル積分器Int_dもデジタル的にリセットされる。
【0065】
ステップS5において、所定の基準電圧が上記の一次インクリメンタル型のシグマデルタADC INC_ADCの入力に供給されるように、上記のシグマデルタ変調器構成体100のスイッチSw1,...,Sw8のスイッチ設定を制御するための、1つの第2の制御信号が供給される。
【0066】
たとえば、図4に示すように、第1の入力スイッチSw1がオープンされ、そして第2の入力スイッチSw2がクローズされる。
【0067】
ステップS7において、1つのトリミング制御信号が、上記のデジタル積分器Int_dからの1つの出力信号に基づいて決定され、この出力信号は、所定の時間経過後に受信されたものである。このトリミング制御信号は、上記の制御装置Ctrlの出力に供給される。続いて上記の第1の抵抗R1のトリミング抵抗アレイが、このトリミング制御信号に従って調整される。
【0068】
好ましくは、上記のトリミング制御信号は、上記のデジタル積分器によってNクロックサイクル後に供給される出力値に基づいて決定される。たとえば、上記の一次インクリメンタル型のシグマデルタADC INC_ADCは、この入力に上記の基準電圧が印加された後、所定の時間長の間動作する。この所定の時間長後、たとえばNクロックサイクル後、上記のデジタル積分器Int_dからの出力値が取り込まれ、そして所定の基準値または基準範囲と比較される。取得された値がこの基準値または基準範囲より上であれば、上記の第1の抵抗R1の値が増加される。取得された値がこの基準値または基準範囲より下であれば、上記の第1の抵抗R1の値は減少される。
【0069】
上記の第1の抵抗R1のトリミング抵抗アレイの設定を調整した後、ステップS9において、上記のインクリメンタル型のシグマデルタADC INC_ADCはリセットされ、そして同じ入力基準電圧を用いて新たな測定が実行される。
【0070】
たとえば、上記の第1の抵抗R1のトリミング抵抗アレイの設定を調整した後、上記の第1のリセットスイッチSw7をクローズし、そして上記のシグマデルタ変調器の動作が再始動される前に、このスイッチをオープンすることによって、上記のインクリメンタル型のシグマデルタADC INC_ADCはリセットされる。上記のデジタル積分器Int_dもリセットされる。
【0071】
以上の処理は、上記のインクリメンタル型のシグマデルタADCの出力値が所望の範囲となるまで続けられる。もし所望の範囲となった場合、このチューニングアルゴリズムは、ステップS11で終了する。上記のシグマデルタ変調器構成体100は、リセットモードに入り、上記の積分キャパシタC1,C2をリセットする。次にこのシグマデルタ変調器構成体は、ノーマルモードに設定され、そしてこの回路のノーマル動作が開始される。
【0072】
好ましくは、上記の暫定的な設定は、上記のトリミング抵抗アレイの抵抗が典型的なプロセスコーナー(process corner)における目的とする抵抗に等しくなる設定である。この場合、このトリミング抵抗アレイの抵抗値がこの暫定的な設定において、プロセスばらつきによる抵抗値の変動を表す統計的分布の平均値に等しくなると推定され、必要な測定および必要な上記のトリミング抵抗アレイの調整の回数が極小化されることが期待される。
【0073】
上記のトリミング抵抗アレイの初期値を設定した後、1つの基準信号が上記のインクリメンタル型のシグマデルタADC INC_ADCの入力に印加され、そしてNクロックサイクル後(Nは整数であり、たとえば64である)、その出力値が測定される。
【0074】
図1に示すように、上記の第1の抵抗R1および上記の第1の変調器段の電流ia1によって実現される、上記のループフィルタ係数kb1とka1との間の所望の比に基づいて、上記の入力信号および上記の所望のチューニング精度、すなわち上記のインクリメンタル型のシグマデルタADCの出力値の上限および下限が用いられて、上記の抵抗R1が所望の精度内でこの電流ia1にチューニングされたかどうかが決定される。このチューニングアルゴリズムの例においては、上記のインクリメンタル型のシグマデルタADCの出力値は、まずこの上限と比較される。もしこの出力値がこの上限より上である場合、上記の第1の抵抗R1の抵抗を増加するために、上記のトリミング抵抗アレイが調整され、これはkb1/ka1の比を所望の値に向かって低減することになる。
【0075】
もし上記のインクリメンタル型のシグマデルタADCの出力値が上記の下限より下である場合、この出力値は次に、次のステップにおいて、この下限と比較される。もしこの出力値がこの下限より下である場合、上記の第1の抵抗R1の抵抗を低減するために、上記のトリミング抵抗アレイが調整され、これはkb1/ka1の比を所望の値に向かって増加することになる。
【0076】
もし測定された上記のインクリメンタル型のシグマデルタADCの出力値が、上記のトリミング抵抗アレイを調整した後で、上記の上限より上または上記の下限より下である場合、上記のインクリメンタル型のシグマデルタADC INC_ADCはリセットされ、同じ入力基準電圧を用いて新たな測定が実行される。
【0077】
以上の処理は、上記のインクリメンタル型のシグマデルタADCの出力値が、上記の上限より下かつ上記の下限より上となるまで続けられる。もし所望の範囲となった場合、このチューニングアルゴリズムは終了する。
【0078】
もう1つの実施形態においては、上記の第1の抵抗R1のトリミング抵抗アレイは最小の抵抗値の設定に暫定的に設定される。次に上述のアルゴリズムの実施形態と同様に、測定が開始される。しかしながら、1つの単一の限界値のみが必要である。これは上記のインクリメンタル型のシグマデルタADCの出力値が上記の上限より下かどうかを決定することのみが必要であるからである。
【0079】
同様に、もう1つの実施形態においては、上記の第1の抵抗R1のトリミング抵抗アレイは、最大の抵抗値の設定に暫定的に設定される。上述のアルゴリズムの実施形態と同様に、測定が開始される。ここでも、1つの単一の限界値のみが必要である。これは上記のインクリメンタル型のシグマデルタADCの出力値が上記の下限より上かどうかを決定することのみが必要であるからである。
【0080】
これらの代替実施例の両方において、上記のアルゴリズムにおける最悪のケースの繰り返し回数は、上記のトリミング抵抗アレイの設定の数に等しい。最初に説明した例においては、この繰り返しの数は、もし上記の暫定的な値が上記のトリミング抵抗アレイの設定の中央に設定されると最小となる。この場合、最大の繰り返し回数は、設定の数の半分に等しくなる。
【0081】
さらに複雑な探索アルゴリズム、たとえば分割統治法に基づいたアルゴリズムを用いることができる。しかしながら、これらのアルゴリズムの複雑さは、上記のチューニングアルゴリズムを実装するために必要なデジタル論理の量を増大し得る。
【符号の説明】
【0082】
10 : システム
100 : シグマデルタ変調器構成体
C : RC積分器のキャパシタ
C_Gm : トランスコンダクタ出力キャパシタ
C1 : 第1の積分キャパシタ
C2 : 第2の積分キャパシタ
Ctrl : 制御装置
CT_SDM : 連続時間シグマデルタ変調器
DAC : デジタルアナログ変換器
DAC1 : 第1のデジタルアナログ変換器
DAC2 : 第2のデジタルアナログ変換器
DE_Mux : デマルチプレクサ
Diff : 差分素子
Gm : トランスコンダクタ
ifa : RC積分器の電流
ifb : GmC積分器の電流
INC_ADC: インクリメンタル型のシグマデルタADC
Int_a : アナログ積分器
Int_d : デジタル積分器
k : 重みづけ素子
M_1,M_2: 第1および第2の変調器段
OTA : オペレーショナル トランスコンダクタンスアンプ
OTA1 : 第1のオペレーショナル トランスコンダクタンスアンプ
OTA2 : 第2のオペレーショナル トランスコンダクタンスアンプ
OUT : デジタル積分器の出力信号
Q : 量子化器素子
R1 : 第1の抵抗
R2 : 第2の抵抗
Rb : RC積分器の抵抗
RC_Int : RC積分器
S1〜S9 : 処理ステップ
Sw1〜Sw8: スイッチ
Vin : 入力信号
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【国際調査報告】