(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】2019522307
(43)【公表日】20190808
(54)【発明の名称】複数の選択ゲートと異なるバイアス条件を有するメモリ素子
(51)【国際特許分類】
   G11C 16/04 20060101AFI20190712BHJP
   H01L 21/8239 20060101ALI20190712BHJP
   H01L 27/105 20060101ALI20190712BHJP
   H01L 27/11524 20170101ALI20190712BHJP
   H01L 27/11556 20170101ALI20190712BHJP
   H01L 27/1157 20170101ALI20190712BHJP
   H01L 27/11582 20170101ALI20190712BHJP
   H01L 21/336 20060101ALI20190712BHJP
   H01L 29/788 20060101ALI20190712BHJP
   H01L 29/792 20060101ALI20190712BHJP
   G11C 16/24 20060101ALI20190712BHJP
【FI】
   !G11C16/04 170
   !H01L27/105 448
   !H01L27/105 449
   !H01L27/11524
   !H01L27/11556
   !H01L27/1157
   !H01L27/11582
   !H01L29/78 371
   !G11C16/24 100
【審査請求】有
【予備審査請求】未請求
【全頁数】85
(21)【出願番号】2019500431
(86)(22)【出願日】20170615
(85)【翻訳文提出日】20190227
(86)【国際出願番号】US2017037716
(87)【国際公開番号】WO2018009326
(87)【国際公開日】20180111
(31)【優先権主張番号】15/205,574
(32)【優先日】20160708
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT
(71)【出願人】
【識別番号】595168543
【氏名又は名称】マイクロン テクノロジー,インク.
【住所又は居所】アメリカ合衆国,アイダホ州 83716−9632,ボイズ,サウス フェデラル ウェイ 8000
(74)【代理人】
【識別番号】100074099
【弁理士】
【氏名又は名称】大菅 義之
(74)【代理人】
【識別番号】100106851
【弁理士】
【氏名又は名称】野村 泰久
(72)【発明者】
【氏名】合田 晃
【住所又は居所】アメリカ合衆国,アイダホ州 83706,ボイズ,イースト モントレー ドライブ 1818
(72)【発明者】
【氏名】リゥ,ハイタオ
【住所又は居所】アメリカ合衆国,アイダホ州 83716,ボイズ,イースト エスカープメント コート 6582
(72)【発明者】
【氏名】リー,チャンヒョン
【住所又は居所】アメリカ合衆国,アイダホ州 83716,ボイズ,イースト フェリー リム コート 5404
【テーマコード(参考)】
5B225
5F083
5F101
【Fターム(参考)】
5B225BA01
5B225EA05
5B225ED10
5B225FA06
5F083EP02
5F083EP18
5F083EP22
5F083EP23
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5F083ZA13
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5F083ZA28
5F101BA23
5F101BA29
5F101BA35
5F101BA36
5F101BA45
5F101BA53
5F101BB02
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5F101BB08
5F101BD13
5F101BD16
5F101BD22
5F101BD30
5F101BD33
5F101BD34
5F101BE02
5F101BE05
5F101BE07
5F101BF01
5F101BF05
5F101BF09
(57)【要約】
いくつかの実施形態は、導電線とメモリ素子の第1のメモリセルストリングとの間に直列に結合された第1及び第2の選択ゲート、ならびに導電線とメモリ素子の第2のメモリセルストリングとの間に直列に結合された第3及び第4の選択ゲートを使用する装置及び方法を含む。メモリ素子は、メモリ素子の動作中に、第1、第2、第3、及び第4の選択ゲートにそれぞれ第1、第2、第3、及び第4の電圧を供給するための第1、第2、第3、及び第4の選択線をそれぞれ含むことができる。第1及び第2の電圧は同じ値を有することができる。第3及び第4の電圧は異なる値を有することができる。
【選択図】図2F
【特許請求の範囲】
【請求項1】
装置であって、
導電線と、
第1のメモリセルストリング及び第2のメモリセルストリングと、
前記導電線と前記第1のメモリセルストリングとの間に直列に結合された第1の選択ゲート及び第2の選択ゲートであって、前記第1の選択ゲートが前記装置の第1の階層に設置され、前記第2の選択ゲートが前記装置の第2の階層に設置された前記第1の選択ゲート及び前記第2の選択ゲートと、
前記導電線と前記第2のメモリセルストリングとの間に直列に結合された第3の選択ゲート及び第4の選択ゲートであって、前記第3の選択ゲートが前記第1の階層に設置され、前記第4の選択ゲートが前記第2の階層に設置された前記第3の選択ゲート及び前記第4の選択ゲートと、
前記装置の動作の間中に前記第1の選択ゲートに第1の電圧を供給するための第1の選択線と、
前記動作の間中に前記第2の選択ゲートに第2の電圧を供給するための第2の選択線であって、前記第1及び第2の電圧が同じ値を有する前記第2の選択線と、
前記動作の間中に前記第3の選択ゲートに第3の電圧を供給するための第3の選択線と、
前記動作の間中に前記第4の選択ゲートに第4の電圧を供給するための第4の選択線であって、前記第3及び前記第4の電圧が異なる値を有する前記第4の選択線と
を含む、前記装置。
【請求項2】
前記第1のメモリセルストリングに結合された第1の制御線と、
前記第2のメモリセルストリングに結合された第2の制御線とをさらに含み、
前記第2の制御線が前記第1の制御線とは異なり、
前記動作が、前記第1のメモリセルストリングのメモリセルに情報を記憶する動作、及び前記第1のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を含む、請求項1に記載の装置。
【請求項3】
前記第1及び前記第2のメモリセルストリングによって共有された制御線をさらに含み、
前記動作が、前記第1のメモリセルストリングのメモリセルに情報を記憶する動作、及び前記メモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を含む、請求項1に記載の装置。
【請求項4】
前記第1の選択線が、前記装置の追加動作の間中に、前記第1の選択ゲートに第5の電圧を供給し、
前記第2の選択線が、前記追加動作の間中に、前記第2の選択ゲートに第6の電圧を供給し、前記第5及び前記第6の電圧が同じ値を有し、
前記第3の選択線が、前記追加動作の間中に、前記第3の選択ゲートに第7の電圧を供給し、
前記第4の選択線が、前記追加動作の間中に、前記第4の選択ゲートに第8の電圧を供給し、前記第7及び前記第8の電圧が同じ値を有し、前記第5及び前記第7の電圧が異なる値を有する、請求項1に記載の装置。
【請求項5】
前記第1及び前記第3の電圧が前記装置の同じ信号によって供給される、請求項1に記載の装置。
【請求項6】
前記第1及び前記第3の電圧が前記装置の異なる信号によって供給される、請求項1に記載の装置。
【請求項7】
基板をさらに含み、前記第1のメモリセルストリングが、前記基板と前記第1及び前記第2の選択ゲートとの間に設置される、請求項1に記載の装置。
【請求項8】
前記装置がメモリ素子を含み、前記メモリ素子が、第1のメモリセルブロックと第2のメモリセルブロックとを含み、前記第1のメモリセルストリングが前記第1のメモリセルブロックに含まれ、前記第2のメモリセルストリングが前記第2のメモリセルブロックに含まれ、
前記第2のメモリセルブロックが非選択状態ブロックである場合、前記動作の間中に、前記第3の電圧が、前記第4の電圧の値よりも大きい値を有する、請求項1に記載の装置。
【請求項9】
前記装置がメモリ素子を含み、前記メモリ素子が、第1のメモリセルブロックと第2のメモリセルブロックとを含み、前記第1のメモリセルストリングが前記第1のメモリセルブロックに含まれ、前記第2のメモリセルストリングが前記第2のメモリセルブロックに含まれ、
前記第2のメモリセルブロックが選択状態ブロックである場合、消去動作の間中に、前記第3の電圧が、前記第4の電圧の値よりも小さい値を有する、請求項1に記載の装置。
【請求項10】
基板をさらに含み、前記第1及び前記第2の選択ゲートが、前記第1のメモリセルストリングと前記基板との間に設置される、請求項1に記載の装置。
【請求項11】
前記導電線と前記第1のメモリセルストリングとの間に、前記第1及び前記第2の選択ゲートと直列に結合された第5の選択ゲートと、
前記導電線と前記第2のメモリセルストリングとの間に、前記第3及び前記第4の選択ゲートと直列に結合された第6の選択ゲートと
をさらに含む、請求項1に記載の装置。
【請求項12】
前記第1の選択ゲートが、第1の部分と、前記第1の部分に接触する第2の部分とを含み、前記第1及び前記第2の部分が異なる抵抗を有する、請求項1に記載の装置。
【請求項13】
前記第1の部分が多結晶シリコン部分であり、前記第2の部分が金属部分及びシリサイド部分のうちの一方である、請求項12に記載の装置。
【請求項14】
前記第1、前記第2、前記第3、及び前記第4の選択ゲートの各々が電界効果トランジスタ構造を含む、請求項1に記載の装置。
【請求項15】
前記第1、前記第2、前記第3、及び前記第4の選択ゲートの各々が電荷蓄積素子を含む、請求項1に記載の装置。
【請求項16】
前記第1及び前記第2のメモリセルストリングの各々がメモリセルを含み、前記メモリセルが浮遊ゲートメモリセル構造を含む、請求項1に記載の装置。
【請求項17】
前記第1及び前記第2のメモリセルストリングの各々がメモリセルを含み、前記メモリセルがチャージトラップメモリセル構造を含む、請求項1に記載の装置。
【請求項18】
装置であって、
導電材料領域とソースとの間に延在する柱であって、前記柱が、第1の区分、第2の区分、及び第3の区分を含み、前記第2の区分が前記第1の区分と前記第3の区分との間にある前記柱と、
前記柱の前記第1の区分に沿って設置され、前記柱の前記第1の区分から第1の距離のところに側壁を有した導電材料を含む第1の選択ゲートと、
前記柱の前記第2の区分に沿って設置され、前記柱の前記第2の区分から第2の距離のところに側壁を有した導電材料を含む第2の選択ゲートと、
前記柱の前記第3の区分に沿って設置されたメモリセルストリング及び複数の導電材料であって、前記複数の導電材料の各導電材料が、前記柱の前記第3の区分から第3の距離のところに側壁を含み、前記第3の距離が前記第1及び前記第2の距離のそれぞれとは異なり、前記第1及び前記第2の選択ゲートが、前記装置の動作の間中に異なる値を有する電圧を受ける、前記メモリセルストリング及び前記複数の導電材料と
を含む、前記装置。
【請求項19】
追加の複数の導電材料に結合された追加のメモリセルストリングをさらに含み、前記追加の複数の導電材料が、前記柱の前記第3の区分に沿って設置された前記複数の導電材料とは異なり、
前記動作が、前記追加のメモリセルストリングのメモリセルに情報を記憶する動作、及び前記追加のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を含み、
前記複数の導電材料が前記装置の第1の制御線の一部であり、前記追加の複数の導電材料が前記装置の第2の制御線の一部である、請求項18に記載の装置。
【請求項20】
追加のメモリセルストリングをさらに含み、
前記複数の導電材料が前記装置の制御線の一部であり、前記追加のメモリセルストリングが、前記制御線を、前記柱の前記第3の区分に沿って設置された前記メモリセルストリングと共有し、
前記動作が、前記追加のメモリセルストリングのメモリセルに情報を記憶する動作、及び前記追加のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を含む、請求項18に記載の装置。
【請求項21】
前記動作が、前記メモリセルストリングのメモリセルから情報を消去することを含む、請求項18に記載の装置。
【請求項22】
前記第3の距離が前記第1及び前記第2の距離のそれぞれよりも大きい、請求項18に記載の装置。
【請求項23】
前記第1の選択ゲートが前記導電材料領域と前記メモリセルストリングとの間にあり、前記導電材料領域が前記装置のデータ線の一部である、請求項18に記載の装置。
【請求項24】
前記第1の選択ゲートが、前記メモリセルストリングと前記ソースとの間にある、請求項18に記載の装置。
【請求項25】
前記第1及び前記第2の選択ゲートの少なくとも一方が金属部分を含む、請求項18に記載の装置。
【請求項26】
前記第1及び前記第2の選択ゲートの少なくとも一方がシリサイド部分を含む、請求項18に記載の装置。
【請求項27】
装置であって、
導電材料領域とソースとの間に延在する柱であって、前記柱が、第1の区分、第2の区分、及び第3の区分を含み、前記第2の区分が前記第1の区分と前記第3の区分との間にある、前記柱と、
前記柱の前記第1の区分に沿って設置された第1の選択ゲートであって、前記第1の選択ゲートが第1の厚さを有した導電材料を含む、前記第1の選択ゲートと、
前記柱の前記第2の区分に沿って設置された第2の選択ゲートであって、前記第2の選択ゲートが第2の厚さを有した導電材料を含み、前記第1の厚さが前記第2の厚さよりも大きい、前記第2の選択ゲートと、
前記柱の前記第3の区分に沿って設置されたメモリセルストリング及び制御線と
を含む、前記装置。
【請求項28】
前記柱が、第1の導電型の第1の材料と第2の導電型の第2の材料とを含み、
前記第1の材料が、前記柱の前記第1の区分内の位置で前記第2の材料に接触する、請求項27に記載の装置。
【請求項29】
前記第1の導電型がn型を含み、前記第2の導電型がp型を含む、請求項28に記載の装置。
【請求項30】
前記第1及び前記第2の選択ゲートの少なくとも一方の前記導電材料が金属部分を含む、請求項27に記載の装置。
【請求項31】
前記第1及び前記第2の選択ゲートの少なくとも一方の前記導電材料がシリサイド部分を含む、請求項27に記載の装置。
【請求項32】
前記第1及び前記第2の選択ゲートの少なくとも一方の前記導電材料が、第1の部分と第2の部分とを含み、
前記第1の部分が前記柱と前記第2の部分との間にあり、前記第1の部分が多結晶シリコンを含み、前記第2の部分が金属及びシリサイドの一方を含む、請求項27に記載の装置。
【請求項33】
前記第1及び前記第2の選択ゲートが、前記装置の動作の間中に、異なる値を有した電圧を受ける、請求項27に記載の装置。
【請求項34】
装置であって、
導電材料領域とソースとの間に延在する柱と、
前記柱の第1の区分に沿って設置された第1の選択ゲートであって、前記第1の選択ゲートが、第1の導電部分と、前記第1の導電部分に接触する第2の導電部分とを含み、前記第1及び前記第2の導電部分が異なる抵抗を有する、前記第1の選択ゲートと、
前記柱の第2の区分に沿って設置された第2の選択ゲートであって、前記第2の選択ゲートが、第1の導電部分と、前記第2の選択ゲートの前記第1の導電部分に接触する第2の導電部分とを含み、前記第2の選択ゲートの前記第1及び前記第2の導電部分が異なる抵抗を有する、前記第2の選択ゲートと、
前記柱の第3の区分に沿って設置されたメモリセルストリング及び制御線と
を含む、前記装置。
【請求項35】
前記第1の選択ゲート及び前記第2の選択ゲートの少なくとも一方において、前記第1の導電部分が多結晶シリコン部分であり、前記第2の導電部分が金属部分である、請求項34に記載の装置。
【請求項36】
前記第1の選択ゲート及び前記第2の選択ゲートの少なくとも一方において、前記第1の導電部分が多結晶シリコン部分であり、前記第2の導電部分がシリサイド部分である、請求項34に記載の装置。
【請求項37】
前記制御線の少なくとも1つの導電線が、第1の導電部分と、前記少なくとも1つの導電線の前記第1の導電部分に接触する第2の導電部分とを含み、
前記少なくとも1つの導電線の前記第1及び前記第2の導電部分が異なる抵抗を有する、請求項34に記載の装置。
【請求項38】
前記少なくとも1つの導電線が含む前記第2の導電部分が、金属部分またはシリサイド部分のいずれかである、請求項37に記載の装置。
【請求項39】
前記第1及び前記第2の選択ゲートが、前記装置の動作の間中に、異なる値を有した電圧を受ける、請求項34に記載の装置。
【請求項40】
メモリ素子の動作の間中に、前記メモリ素子の第1の選択線に第1の電圧を印加することであって、前記第1の選択線が前記メモリ素子の第1の選択ゲートに結合された、前記第1の電圧を印加すること、
前記動作の間中に、前記メモリ素子の第2の選択線に第2の電圧を印加することであって、前記第1及び前記第2の電圧が同じ値を有し、前記第2の選択線が前記メモリ素子の第2の選択ゲートに結合され、前記第1の選択ゲートが装置の第1の階層に設置され、前記第2の選択ゲートが前記装置の第2の階層に設置され、前記第1及び前記第2の選択ゲートが、データ線と前記メモリ素子の第1のメモリセルストリングとの間に直列に結合された、前記第2の電圧を印加すること、
前記動作の間中に、前記メモリ素子の第3の選択線に第3の電圧を印加することであって、前記第3の選択線が前記メモリ素子の第3の選択ゲートに結合された、前記第3の電圧を印加すること、ならびに
前記動作の間中に、前記メモリ素子の第4の選択線に第4の電圧を印加することであって、前記第3及び前記第4の電圧が異なる値を有し、前記第4の選択線が前記メモリ素子の第4の選択ゲートに結合され、前記第3の選択ゲートが前記装置の前記第1の階層に設置され、前記第4の選択ゲートが前記装置の前記第2の階層に設置され、前記第3及び前記第4の選択ゲートが、前記データ線と前記メモリ素子の第2のメモリセルストリングとの間に直列に結合された、前記第4の電圧を印加すること
を含む、方法。
【請求項41】
前記第1及び前記第2のメモリセルストリングが同じアクセス線に結合される、請求項40に記載の方法。
【請求項42】
前記第1及び前記第2のメモリセルストリングが異なるアクセス線に結合される、請求項40に記載の方法。
【請求項43】
前記動作の間中に、前記第1のメモリセルストリングのメモリセルから情報を読み出すことをさらに含む、請求項40に記載の方法。
【請求項44】
前記動作の間中に、前記第1のメモリセルストリングのメモリセルに情報を記憶することをさらに含む、請求項40に記載の方法。
【請求項45】
前記メモリ素子の追加動作の間中に、前記第1及び前記第3の選択線に第5の電圧を印加すること、ならびに
前記追加動作の間中に、前記メモリ素子の前記第2及び前記第4の選択線に第6の電圧を印加することをさらに含み、
前記第5及び前記第6の電圧が異なる値を有する、請求項40に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
[優先権出願]
本出願は、2016年7月8日に出願された米国特許出願第15/205,574号に基づく優先権の利益を主張するものであり、参照によりその全体が本明細書に組み込まれる。
【0002】
[背景技術]
コンピュータ及び多くの電子製品で情報を記憶するために、メモリ素子が広く使われている。メモリ素子は、一般に多数のメモリセルを備えている。メモリ素子は、メモリセルに情報を記憶するための書込み動作、記憶された情報を読み出すための読出し動作、及びメモリセルの一部または全部から情報(例えば、もはや用いられない情報)を消去するための消去動作を実行する。これらの動作中に、メモリセルの近くで漏れ電流などの事象が起こり得る。そのような事象は、メモリ素子の一部の動作(例えば、読出し動作及び書込み動作)の効率を低下させる場合がある。その反面、メモリ素子の他の動作(例えば、消去動作)に対して、そのような事象は役に立つことがある。このように、漏れ電流などの事象の影響を均衡させるように、メモリ素子を設計してそれを動作させることは、難題を来す可能性がある。
【図面の簡単な説明】
【0003】
【図1】本明細書に記載されるいくつかの実施形態による、メモリ素子の形態をとる装置のブロック図を示す。
【図2A】本明細書に記載されるいくつかの実施形態による、メモリセルストリング、選択回路、及び二重ドレイン選択線を備えたメモリアレイを含むメモリ素子の一部のブロック図を示す。
【図2B】本明細書に記載されるいくつかの実施形態による、二重ドレイン選択ゲートを含む図2Aのメモリ素子の概略図を示す。
【図2C】本明細書に記載されるいくつかの実施形態による、図2Bのメモリ素子の一部の概略図を示す。
【図2D】本明細書に記載されるいくつかの実施形態によるメモリ素子の読出し動作、書込み動作、及び消去動作の間に、図2A〜図2Cのメモリ素子の信号にもたらされる電圧の値の例を示す表である。
【図2E】本明細書に記載されるいくつかの実施形態による、図2A〜図2Cのメモリ素子の変形例の信号にもたらされる電圧の値の例を示す表である。
【図2F】本明細書に記載されるいくつかの実施形態による、図2A〜図2Cのメモリ素子の一部の構造の側面図を示す。
【図2G】本明細書に記載されるいくつかの実施形態による、図2Fのメモリ素子部分の構造の上面図を示す。
【図2H】本明細書に記載されるいくつかの実施形態によるメモリ素子の一部分の側壁を含む図2Fのメモリ素子構造の一部の詳細を示す。
【図2I】本明細書に記載されるいくつかの実施形態による、図2Hのメモリ素子の一部分である種々の側壁の間の距離における変形、及び図2Hのメモリ素子200部分の選択ゲートの厚さにおける変形を示す。
【図2J】本明細書に記載されるいくつかの実施形態による、図2Hのメモリ素子の一部分である種々の側壁の間の距離における変形、及び図2Hのメモリ素子200部分の選択ゲートの厚さにおける変形を示す。
【図2K】本明細書に記載されるいくつかの実施形態による、図2Hのメモリ素子の一部分である種々の側壁の間の距離における変形、及び図2Hのメモリ素子200部分の選択ゲートの厚さにおける変形を示す。
【図2L】本明細書に記載されるいくつかの実施形態による、図2Hのメモリ素子の一部分である種々の側壁の間の距離における変形、及び図2Hのメモリ素子200部分の選択ゲートの厚さにおける変形を示す。
【図2M】本明細書に記載されるいくつかの実施形態による、図2Hのメモリ素子の一部分である種々の側壁の間の距離における変形、及び図2Hのメモリ素子200部分の選択ゲートの厚さにおける変形を示す。
【図3A】本明細書に記載されるいくつかの実施形態による、二重ドレイン選択線及び二重ソース選択線を含む別のメモリ素子の一部のブロック図を示し、図2Aのメモリ素子の変形であり得る。
【図3B】本明細書に記載されるいくつかの実施形態による、二重ドレイン選択ゲート及び二重ソース選択ゲートを含む図3Aのメモリ素子の概略図を示す。
【図3C】本明細書に記載されるいくつかの実施形態による、図3Bのメモリ素子の一部の概略図を示す。
【図3D】本明細書に記載されるいくつかの実施形態によるメモリ素子の読出し動作、書込み動作、及び消去動作の間に、図3A〜図3Cのメモリ素子の信号にもたらされる電圧の値の例を示す表である。
【図3E】本明細書に記載されるいくつかの実施形態による、図3A〜図3Cのメモリ素子の変形例の信号にもたらされる電圧の値の例を示す表である。
【図3F】本明細書に記載されるいくつかの実施形態による、図3A〜図3Cのメモリ素子の一部の構造の側面図を示す。
【図3G】本明細書に記載されるいくつかの実施形態による、図3Fのメモリ素子部分の構造の上面図を示す。
【図4A】本明細書に記載されるいくつかの実施形態による、三重ドレイン選択ゲート及び三重ソース選択ゲートを含むメモリ素子の一部の概略図を示す。
【図4B】本明細書に記載されるいくつかの実施形態による、三重ドレイン選択ゲート及び三重ソース選択ゲートを含むメモリ素子の一部の構造を示す。
【図5A】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図5B】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図6A】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図6B】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図7A】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図7B】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図8A】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図8B】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図8C】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図8D】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図9A】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図9B】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図9C】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図9D】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図10A】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図10B】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図10C】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図10D】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図11A】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図11B】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図11C】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図11D】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図11E】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図11F】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図12A】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図12B】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図13A】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図13B】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図14A】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図14B】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図15】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図16】本明細書に記載されるいくつかの実施形態による、複数の選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図17】本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分(例えば、多結晶部分及び金属部分)を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図18】本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分(例えば、多結晶部分及び金属部分)を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図19】本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分(例えば、多結晶部分及び金属部分)を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図20】本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分(例えば、多結晶部分及び金属部分)を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図21】本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分(例えば、多結晶部分及び金属部分)を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図22】本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分(例えば、多結晶部分及びシリサイド部分)を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図23】本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分(例えば、多結晶部分及びシリサイド部分)を有するドレイン選択ゲートを含むメモリ素子を形成するプロセスを示す。
【図24】本明細書に記載されるいくつかの実施形態による、それぞれが異なった抵抗部分を有するドレイン選択ゲート及びソース選択ゲートを含むメモリ素子を示す。
【発明を実施するための形態】
【0004】
図1は、本明細書に記載されるいくつかの実施形態による、メモリ素子100の形態をとる装置のブロック図を示す。メモリ素子100は、配線(例えばアクセス線)104及び配線(例えばデータ線)105を従えて行及び列に配置され得るメモリセル103を有したメモリアレイ102を含むことができる。メモリ素子100は、配線104を使用してメモリセル103にアクセスすることができ、配線105を使用してメモリセル103と情報を交換することができる。
【0005】
行アクセス108及び列アクセス109の回路は、アドレスレジスタ112に応答して、配線110、111、またはその両方を伝う行アドレス信号及び列アドレス信号を基に、メモリセル103にアクセスすることができる。データ入出力回路114は、メモリセル103と配線110との間で情報を交換するように構成することができる。配線110及び111は、メモリ素子100内のノード、またはメモリ素子100を内在し得るパッケージの表面のピン(またははんだボール)を含むことができる。
【0006】
制御回路116は、配線110及び111上に存在する信号を基に、メモリ素子100の動作を制御することができる。メモリ素子100の外部にあるデバイス(例えば、プロセッサまたはメモリコントローラ)は、配線110、111、またはその両方を伝う信号の異なる組合せを使用して、メモリ素子100に異なるコマンド(例えば、読出しコマンド、書込みコマンド、及び消去コマンド)を送信することができる。
【0007】
メモリ素子100は、メモリセル103から情報を読み出すために読出し動作を実行すること、またはメモリセル103に情報を記憶(例えば、プログラム)するために書込み(例えば、プログラミング)動作を実行することなど、コマンドに応答してメモリセル103に対するメモリ動作を実行することができる。メモリ素子100は、メモリセル103の一部または全部から情報を消去するために消去動作を実行することもできる。
【0008】
メモリ素子100は、供給電圧VCC及びVSSを含む供給電圧を受け取ることができる。供給電圧VSSは、接地電位(例えば、約0ボルトの値を有する)で動作することができる。供給電圧VCCは、バッテリ、または交流電流から直流電流へ(AC−DC)の変換回路などの外部電源からメモリ素子100に供給される外部電圧を含むことができる。メモリ素子100は、読出し動作、書込み動作、及び消去動作などのメモリ素子100の動作に使用する目的で、異なる電圧を生成するために、電圧発生器107を含むことができる。
【0009】
メモリセル103の各々には、1ビットに満たない端数の値、シングルビットの値、または2、3、4、もしくは他のビット数などの複数ビットの値を表す情報が記憶されるように書き込むことができる。例えば、メモリセル103の各々には、シングルビットの2進値「0」または「1」を表す情報が記憶されるように書き込むことができる。セルあたりがシングルビットであるセルは、シングルレベルセルと呼ばれることがある。別の例では、メモリセル103の各々には、2ビットの4つのあり得る値「00」、「01」、「10」、及び「11」のうちの1つ、3ビットの8つのあり得る値「000」、「001」、「010」、「011」、「100」、「101」、「110」、及び「111」のうちの1つ、または別ビット数の複数ビットの他の値のうちの1つなど、複数ビットの値を表す情報が記憶されるように書き込むことができる。複数ビットを記憶する能力を持つセルは、マルチレベルセル(またはマルチステートセル)と呼ばれることがある。
【0010】
メモリ素子100は不揮発性メモリ素子を含むことができ、メモリセル103は不揮発性メモリセルを含むことができ、したがってメモリセル103は、メモリ素子100から電力(例えば、VCC、VSS、またはその両方)が切り離されたときに、そこに記憶された情報を保持することができる。例えば、メモリ素子100は、NANDフラッシュメモリ素子もしくはNORフラッシュメモリ素子などのフラッシュメモリ素子、または可変抵抗メモリ素子(例えば、相変化RAMデバイスまたは抵抗変化型RAMデバイス)などの別のメモリ素子種とすることができる。
【0011】
一部のメモリセル103を、メモリ素子100の基板(例えば半導体基板)の上で複数階層に他のメモリセル103の上に積み重ねることができるように、メモリ素子100には、メモリセル103を同じデバイス上で複数階層に物理的に配置させることができるメモリ素子を含めることができる。当業者は、メモリ素子100が、本明細書に記載される実施形態の例を不明瞭にしないように、他の要素(これらのうちのいくつかは図1に示されない)を含み得ることを認識し得る。
【0012】
メモリ素子100の少なくとも一部は、図2A〜図24を参照して以下に説明されるメモリ素子と同様であるか、または全く一致している構造を含むことができる。
【0013】
図2Aは、本明細書に記載されるいくつかの実施形態による、メモリセルストリング231〜240、291、及び292、選択回路241〜252及び241’〜252’、ならびに二重ドレイン選択線を備えたメモリアレイ202を含むメモリ素子200の一部のブロック図を示す。メモリ素子200は、図1のメモリ素子100に対応することができる。例えば、メモリアレイ202は、図1のメモリアレイ102の一部を形成することができる。
【0014】
図2Aに示すように、メモリ素子200は、ブロック(メモリセルブロック)ブロック203及び203を含むことができる。例として2つのブロックを示す。メモリ素子200は、多くのブロック(例えば、最大で数千またはそれ以上のブロック)を含むことができる。ブロック203及び203のそれぞれは、それ自体のメモリセルストリング及び関連する選択回路を有する。例えば、ブロック203は、メモリセルストリング231〜236、ならびに選択回路241〜246及び241’〜246’を有する。ブロック203は、メモリセルストリング237〜240、291、及び292、ならびに選択回路247〜252及び247’〜252’を有する。
【0015】
メモリセルストリング231〜240、291、及び292のそれぞれは、2つの選択回路と連結する(例えば、結合する)ことができる。例えば、メモリセルストリング231は、選択回路(例えば、上部選択回路)241及び選択回路(例えば、下部選択回路)241’と連結している。図2Aは、ブロック203及び203のそれぞれに属する6つのメモリセルストリング及びそれらに連結された回路(例えば、上部及び下部選択回路)の例を示す。ブロック203及び203のそれぞれに属するメモリセルストリング及びそれらに連結された選択回路の個数は変えることができる。
【0016】
メモリ素子200は、信号BL0、BL1、及びBL2をそれぞれ伝える配線270、271、及び272を含むことができる。配線270、271、及び272のそれぞれは、導電線(導電材料領域を含む)として構成することができ、メモリ素子200のそれぞれのデータ線(例えば、ビット線)の一部を形成することができる。ブロック203及び202のメモリセルストリングは、配線270、271、及び272を共有することができる。例えば、メモリセルストリング231、232、237、及び238は、配線270を共有することができる。メモリセルストリング233、234、239、及び240は、配線271を共有することができる。メモリセルストリング235、236、291、及び292は、配線272を共有することができる。図2Aには、一例として3本の配線(例えばデータ線)270、271、及び272が示される。データ線の本数は変えることができる。
【0017】
メモリ素子200は、信号SRC(例えば、ソース線信号)を伝えることが可能な配線299を含むことができる。配線299は、導電線として構成することができ、メモリ素子200のソース(例えば、ソース線)の一部を形成することができる。ブロック203及び203は、配線299を共有することができる。
【0018】
メモリ素子200は、ブロック203及び203に別々の制御線を含むことができる。図2Aに示すように、メモリ素子200は、制御線220、221、222、及び223を含むことができる。これらの制御線220、221、222、及び223は、対応する信号(例えば、ワード線信号)WL0、WL1、WL2、及びWL3を伝えることができる。メモリ素子200は、制御線220、221、222、及び223を含むことができる。これらの制御線220、221、222、及び223は、対応する信号(例えば、ワード線信号)WL0、WL1、WL2、及びWL3を伝えることができる。制御線220〜223及び220〜223は、それぞれのブロック内のメモリセルにアクセスするために、導電性制御線(導電材料を含む)として構成することができ、メモリ素子200のそれぞれのアクセス線(例えば、ワード線)の一部を形成することができる。図2Aは、一例として、ブロック203及び203の各々に属する4つの制御線(220〜223または220〜223)を示す。制御線の本数は変えることができる。
【0019】
図2Aに示すように、メモリ素子200は、選択線281、282、283、及び284(例えば、上側ドレイン選択線)、ならびに選択線281、282、283、及び284(例えば、下側ドレイン選択線)を含む二重(例えば、上側及び下側の)ドレイン選択線を含むことができる。選択線281、282、283、及び284のそれぞれは、別々の(例えば、異なる)信号(例えば、上側選択線信号)SGDを伝えることができる。選択線281、282、283、及び284のそれぞれは、別々の信号(例えば、下側選択線信号)SGDを伝えることができる。メモリ素子200は、選択線(例えば、ソース選択線)281’、282’、283’、及び284’を含むことができ、それぞれが別々の(例えば、異なる)信号SGSを伝えることができる。
【0020】
図2Aは、選択線281による信号SGDと選択線282による信号SGDとを同じ信号にすることができ、選択線283による信号SGDと選択線284による信号SGDとを同じ信号にすることができるメモリ素子200の例を示すために、選択線281が選択線282に(連結部281’’を介して)結合され、選択線283が選択線284に(連結部283’’を介して)結合されることを示す。このことは、選択線281による信号SGD及び選択線282による信号SGDは、同じ値の電圧を伴わせて供給する(例えば、同じ値の電圧でバイアスをかける)ことができ、選択線283による信号SGD及び選択線284による信号SGDは、同じ値の電圧を伴わせて供給する(例えば、同じ値の電圧でバイアスをかける)ことができることを意味する。
【0021】
メモリ素子200の変形では、選択線281による信号SGD及び選択線282による信号SGDを別個の信号にしてもよく、選択線283による信号SGD及び選択線284による信号SGDを別個の信号にしてもよい。別個の信号は、ある時点で異なる値の電圧を伴って供給され得るが、別個の信号は、別の時点で同じ値の電圧を伴って供給されることもある。メモリ素子200の変形では、選択線281及び282は互いの連結が解かれてもよく、選択線283及び284は互いの連結が解かれてもよい。別個の信号により、メモリ素子200の動作中に、より正確なバイアス条件(例えば、正確な電圧値)を選択線281、282、283、及び284に適用する(例えば、別々に適用する)ことが可能になり得る。
【0022】
メモリ素子200の構造において、選択線281と選択線282との間の連結部281’’を(例えば、互いに物理的に接続される)直接接続とすることができる。一例として、そのような直接接続では、選択線281及び282は、同じ導電材料片(例えば、同じ導電材料層)の一部とすることができる。あるいは、図2Aの選択線281と選択線282との間の連結部281’’を、間接接続とすることができる。例えば、間接接続では、選択線281及び282を同じ導電材料片(例えば、導電材料層)から形成しないことがあるが、それらは1つのトランジスタを介して(または複数のトランジスタを介して)互いに接続され得る(例えば、電気的に接続され得る)。同様に、メモリ素子200の構造において、選択線283と選択線284との間の連結部283’’を(例えば、同一導電材料片から形成される)直接接続または(例えば、同一導電材料片から形成されていない)間接接続とすることができる。メモリ素子200の一部の動作(例えば、読出し動作及び書込み動作)において、選択線281及び282に同じ信号(例えば、共通信号)を与え、選択線283及び284に同じ信号(例えば、共通信号)を与えることにより、メモリ素子200の動作を単純化することができる。
【0023】
図2Aに示すように、選択回路241、243、及び245は、選択線281及び281を共有することができる。選択回路242、244、及び246は、選択線282及び282を共有することができる。選択回路247、249、及び251は、選択線283及び283を共有することができる。選択回路248、250、及び252は、選択線284及び284を共有することができる。選択回路241〜252の各々は、2本のそれぞれの選択線(例えば、281及び281、282及び282、283及び283、または284及び284)によって制御する(例えば、オンまたはオフにする)ことが可能な複数の選択ゲート(例えば、図2Bに示す複数のトランジスタ)を含み得る。
【0024】
選択回路241’、243’、及び245’は、選択線281’を共有することができる。選択回路242’、244’、及び246’は、選択線282’を共有することができる。選択回路247’、249’、及び251’は、選択線283’を共有することができる。選択回路248’、250’、及び252’は、選択線284’を共有することができる。選択回路241’〜252’の各々は、選択線281’、282’、283’、及び284’のうちの1本のそれぞれの選択線によって制御する(例えば、オンまたはオフにする)ことができる1つの選択ゲート(例えば、図2Bに示す1つのトランジスタ)を含むことができる。メモリ素子200の変形(例えば、図3Bに示す例)では、選択回路241’〜252’のそれぞれは、複数の選択線(例えば、複数のソース選択線)によって制御され得る複数の選択ゲート(例えば複数のトランジスタ)を含むことができる。
【0025】
図2Aにおいて、メモリセルストリング231〜240、291、及び292の各々は、情報を記憶するために、ストリング状に配列された(例えば、相互に直列に結合された)(図2Bに示される)メモリセルを有する。メモリ素子200の動作(例えば、読出し動作、書込み動作、または消去動作)の間、選択状態メモリセルストリングに情報を記憶し、またはそこから情報を読み出すために、メモリセルストリング231〜240、291、及び292が個々に選択されて、選択状態メモリセルストリング内のメモリセルにアクセスすることができる。
【0026】
メモリ素子200の動作(例えば、読出し動作、書込み動作、または消去動作)の間、選択状態メモリセルストリングに対してどの動作をメモリ素子200が実行するかに応じて、選択状態メモリセルストリングに連結された一方または両方の選択回路を(例えば、選択回路内のトランジスタをオンにすることによって)作動させることができる。メモリ素子200の動作の間、メモリ素子200は、選択状態メモリセルに(例えば、書込み動作の間に)情報を記憶し、またはそこから(例えば、読出し動作の間に)情報を読み出すために、特定のメモリセルストリングのメモリセル(メモリセル210、211、212、及び213の中のメモリセル)を選択状態メモリセルとして選択することができる。このように、選択状態メモリセルストリングは、選択状態メモリセルを持つメモリセルストリングである。非選択(選択解除)状態のメモリセルストリングは、選択状態メモリセルを持たないメモリセルストリングである。メモリ素子200の特定の動作(例えば、読出し動作または書込み動作)の間、選択状態ブロックは、選択状態メモリセルストリングを持つブロックである。一方、非選択状態ブロック(選択解除状態のブロック)は、その特定の動作の間中、選択状態メモリセルストリングを持たないブロックである。
【0027】
メモリ素子200の動作中に選択回路247〜252のうちの特定の選択回路を作動させることには、その特定の選択回路に関わる信号SGD及びSGDに、特定の値の電圧をもたらすこと(例えば、電圧を印加すること)が含まれ得る。選択回路247’〜252’のうちの特定の選択回路を作動させることには、その特定の選択回路に関わる信号SGSに、特定の値の電圧をもたらすこと(例えば、電圧を印加すること)が含まれ得る。選択回路241〜252のうちの特定の選択回路を作動させるとき、その特定の選択回路によって、その特定の選択回路に連結する選択状態メモリセルストリングが、それぞれのデータ線(例えば、配線270、271、または272のうちの1つ)に結合され得る(例えば、選択状態メモリセルストリングからそれぞれのデータ線への電流経路が形成され得る)。選択回路241’〜252’のうちの特定の選択回路を作動させるとき、その特定の選択回路によって、その特定の選択回路に連結する選択状態メモリセルストリングが、ソース(例えば、配線299)に結合され得る(例えば、選択状態メモリセルストリングからソースへの電流経路が形成され得る)。
【0028】
図2Bは、本明細書に記載されるいくつかの実施形態による、図2Aのメモリ素子200の概略図を示す。簡単にするために、図2Bでは、図2Aの4つのメモリセルストリング231、232、237、及び238、ならびに10個の選択回路241、242、243、245、247、248、241’、242’、247’、及び248’のみに符号を付す。図2Bに示すように、メモリ素子200は、メモリ素子200の構造(図2F及び図2Gに示す構造)に関して、x、y、及びz次元などの3次元(3−D)に物理的に配列され得るメモリセル210、211、212、及び213と、選択ゲート(例えば、ドレイン選択トランジスタ)261及び262と、選択ゲート(例えば、ソース選択トランジスタ)263とを含むことができる。
【0029】
図2Bに示すように、メモリ素子200のメモリセルストリング(例えば、ストリング231、232、237及び238)の各々は、メモリセル210の1つ、メモリセル211の1つ、メモリセル212の1つ、及びメモリセル213の1つを含むことができる。図2Bは、各メモリセルストリング内の4つのメモリセル210、211、212、及び213の例を示す。各メモリセルストリング内のメモリセルの個数は変えることができる。
【0030】
選択回路241、242、247、及び248の各々は、以下の二重選択ゲート(例えば、二重ドレイン選択ゲート)を含むことができる。選択ゲート261の1つ、及び選択ゲート262の1つである。選択回路241’、242’、247’、及び248’のそれぞれは、選択ゲート263の1つを含むことができる。選択ゲート261、262、及び263のそれぞれは、電界効果トランジスタ(FET)などのトランジスタとして動作することができる。FETの一例は、金属酸化膜半導体(MOS)トランジスタを含む。特定の選択回路の間で共有される選択線は、それらの特定の選択回路の選択ゲートによって共有され得る。例えば、選択線281は、選択回路241及び選択回路243、ならびに選択回路245の選択ゲート261によって共有され得る。別の例では、選択線281は、選択回路241及び選択回路243、ならびに選択回路245の選択ゲート262によって共有され得る。選択線(例えば、選択線281、282、283、284、281、282、283、及び284、選択線281’、282’、283’、及び284’)は信号(例えば、信号SGD、SGD、またはSGS)を伝えることができるが、選択線はスイッチ(例えば、トランジスタ)のようには動作しない。選択ゲート(例えば、選択ゲート262、262、または263)は、それぞれの選択線から信号を受け取ることができ、スイッチ(例えば、トランジスタ)のように動作することができる。
【0031】
本明細書で論じられる実施形態に焦点を合わせるために、以下の記述では、図2C〜図2Gを参照して、4つのメモリセルストリング231、232、237、及び238、ならびに選択回路241、242、247、248、241’、242’、247’、及び248’に注目する。メモリ素子200の他のメモリセルストリング及び選択回路は、類似の構造及び結線を有する。
【0032】
図2Cは、本明細書に記載されるいくつかの実施形態に従って、メモリセルストリング231、232、237、及び238、ならびに選択回路241、242、247、248、241’、242’、247’、及び248’を含み、配線270と配線299との間に結合された図2Bのメモリ素子200の一部の概略図を示す。図2Cに示すように、選択回路241、242、247、及び248の各々の選択ゲート(例えば、二重ドレイン選択ゲート)261及び262は、配線270と、メモリセルストリング231、232、237、及び238のうちのそれぞれのメモリセルストリングとの間に直列に結合され得る。選択回路241’、242’、247’、及び248’のそれぞれの選択ゲート263は、配線299とメモリセルストリング231、232、237、及び238のうちのそれぞれのメモリセルストリングとの間に結合され得る。
【0033】
選択回路241の選択ゲート261は、選択線281の一部となり得る(例えば、選択線281の一部によって形づくられ得る)端子(例えば、トランジスタゲート)を有する。選択回路241の選択ゲート262は、選択線281の一部となり得る(例えば、選択線281の一部によって形づくられ得る)端子(例えば、トランジスタゲート)を有する。選択回路241の選択ゲート261及び262は、それぞれ選択線281及び281に供給される信号SGD及びSGDによって制御する(例えば、オンまたはオフにする)ことができる。選択回路241’の選択ゲート263は、選択線281’の一部となり得る(例えば、選択線281’の一部によって形づくられ得る)端子(例えば、トランジスタゲート)を有する。選択回路241’の選択ゲート263は、選択線281’に供給される信号SGSによって制御する(例えば、オンまたはオフにする)ことができる。
【0034】
同様に、図2Cに示すように、選択回路242、247、及び248のそれぞれの選択ゲート261及び262はまた、選択線282、283、284、282、283、及び284のうちのそれぞれの選択線の一部となり得る(例えば、選択線の一部によって形づくられ得る)端子(トランジスタゲート)を有する。各選択回路242’、247’、及び248’の選択ゲート263はまた、選択線282’、283’、及び284’のうちのそれぞれの選択線の一部となり得る(例えば、選択線の一部によって形づくられ得る)端子(トランジスタゲート)を有する。
【0035】
メモリ素子200の動作(例えば、読出し動作または書込み動作)の間、選択状態メモリセルストリングに連結された特定の選択回路の選択ゲート261、262、及び263を作動させて(例えば、オンにして)、選択状態メモリセルストリングをそれぞれのデータ線及びソースに結合することができる。例えば、図2Cにおいて、メモリ素子200の書込み動作中、メモリセルストリング231が選択状態メモリセルストリングである場合には、選択回路241の選択ゲート261及び262を作動させて、メモリセルストリング231を配線270に結合することができる。一方、選択回路241’の選択ゲート261は作動させない。別の例では、図2Cにおいて、メモリ素子200の読出し動作中、メモリセルストリング231が選択状態メモリセルストリングである場合には、選択回路241の選択ゲート261及び262を作動させて、メモリセルストリング231を配線270に結合することができる。そして、また、選択回路241’の選択ゲート261を作動させて、メモリセルストリング231を配線270及び配線299に結合することができる。これらの2つの例では、メモリセルストリング231が選択されている間、メモリセルストリング232、237、及び238は選択されていない。したがって、(メモリセルストリング232、237、及び238に連結された)選択回路242、247、248、242’、247’、及び248’内の選択ゲート261、262、及び263を作動させないようにして(例えば、オフにして)、配線270及び配線299からメモリセルストリング232、237、及び238を切り離す(メモリセルストリングを非選択の状態にする)ことができる。
【0036】
図2Dは、本明細書に記載されるいくつかの実施形態による、メモリ素子200の読出し動作、書込み動作、及び消去動作の間に、信号BL、SGD、SGD、選択状態WL、非選択状態WL、SGS、及びSRCにもたらされる電圧の値の例を示す表200Dである。図2Dに示すように、読出し動作、書込み動作、及び消去動作のそれぞれにおいて、表200Dの信号は、信号が使用されるブロック(選択状態ブロックまたは非選択状態ブロック)及びメモリセルストリング(選択状態ストリングまたは非選択状態ストリング)に応じて、種々の値(ボルト単位)の電圧を伴わせて供給することができる。
【0037】
図2Dにおいて、信号BLは、選択状態メモリセルに連結されたデータ線上の信号(例えば、図2Bの信号BL0、BL1、及びBL2のうちの1つ)を指す。選択状態WL信号は、選択状態ブロックの制御線上の信号を指し、この制御線は選択状態メモリセルに連結される。非選択状態WL信号は、選択状態ブロックの制御線上の信号を指し、この制御線は選択状態メモリセルに連結されていない。例えば、ブロック203(図2C)が選択状態ブロックであり、メモリセルストリング231のメモリセル212が選択状態メモリセルである場合には、選択状態WLは信号WL2を指し、非選択状態WLは信号WL0、WL1、及びWL3のそれぞれを指す。
【0038】
読出し動作または書込み動作の間中、同じデータ線(例えば、配線270)に連結されたメモリセルストリング(例えば、図2Cのストリング231、232、237、及び238)は、一度に1つ選択され得る(例えば、順次に選択され得る)。消去動作中、選択状態ブロック全体のメモリセルストリングを、同時に同じバイアス条件にして(例えば、同じ値の電圧を用いてバイアスをかけて)、選択状態ブロックのメモリセルストリングから情報を消去することができる。
【0039】
以下に説明されるメモリ素子200(図2C)の読出し動作、書込み動作、及び消去動作の例では、次のことを前提とする。ブロック203は選択状態ブロックである。ブロック203は非選択状態ブロックである。よって、ブロック203の全てのメモリセルストリングは、非選択状態ブロックに属する非選択状態メモリセルストリングである。ブロック203(選択状態ブロック)のメモリセルストリング231は、選択状態メモリセルストリングである。メモリセルストリング231(選択状態メモリセルストリング)のメモリセル212は、選択状態メモリセルである。ブロック203(選択状態ブロック)のメモリセルストリング232は、選択状態ブロックに属する非選択状態メモリセルストリングである。本例では、メモリセルストリング231のメモリセル212は選択状態メモリセルであるため、制御線222は(選択状態WL信号と関係がある)選択状態制御線である。メモリセルストリング231のメモリセル210、211、及び213は選択されていない(非選択状態)メモリセルであるため、制御線220、221、及び223は(非選択状態WL信号と関係がある)非選択状態制御線である。本例では、ブロック203(非選択状態ブロック)の制御線220、221、222、及び223には、同じ値の電圧を供給することができる。
【0040】
読出し動作、書込み動作、及び消去動作の例である次の記述では、ブロック203(選択状態ブロック)及びブロック203(非選択状態ブロック)の信号SGD及びSGD(図2C)にもたらされる電圧の値に着目する。メモリ素子200の他の信号(例えば、BL、選択状態WL、非選択状態WL、SGS、及びSRC)は、図2Dに示される値の例の電圧を伴わせて供給することができ、これらについては、本明細書における記述に焦点を合わせるのに効果的であるように、以下の記述において詳細には説明されない。
【0041】
上記の前提に基づき、図2Dの表200Dに示すように、選択状態ブロック(例えば、ブロック203)に対するメモリ素子200(図2C)の読出し動作中、選択状態ブロックに属する選択状態ストリングに関わる信号SGD及びSGDは、SGD=V1=5VやSGD=5Vなどの同じ値の電圧を伴わせて供給する(例えば、同じ値の電圧でバイアスをかける)ことができる。したがって、本例では、メモリセルストリング231(選択状態ストリング)と関連している選択線281及び281(図2C)には、同じ5Vの値の電圧を供給することができる。それゆえに、選択回路241の選択ゲート261及び262は、同じ5Vの値の電圧を受けることができる。読出し動作では、選択状態ブロックに属する非選択状態ストリングと関連している信号SGD及びSGDは、SGD=V1=5VやSGD=V2=0Vなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では、メモリセルストリング232(非選択状態ストリング)と関連している選択線282及び282には、それぞれ5V及び0Vの値の電圧を供給することができる。それゆえに、選択回路242の選択ゲート261及び262は、それぞれ5V及び0Vの値の電圧を受けることができる。
【0042】
上記の前提に基づき、図2Dの表200Dに示すように、非選択状態ブロック(例えば、ブロック203)に対するメモリ素子200(図2C)の読出し動作中、非選択状態ブロックに属する全てのストリング(例えば、ストリング237及び238)に関わる信号SGD及びSGDは、SGD=V3=0.5VやSGD=V4=0Vなどの異なった値の電圧を伴わせて供給する(例えば、異なった値の電圧でバイアスをかける)ことができる。したがって、本例では、ブロック203(非選択状態ブロック)において、選択線283及び284の各々に0.5Vの値の電圧を供給することができ、一方、選択線283及び284の各々に0Vの値の電圧を供給することができる。それゆえに、選択回路247及び248の選択ゲート261の各々は0.5Vの値の電圧を受けることができ、一方、選択回路247及び248の選択ゲート262の各々は0Vの値の電圧を受けることができる。
【0043】
上記の前提に基づき、図2Dの表200Dに示すように、選択状態ブロック(例えば、ブロック203)に対するメモリ素子200(図2C)の書込み動作中、選択状態ストリングに関わる信号SGD及びSGDは、SGD=V5=3VやSGD=3Vなどの同じ値の電圧を伴わせて供給する(例えば、同じ値の電圧でバイアスをかける)ことができる。したがって、本例では、メモリセルストリング231(選択状態ストリング)と関連している選択線281及び281(図2C)には、同じ3Vの値の電圧を供給することができる。それゆえに、選択回路241の選択ゲート261及び262は、同じ3Vの値の電圧を受けることができる。書込み動作では、非選択状態ストリングと関連している信号SGD及びSGDは、SGD=V5=3VやSGD=V6=0Vなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では、メモリセルストリング232(非選択状態ストリング)と関連している選択線282及び282には、それぞれ3V及び0Vの値の電圧を供給することができる。それゆえに、選択回路242の選択ゲート261及び262は、それぞれ3V及び0Vの電圧を受けることができる。
【0044】
上記の前提に基づき、図2Dの表200Dに示すように、非選択状態ブロック(例えば、ブロック203)に対するメモリ素子200(図2C)の書込み動作中、ブロック203に属する全てのストリングに関わる信号SGD及びSGDは、SGD=V7=2.3VやSGD=V8=0Vなどの異なった値の電圧を伴わせて供給する(例えば、異なった値の電圧でバイアスをかける)ことができる。したがって、本例では、ブロック203(非選択状態ブロック)において、選択線283及び284の各々に2.3Vの値の電圧を供給することができ、一方、選択線283及び284の各々に0Vの値の電圧を供給することができる。それゆえに、選択回路247及び248の選択ゲート261の各々は2.3Vの値の電圧を受けることができ、一方、選択回路247及び248の選択ゲート262の各々は0Vの値の電圧を受けることができる。
【0045】
上記の前提に基づき、図2Dの表200Dに示すように、選択状態ブロックに対するメモリ素子200(図2C)の消去動作中、選択状態ストリング及び非選択状態ストリングに関わる信号SGD及びSGDは、SGD=V9=10VやSGD=V10=14V、あるいはSGD=V9=14VやSGD=V10=10Vなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では、ブロック203において、選択線281及び282(図2C)には10Vの値の電圧を供給することができ、一方、選択線281及び282には14Vの値の電圧を供給することができる。それゆえに、選択回路241及び242の選択ゲート261は10Vの値の電圧を受けることができ、一方、選択回路241及び242の選択ゲート262は14Vの値の電圧を受けることができる。あるいは、消去動作では、メモリセルストリング231(選択状態ストリング)及びメモリセルストリング232(非選択状態ストリング)と関係がある選択線281及び282には、14Vの値の電圧を供給することができ、一方、選択線281及び282には、10Vの値の電圧を供給することができる。それゆえに、選択回路241及び242の選択ゲート261は14Vの値の電圧を受けることができ、一方、選択回路241及び242の選択ゲート262は10Vの値の電圧を受けることができる。メモリ素子200(図2A〜図2C)はダミーメモリセルを含むことができる。図2Dの消去動作部分において、「5V〜10V(ダミー)」は、ダミーメモリセルの制御線(例えば、ダミーワード線)に印加することができる電圧の範囲(およそ5V〜10V)を示す。
【0046】
上記の前提に基づき、図2Dの表200Dに示すように、非選択状態ブロックに対するメモリ素子200(図2C)の消去動作中、ブロック203(非選択状態ブロック)の選択線283、283、284、及び284(図2C)は、「フロート」状態(図2Dでは「F」または「FLOAT」として示される)に置かれ得る。フロート状態では、選択線283、283、284、及び284上の電圧は、信号BL(例えば、本例では信号BL0)にもたらされる電圧の値(例えば、消去電圧(例えば、Verase)である約20Vの値)に比例した値を有し得る。それゆえに、ブロック203(非選択状態ブロック)に属する選択回路247及び248の選択ゲート261は、消去動作ではフロート状態に置かれ得る。
【0047】
上述の読出し動作、書込み動作、及び消去動作の例では、ブロック203は選択状態ブロックであり、ブロック203は非選択状態ブロックであると想定されている。しかしながら、ブロック203を非選択状態ブロックとする場合は、選択線281及び281には、上述の非選択状態ブロック向けに使用される電圧が供給され得る。例えば、ブロック203が非選択状態ブロックである場合、表200D(図2D)に基づき、選択線281及び281には、読出し動作中に、それぞれV3=0.5V及びV4=0Vの値の電圧が供給され得、もしくは書込み動作中に、それぞれV7=2.3V及びV8=0Vの値の電圧が供給され得、または選択線281及び281は、信号BL(例えば、信号BL0)にもたらされる電圧の値に及ぶ値の電圧を伴うフロート状態に置かれ得る。
【0048】
図2Eは、本明細書に記載されるいくつかの実施形態に従って、選択線281による信号SGDと選択線282による信号SGDとが、メモリ素子200の変形において別個の信号(例えば、非共通信号)であり得る場合、メモリ素子200の読出し動作、書込み動作、及び消去動作の間中に、メモリ素子200の信号BL、SGD、SGD、選択状態WL、非選択状態WL、SGS、及びSRCにもたらされる電圧の値の例を示す表200Eである。表200Eは、図2Dの表200Dの変形であり得る。表200Dでは、選択線281による信号SGDと選択線282による信号SGDとは、共通信号(例えば、同じ信号)であり得る。表200Eでは、選択線281及び282による信号は別個の信号である。したがって、表200Eでは、選択状態ブロックに属する非選択状態ストリングの、選択線281による信号SGD及び選択線282による信号SGDに、異なる値の電圧をもたらすことができる。
【0049】
例えば、上記の前提に基づき、図2Eの表200Eに示すように、選択状態ブロック(例えば、ブロック203)に対するメモリ素子200の読出し動作中、メモリセルストリング232(非選択状態ストリング)の選択線282による信号SGDは、V1=0VかそれともV1=0.5Vの値の電圧を(表200Dにあるような5Vの代わりに)供給することができる。これは、読出し動作中に選択線281が選択線282に結合されないメモリ素子200の変形において、図2Bの選択回路241及び242の選択ゲート261及び262が、それぞれ5V及び0Vかそれとも5V及び0.5Vの異なる値の電圧を受けることができることを意味する。
【0050】
メモリ素子200の書込み動作中、メモリセルストリング232(非選択状態ストリング)の選択線282による信号SGDは、V5=0VかそれともV5=2.3Vの値の電圧を(表200Dにあるような3Vの代わりに)供給することができる。それゆえに、図2Bの選択回路241及び242の選択ゲート262は(選択線281が選択線282に結合されていない場合)、それぞれ3V及び0Vか、それとも3V及び2.3Vの異なる値の電圧を受けることができる。メモリ素子200の消去動作では、表200Eを基にメモリ素子200の信号にもたらされる電圧の値は、表300Eを基にもたらされる電圧の値と同じであり得る。
【0051】
表200D及び表200Eに基づいたバイアス技法を使用すると、読出し動作、書込み動作、及び消去動作の間の、メモリ素子200の動作を改良することができる。そのような改良についての記述は、以下の図2F〜図2Mの説明の後に記される。
【0052】
図2Fは、本明細書に記載されるいくつかの実施形態による、メモリ素子200の一部の構造の側面図を示す。図2Eのメモリ素子200の構造は、図2Cに示すメモリ素子200の概略図に対応する。図2Eに示すように、メモリ素子200は基板390を含むことができ、その上に(ブロック203の)メモリセルストリング231及び232ならびに(ブロック203の)メモリセルストリング231及び232のメモリセル210、211、212、及び214を形成する(例えば、基板390に対して垂直に形成する)ことができる。メモリ素子200は、z次元に関しての種々の階層309〜315(例えば、基板と配線270との間の内部デバイス階層)を有する。メモリセル210、211、212、及び213は、それぞれ階層310、311、312、及び313内に設置することができる(例えば、基板390に対してz次元において垂直に配列される)。(ブロック203の)選択回路241、241’、242、及び242’ならびに(ブロック203の)選択回路247、247’、248、及び248’の選択ゲート261、262、及び263は、基板390上に形成する(例えば、垂直に形成する)こともできる。
【0053】
メモリ素子200は、メモリ素子200のz次元において、基板390から外側に(例えば、垂直に)延在する長さを有した柱331、332、333、及び334を含むことができる。メモリセルストリング231、232、237、及び238と関係がある選択線(例えば、上側及び下側のドレイン選択線ならびにソース選択線)は、図2Eに示すように、z次元において、それぞれの柱に沿って設置することができる。例えば、メモリセルストリング231と関係がある選択線281、281、及び281’は、z次元において、柱331に沿って設置することができる。
【0054】
図2Gは、本明細書に記載されるいくつかの実施形態による、図2Fのメモリ素子200部分の構造の上面図を示す。図2Gに示すように、配線270、271、及び272(例えば、それぞれの配線270、271、及び272の導電材料の領域)は、y次元に垂直なx次元に延在するそれらの長さを有することができる。図2Gの破断図に示すように、選択線281’、282’、283’、及び284’は、y次元に延在する長さを有し、それぞれ(z次元に関して)選択線281、282、283、及び284の下にある。選択線281、282、283、及び284は、y次元に延在する長さを有し、それぞれ選択線281、282、283、及び284の下にある。選択線281、282、283、及び284は、y次元に延在する長さを有し、配線270、271、及び272の下にある。図2Gはまた、(配線270の裏面と接触する)柱331、332、333、及び334と、柱331、332、333、及び334の位置に呼応した位置にあるメモリセルストリング231、232、237、及び238とを示す。メモリ素子200の他の柱(破線の円)には符号を付していない。図2Fのメモリ素子200の側面図(例えば断面図)は、図2Gの断面符号2F−2Fに沿って取られている。
【0055】
図2Fを参照すると、メモリ素子200の基板390は、単結晶の(monocrystalline)(単結晶の(single−crystal)とも呼ばれる)半導体材料を含むことができる。例えば、基板390は、単結晶シリコン(monocrystalline silicon)(単結晶シリコン(single−crystal silicon)とも呼ばれる)を含むことができる。基板390の単結晶半導体材料は、基板390が特定の導電型(例えば、n型またはp型)を持つことができるように、不純物を含む場合がある。図2Fには示していないが、基板390には、配線299ならびに柱331、332、333、及び334の直下に設置することが可能な回路が搭載される場合がある。そのような回路には、メモリ素子200のバッファ(例えば、ページバッファ)、デコーダ、及び他の回路構成要素を含めることができる。
【0056】
図2Fに示すように、配線270(例えば、導電材料領域を含むデータ線)は、z次元に垂直なx次元に延在する長さを有することができる。配線299は、x次元に延在する長さを有することができる。図2Fは、配線299(例えば、ソース)が基板390の一部にわたって(例えば、導電材料を堆積することによって)形成され得る例を示す。あるいは、配線299は、(例えば、基板390の一部に不純物を添加することによって)基板390の一部の中に形成されるか、または基板390の一部の上に形成されてもよい。
【0057】
柱331、332、333、及び334のそれぞれは、配線270に結合された部分343、配線299に結合された部分346、部分343と部分346との間の部分344、ならびに部分343、344、及び346によって囲まれた部分345を含むことができる。したがって、柱331、332、333、及び334のそれぞれは、それぞれの部分343、344、345、及び346の材料を含む材料の柱である。部分343、344、及び346のそれぞれは、導電材料(例えば、ドープ多結晶シリコン(ドープポリシリコン))を含み得る。部分345(例えば充填剤)は、誘電材料(例えば、二酸化シリコンなど、シリコンの酸化物)を含み得る。図2Fは、柱331、332、333、及び334のそれぞれが部分345(例えば、誘電材料)を含む例を示す。あるいは、部分345を省略し、部分345によって占められる空間を部分344の材料が占めるようにすることもできる。
【0058】
部分343及び346は、同じ導電型の材料を含むことができる。部分344は、部分343及び346の導電型と異なる導電型を有した材料を含むことができる。例えば、部分343及び346は、n型の半導体材料(例えば、n型多結晶シリコン)を含む場合があり、部分344は、p型の半導体材料(例えば、p型多結晶シリコン)を含む場合がある。あるいは、部分343、344、及び346は、同じ導電型の材料(例えば、n型多結晶シリコン)を含む場合がある。
【0059】
部分344と、部分343及び346のそれぞれの少なくとも一部とは、柱331、332、333、及び334のうちで、それぞれの柱の中に、導電性チャネルを形成することができる。導電性チャネルは、メモリ素子200の動作(例えば、読出し、書込み、または消去)中に、電流(例えば、配線270(例えば、データ線)と配線299(例えば、ソース)との間の電流)を伝えることができる。図2Fは、部分343の一部が、配線270から、それぞれの柱の中の階層315くらいにおける位置まで延在し得る例を示す。また一方、部分343の一部は、配線270から、それぞれの柱の中の、階層313と階層315との間の任意の位置まで延在してもよい。
【0060】
メモリセルストリング231のメモリセル210、211、212、及び213は、柱331の区分(例えば、階層310から階層313まで延在する柱331の区分)に沿って設置することができる。類似構造物において、メモリセルストリング232、237、及び238のメモリセル210、211、212、及び213は、図2Fに示すように、柱332、333、及び334のうちで、それぞれの柱に沿って設置することができる。
【0061】
それぞれのメモリセル210、211、212、及び213に連結される(ブロック203の)制御線220、221、222、223ならびに(ブロック203の)制御線220、221、222、及び223は、図2Fに示すように、柱332、333、及び334のうちで、それぞれの柱の区分(例えば、階層310から階層313までの区分)に沿って、それぞれ階層310、311、312、及び313内に設置することもできる。(ブロック203の)制御線220、221、222、223ならびに(ブロック203の)制御線220、221、222、及び223の材料は、導電材料(例えば、n型の導電的にドープされた多結晶シリコン、金属、または他の導電材料)を含み得る。したがって、図2Fに示すように、(ブロック203の)制御線220、221、222、223は、柱331及び332の区分に沿って設置されたそれぞれの導電材料(複数の導電材料)を含むことができ、(ブロック203の)制御線220、221、222、223は、柱333及び334の区分に沿って設置されたそれぞれの導電材料(複数の導電材料)を含むことができる。
【0062】
選択線281(選択ゲート261の一部を含む)は、柱331の区分(例えば、階層315上の柱331の区分)に沿って、階層315内に設置することができる。選択線281(選択ゲート262の一部を含む)は、柱331の区分(例えば、階層314上の柱331の区分)に沿って、階層314内に設置することができる。選択線281’(選択ゲート263の一部を含む)は、柱331の区分(例えば、階層309上の柱331の区分)に沿って、階層309内に設置することができる。
【0063】
類似構造物において、選択線282、283、及び284は、柱332、333、及び334のうちで、それぞれの柱の区分(例えば、階層315内の区分)に沿って、階層315内に設置することができる。選択線282、283、及び284は、柱332、333、及び334のうちで、それぞれの柱の区分(例えば、階層314内の区分)に沿って、階層314内に設置することができる。選択線282’、283’、及び284’は、柱332、333、及び334のうちで、それぞれの柱の区分(例えば、階層309内の区分)に沿って、階層309内に設置することができる。
【0064】
同じ階層上の選択線(例えば、階層315上の選択線281、282、283、及び284)は、同じ材料を有することができる。異なる階層の選択線は、同じ材料を有することも、異なる材料を有することもできる。メモリ素子200の選択線向けの材料には、導電的にドープされた多結晶シリコン(例えば、n型かそれともp型)、金属、または他の導電材料が含まれ得る。
【0065】
図2Fに示すように、メモリセル210、211、212、及び213のそれぞれは構造307を含むことができ、これは、それぞれの柱と制御線との間に、部分301、302、及び303を含む。例えば、メモリセルストリング231のメモリセル213は、柱331と制御線203との間に構造307(部分301、302、及び303を含む)を含む。部分301は、電荷のトンネル現象を阻止することができる1つまたは複数の電荷阻止材料(例えば、窒化シリコンなどの誘電材料)を含むことができる。部分302は、メモリセル210、211、212、または213に記憶されている情報の値を表すために、電荷蓄積機能を提供することができる電荷蓄積素子(例えば、1つまたは複数の電荷蓄積材料)を含むことができる。例えば、部分302は、メモリセル(例えば、メモリセル210、211、212、または213)内で(例えば、電荷を蓄積するための)浮遊ゲートとして動作することができる多結晶シリコンを含むことができる。本例において、メモリセル210、211、212、及び213のそれぞれは、浮遊ゲートメモリセル構造を有する。あるいは、部分302は、メモリセル(例えば、メモリセル210、211、212、または213)内に電荷を捕獲するように動作することができるチャージトラップ材料(例えば、窒化シリコン)を含むことができる。この例では、メモリセル210、211、212、及び213のそれぞれは、チャージトラップメモリセル構造を有する。部分303は、電荷(例えば、電子)のトンネル現象を可能にし得る1つまたは複数のトンネル誘電体材料(例えば、シリコンの酸化物)を含むことができる。例えば、部分303は、メモリ素子200の書込み動作中に、部分344(例えば、導電性チャネル)から部分302への電子のトンネル現象を可能にし、メモリ素子200の消去動作中に、部分302から部分344への電子のトンネル現象を可能にすることができる。
【0066】
図2Fにおいて、選択ゲート261のそれぞれは、それぞれの選択線と、それぞれの柱との間に、構造304を含むことができる。例えば、選択回路241の選択ゲート261は、選択線281と柱331との間に構造304を含む。
【0067】
選択ゲート262のそれぞれは、それぞれの選択線と、それぞれの柱との間に、構造305を含むことができる。例えば、選択回路241の選択ゲート261は、選択線281と柱331との間に構造305を含む。
【0068】
選択ゲート263のそれぞれは、それぞれの選択線と、それぞれの柱との間に、構造306を含むことができる。例えば、選択回路241’の選択ゲート263は、選択線281’と柱331との間に構造306を含む。
【0069】
構造304、305、及び306は、類似または同一の材料(または複数材料)とすることができる。例えば、選択ゲート261、262、及び263の各々は、FET構造と類似している構造を持つことができる。FETの一例は、金属酸化膜半導体(MOS)トランジスタを含む。当業者に知られているように、FETは、通常、トランジスタゲート、チャネル、及びトランジスタゲートとチャネルとの間のゲート酸化物を含み、直接トランジスタゲート及びチャネルに接触することができる。FETは、電荷蓄積機能を提供する電荷蓄積素子(例えば、浮遊ゲート)を持たない。したがって、構造304、305、及び306のそれぞれは、電荷蓄積機能を提供する電荷蓄積素子を含むことができない。したがって、メモリセル210、211、212、及び213とは異なり、選択ゲート261、262、及び263のそれぞれは、電荷蓄積機能を提供する電荷蓄積素子を含むことができない。例えば、構造304、305、及び306のそれぞれは、誘電体材料のみを含むことができる(例えば、電荷蓄積素子を持たずにシリコンの酸化物のみを含む)。
【0070】
それと共に、上記のとおり、図2F及び図2Gに示すように、選択線(例えば、選択線281、282、283、284、281、282、283、及び284、281’、282’、283’、及び284’)は導電材料の要素(例えば、配線)である。この導電材料は、多結晶シリコン、シリサイド、金属、もしくはこれらの材料の任意の組合せ、または他の導電材料の要素とすることができる。上記のとおり、選択線は信号(例えば、信号SGD、SGD、またはSGS)を伝えることができるが、選択線はスイッチ(例えば、トランジスタ)のようには動作しない。選択ゲート(例えば、選択ゲート262、262、または263)は、選択線の一部(例えば、選択線を形成した導電材料片の一部)と、機能(例えば、トランジスタの機能)を実行するための追加の構造とを含むことができる。例えば、図2Fの選択回路241では、選択ゲート261は選択線281の一部と構造304とを含むことができ、選択ゲート262は、選択線281の一部と構造305とを含むことができる。
【0071】
図2Hは、本明細書に記載されるいくつかの実施形態による、構造304、305、306、及び307を含む図2Fのメモリ素子200の一部の詳細を示す。簡単にするために、メモリ素子の、構造304、305、306、及び307と、選択線281、選択線281、及び選択線281’、制御線223、メモリセル213、ならびに選択ゲート261、262、及び263の一部とのみを図2Hに示す。
【0072】
図2Hに示すように、選択線281、選択線281、制御線223、及び選択線281’は、それぞれ柱331の区分351、352、353、及び354に沿って設置することができる。柱331は側壁(例えば垂直側壁)339を含む。側壁339は、部分344によって形成される導電性チャネルの側壁とすることができる。
【0073】
選択線281は、柱331の側壁399と向き合う側壁381(例えば、選択線281の導電材料の垂直側壁)を含む。側壁381は、柱331の一部から距離D1のところに設置され得る。距離D1は、側壁381から柱331の側壁339のそれぞれの部分まで、構造304を横切って直線的に測定することができ、したがって距離D1は、側壁381と側壁339との間の最短距離であり得る。
【0074】
選択線281は、柱331の側壁399と向き合う側壁381(例えば、選択線281の導電材料の垂直側壁)を含む。側壁381は、柱331の一部から距離D2のところに設置され得る。距離D2は、側壁381から柱331の側壁339のそれぞれの部分まで、構造305を横切って直線的に測定することができ、したがって距離D2は、側壁381と側壁339との間の最短距離であり得る。
【0075】
制御線223は、柱331の側壁399と向き合う側壁323(例えば、導電材料の制御線223の垂直側壁)を含む。側壁323は、柱331の一部から距離D3のところに設置され得る。距離D3は、側壁323から柱331の側壁339のそれぞれの部分まで、構造307を横切って直線的に測定することができ、したがって距離D3は、側壁323と側壁339との間の最短距離であり得る。
【0076】
選択線281’は、柱331の側壁399と向き合う側壁381’(例えば、選択線281’の導電材料の垂直側壁)を含む。側壁381’は、柱331の一部から距離D4のところに設置され得る。距離D4は、側壁381’から柱331の側壁339のそれぞれの部分まで、構造306を横切って直線的に測定することができ、したがって距離D4は、側壁381’と側壁339との間の最短距離であり得る。
【0077】
距離D1、D2、及びD4は同じであってもよい。例えば、選択線281、281、及び281’は、距離D1、D2、及びD4が互いに同じになり得る類似または同一の構造を有するように形成することができる。選択線281、281、及び281’ならびにメモリセル210、211、212、及び213のそれぞれは、異なる構造を有するように形成してもよい。例えば、図2Hに示すように、メモリセル213は、部分302に収められた電荷蓄積素子を含むように形成することができる。これによって距離D3を、距離D1、D2、及びD4のそれぞれよりも大きくすることができる。
【0078】
図2Hに示すように、構造304は、選択線281の側壁381から柱331の側壁339まで延在し得る。構造305は、選択線281の側壁381から柱331の側壁339まで延在し得る。構造307は、制御線223の側壁323から柱331の側壁339まで延在し得る。構造306は、選択線281’の側壁381’から柱331の側壁339まで延在し得る。
【0079】
図2Hに示すように、選択線281、選択線281、制御線223、及び選択線281’の厚さは、それぞれT1、T2、T3、及びT4である。厚さT1、T2、T3、及びT4は、同じであっても異なっていてもよい。例えば、厚さT1、T2、及びT4は同じであってもよいが、厚さT3と異なっていてもよい(例えば、厚さT3より大きくてもよい)。
【0080】
図2I〜図2Mを参照する以下の記述では、柱331と、選択線281、281、281’、制御線223のそれぞれの側壁との間の距離の変形、構造304、305、306、及び307の変形、及び少なくとも一部の厚さT1、T2、T3、及びT4の変形を含む、メモリ素子200の変形を説明している。簡単にするために、図2I〜図2Mでは構造304、305、306、及び307を破線で示し、それらの記述について詳細には説明しない。
【0081】
図2Iは、本明細書に記載されるいくつかの実施形態に従って、図2Hの距離D2よりも大きい距離D5のところに設置された側壁381を含む、図2Hのメモリ素子200部分の変形を示す。図2Iに示すように、距離D5は距離D2(図2H)よりも大きいので、図2Iでの構造305を、図2Hの構造305と違うものにする(例えば、図2Hの構造305よりも幅広くする)こともできる。図2Iでの構造305は、図2Hの構造305の材料とは異なった材料を含むこともできる。例えば、構造305は、メモリセル213の構造307の部分301、302、及び303のものと同様の部分及び材料を含むことができる。本例では、図2Iの構造305は、メモリセル213の構造307を形成するときに形成する(構造307と同時に形成する)ことができる。したがって、図2Iのメモリ素子200の変形において、選択ゲート262のそれぞれは、メモリセル213のようなメモリセル型構造を備え得る。選択ゲート262のメモリセル型構造により、選択ゲート262のしきい値電圧を調整するために、選択ゲート262を電気的に書き込むことが可能となる。
【0082】
図2Jは、本明細書に記載されるいくつかの実施形態に従って、図2Iの距離D1よりも大きい距離D6のところに設置された側壁381を含む、図2Iのメモリ素子200部分の変形を示す。図2Jの構造304は、構造305のものと同様の材料を含むことができる。構造304は、構造305と同時か、あるいは構造305及び307の両方と同時に、形成することができる。本例では、構造304は、図2Hの構造307の部分301、302、及び303のものと同様の部分及び材料を含むことができる。したがって、図2Jのメモリ素子200の変形において、選択ゲート261及び262のそれぞれは、メモリセル213のようなメモリセル型構造を備え得る。選択ゲート261のメモリセル型構造により、選択ゲート262のしきい値電圧を調整するために、選択ゲート261を電気的に書き込むことが可能となる。
【0083】
図2Kは、本明細書に記載されるいくつかの実施形態に従って、図2Hの距離D4よりも大きい距離D7のところに設置された選択線281’の側壁381’を含む、図2Hのメモリ素子200部分の変形を示す。図2Kに示すように、距離D7は距離D4(図2H)よりも大きいので、図2Kでの構造306を、図2Hの構造306と違うものにする(例えば、図2Hの構造306よりも幅広くする)こともできる。図2Kでの構造306は、図2Hの構造306の材料とは異なった材料を含むこともできる。例えば、構造306は、メモリセル213の構造307の部分301、302、及び303のものと同様の部分及び材料を含むことができる。本例では、構造306は、メモリセル213の構造307を形成するときに形成する(構造307と同時に形成する)ことができる。したがって、図2Kのメモリ素子200の変形において、選択ゲート263のそれぞれは、メモリセル213のようなメモリセル型構造を備え得る。関連距離D7を有した構造306は、図2H〜図2Jに示すメモリ素子200の変形のいずれにも含めることができる。例えば、図2Kの選択線281’及び構造306(及び関連距離D7)は、図2H、図2I、及び図2Jの選択線281’及び構造306(及び関連距離D4)を置き換えることができる。
【0084】
図2Lは、本明細書に記載されるいくつかの実施形態に従って、図2Hの厚さT1、T2、T3、及びT4のそれぞれよりも大きい厚さT1’を有した選択線281を含む、図2Hのメモリ素子200部分の変形を示す。図2Lにおける距離D1’は、図2Hの距離D1と同じであっても異なっていてもよい。例として、距離D1’は、距離D1と同様(例えば、同じ)であり、かつ距離D3(図2H)未満であってよい。厚さT1’(図2L)を有した選択線281は、図2H〜図2Kに示すメモリ素子200の変形のいずれにも含めることができる。例えば、厚さT1’を有した選択線281は、図2H、図2I、及び図2Jの選択線281を置き換えることができる。
【0085】
T1’の厚さをより大きくすると、部分343を形成するプロセスの間にわたり、プロセス柔軟性を一層高めることが可能になる。上記のとおり、部分343及び344は、異なる導電型の材料を含むことができる。例えば、部分343は、n型の多結晶シリコンを含んでもよい。部分344は、p型の多結晶シリコンを含んでもよい。図2Hに示すように、部分343は、柱331の区分351内の位置(例えば、接合部)347で部分344と接触(例えば、接合)することができる。他の選択線(例えば、選択線281のすぐ近くに隣接した選択線281)の厚さ(例えば、T2)よりも相対的に厚い厚さT1’を有した選択線281を形成することにより、区分351における部分344の(厚さT1’に比例した)長さ(例えば、チャネル長)を、区分352における部分344の長さよりも相対的に長くなるように延在させることもできる。この長さをより長くすることにより、部分343を形成する際のプロセス変動を相殺することができる。例えば、より長くすると、部分343を選択線281の方に余計に延在させることなく、部分343と選択線281との間に十分な重なり(N+接合共通部分)を作ることが可能になり得る。そのような重なりは、消去動作中に十分なゲート誘起ドレインリーク(GIDL)電流を発生させることを可能にし、読出し及び書込み動作中、任意のGIDL電流を比較的少ない量に保つことができる。厚さT1’の大きさ(値)は重なりの量によることができる。例として、厚さT1’は厚さT2の1.5倍までであってもよい。別の例では、厚さT1’は、厚さT2の1.5倍から厚さT2の2倍までの間であってもよい。別の例では、厚さT1’は、厚さT2の2倍を超えてもよい。
【0086】
図2Mは、本明細書に記載されるいくつかの実施形態に従って、図2Hの厚さT1、T2、T3、及びT4よりも大きい厚さT4’を有した選択線281’を含む、図2Hのメモリ素子200部分の変形を示す。図2Lにおける距離D4’は、図2Hの距離D4と同じであっても異なっていてもよい。例として、距離D4’は、距離D4と同様(例えば、同じ)であり、かつ距離D3(図3H)未満であってよい。厚さT4’(図2M)を有した選択線281’は、図2H〜図2Lに示すメモリ素子200の変形のいずれにも含めることができる。例えば、厚さT4’を有した選択線281’は、図2H〜図2Lの選択線281’を置き換えることができる。
【0087】
図2A〜図2Mを参照して先に述べたように、メモリ素子200は、二重選択ゲート(例えば、二重ドレイン選択ゲート)を含むことができ、表200D及び200Eに示される技法に基づくことができる。上述の二重ゲート及びバイアス技法の組合せにより、メモリ素子200は、読出し動作、書込み動作、及び消去動作の間中に、一部の既存メモリ素子を超える改良を実現することが可能になり得る。例えば、一部の既存メモリ素子は、メモリセルストリングとデータ線との間に、ただ1つのSGD選択線を含むことができる。このような既存メモリ素子では、読出し動作または書込み動作の間中に、SGD選択線が非選択状態ブロックに連結されている場合には、そのSGD選択線に0Vの電圧が供給され得る。既存メモリ素子で用いられるこの比較的低い電圧(例えば、0V)は、データ線とSGD選択線との間の位置近くでGIDL事象を引き起こす可能性がある。この低電圧は、データ線とSGD選択線との間の結合容量を増大させることもある。さらにまた、このような既存メモリ素子での消去動作中、比較的高い値の電圧が、選択状態ブロックのデータ線及びSGD選択線に印加される。これにより、SGD選択線の近くに、比較的高い電界ストレスの発生が引き起こされる可能性がある。
【0088】
当業者に知られているように、GIDL電流(例えば、過大なGIDL電流)は、特定のメモリ素子のブロックにおける読出し動作または書込み動作にとって時として有害であり得る。しかし、GIDL電流は、特定のメモリ素子のブロックにおける消去動作中には有用なことがあり得る。本明細書に記載されるメモリ素子の構造及びバイアス技法は、メモリ素子200の読出し動作または書込み動作の間中に、GIDL電流(例えば、非選択状態ブロックにおけるGIDL電流)を低減し、または抑制するのに役立ち得る。それはまた、メモリ素子200の消去動作中にGIDL電流(例えば、選択状態ブロックにおけるGIDL電流)を発生させる(例えば、増大させる)のに役立ち得る。
【0089】
例えば、表200D(図2D)及び表200E(図2E)を参照して上に述べたように、図2Fのブロック203(例えば、非選択状態ブロック)の選択線283及び284に、比較的高い値(例えば、読出し動作中にV3=0.5V>0V、または書込み動作中にV7=2.3V>0V)の電圧(例えば、V3またはV7)を供給する(例えば、印加する)ことができる。この高い電圧値は、配線270と選択線283及び284のそれぞれとの間の実効結合容量を減少させ得る(図2F)。これはまた、読出し動作または書き込み動作の間中に、配線270と選択線283及び284のそれぞれとの間のGIDL電流を低減し、または抑制することができる(例えば、構造304と部分343との間の位置近傍のGIDL電流を低減する)。
【0090】
さらに、表200D(図2D)及び表200E(図2E)を参照して上に述べたように、図2Fのブロック203(例えば、非選択状態ブロック)の選択線283及び284に、比較的低い値(例えば、読出し動作中にV4=0V<V3=0.5V、または書込み動作中にV8=0V<V7=2.3V)の電圧(例えば、V4及びV8)を供給する(例えば、印加する)ことができる。この低い電圧値は、選択線283及び284の近くの位置で発生する可能性のあるサブスレッショルドリーク電流を減少させることができる。
【0091】
さらにまた、表200D(図2D)及び表200E(図2E)を参照して上に述べたように、ブロック203(選択状態ブロック)の選択線281及び282には、V9=10Vの値の電圧を供給する(例えば、印加する)ことができる。(配線270による)信号BLにもたらされる電圧の値は20Vであるので、10Vという値は、ブロック203で実行される消去動作を支援するのに必要なだけのGIDLを生成する(例えば、引き起こす)目的には十分であり得る。表200D(図2D)の説明を参照して上に述べたように、表200Dに示す電圧の値は、値の例である。したがって、電圧V9の値は、その代替値が、メモリ素子200の選択状態ブロックを消去する動作の間に、十分なGIDLが生成されることをもたらし得るならば、10Vとは異なるそのような代替値となるように選択することができる(例えば、表200D中の、信号BLに提供される電圧の値に基づいて選択することができる)。
【0092】
そのうえ、表200D(図2D)及び表200E(図2E)を参照して上に述べたように、ブロック203(選択状態ブロック)の選択線281及び282には、消去動作中にV10=14Vの値の電圧を供給する(例えば、印加する)ことができる。(配線270による)信号BLにもたらされる電圧の値は20Vであるので、14Vという値は、ブロック203で実行される消去動作中に、選択線281の近く(例えば、選択線281と柱331との間の位置)及び選択線282の近く(例えば、選択線282と柱332との間の位置)で発生する可能性がある電界ストレスを低減するのに効果的であり得る。同じく上記のとおり、ブロック203(選択状態ブロック)内の選択線281及び282には、V10=10Vの値の電圧を代わりに供給することができる。この電圧値は、ブロック203で実行される消去動作中に、選択線281の近く(例えば、選択線281と制御線220との間の位置)で発生する可能性がある電界ストレスを低減するのに役立たせるために(例えば、制御線220に供給される5Vと比較して)十分であり得る。
【0093】
したがって、図2A〜図2Mを参照して上に述べたように、本明細書に記載されるメモリ素子200の構造及び(例えば、図2Dの表200E及び図2Eの表200Eに基づいた)バイアス技法は、メモリ素子200の読出しまたは書込みの動作の間中、ブロック(例えば、選択状態ブロック、非選択状態ブロック、またはその両方のブロック)内のGIDL電流を低減し、または抑制するのに役立ち得る。本明細書に記載されるメモリ素子200の構造及びバイアス技法はまた、メモリ素子200のブロックに対して実行される消去動作中に、十分なGIDL電流を供給するのに役立ち得る。
【0094】
図3Aは、本明細書に記載されるいくつかの実施形態による、メモリ素子200の変形となり得るメモリ素子300の一部のブロック図を示す。メモリ素子300は、メモリ素子200の要素と類似または同一の要素を含む。簡単にするために、メモリ素子200とメモリ素子300との間の類似または同一の要素(図2A及び図3Aにおいて同じ符号を持つ)についての記述は、図3Aの記述では繰り返さない。
【0095】
図3Aに示すように、メモリ素子300は、選択線281’、282’、283’、及び284’(例えば、上側ソース選択線)、ならびに選択線281’、282’、283’、及び284’を含む二重(例えば、上側及び下側の)ソース選択線を含むことができる。これは、メモリ素子200が選択回路241’〜252’のそれぞれに連結されるただ1つのソース選択線(例えば、281’、282’、283’、及び284’)を持つ図2Aのメモリ素子200とは異なる。図3Aにおいて、選択線281’、282’、283’、及び284’は、図2Aの選択線281’、282’、283’、及び284’に対応し得る。
【0096】
図3Aのメモリ素子300では、選択線281’、282’、283’、及び284’のそれぞれは、別個の(例えば、異なった)信号SGSを伝えることができる。選択線281’、282’、283’、及び284’のそれぞれは、別個の(例えば、異なった)信号SGSを伝えることができる。選択回路241’〜252’のそれぞれは、2本の選択線を共有することができる。例えば、選択回路241’、243’、及び245’は、選択線281’及び281’を共有することができる。選択回路242’、244’、及び246’は、選択線282’及び282を共有することができる。選択回路243’、249’、及び251’は、選択線283’及び283’を共有することができる。選択回路248’、250’、及び252’は、選択線284’及び284’を共有することができる。図3Aは、選択線281が選択線282に接続され、選択線283が選択線242に接続されることを示す。しかしながら、図2Aのメモリ素子200と同様に、選択線281及び282は互いの連結が解かれてもよく、選択線283及び284は互いの連結が解かれてもよい。
【0097】
図3Bは、本明細書に記載されるいくつかの実施形態による、図3Aのメモリ素子300の概略図を示す。メモリ素子300は、図2Bのメモリ素子200の要素と類似または同一の要素を含む。簡単にするために、メモリ素子200とメモリ素子300との間の類似または同一の要素(図2B及び図3Bにおいて同じ符号を持つ)についての記述は、図3Aの記述では繰り返さない。
【0098】
図3Bに示すように、選択回路241’〜252’の各々は、以下の二重選択ゲート(例えば、二重ソース選択ゲート)を含むことができる。選択ゲート263の1つ、及び選択ゲート264の1つである。選択ゲート263のそれぞれと同様に、選択ゲート264のそれぞれは、トランジスタ(例えばFET)として動作することもできる。
【0099】
図3Bには、選択線281’による信号SGSと選択線282’による信号SGSとが別個の信号であり、選択線283’による信号SGSと選択線284’による信号SGSとが別個の信号である例を示す。メモリ素子300の変形では、選択線281’による信号SGS及び選択線282’による信号SGSを共有信号(例えば、同じ信号)にしてもよく、選択線283’による信号SGS及び選択線284’による信号SGSを共有信号(例えば、同じ信号)にしてもよい。
【0100】
図3Bには、選択線281’による信号SGSと選択線282’による信号SGSとが別個の信号であり、選択線283’による信号SGSと選択線284’による信号SGSとが別個の信号である例を示す。メモリ素子300の変形では、選択線281’による信号SGS及び選択線282’による信号SGSを共有信号にしてもよく、選択線283’による信号SGS及び選択線284’による信号SGSを共有信号にしてもよい。
【0101】
図3Cは、本明細書に記載されるいくつかの実施形態に従って、配線270と配線299との間に結合された、メモリセルストリング231、232、237、及び238、ならびに選択回路241、242、247、248、241’、242’、247’、及び248’を含む図3Bのメモリ素子300の一部の概略図を示す。図3Cに示されるメモリ素子300の一部は、図2Cのメモリ素子200の要素と類似または同一の要素を含む。簡単にするために、メモリ素子200とメモリ素子300との間の類似または同一の要素についての記述は、図3Cの記述では繰り返さない。
【0102】
図3Cに示すように、選択回路241’、242’、247’、及び248’の各々の選択ゲート(例えば、二重ソース選択ゲート)263及び264は、配線299と、メモリセルストリング231、232、237、及び238のうちのそれぞれのメモリセルストリングとの間に直列に結合され得る。選択回路241’の選択ゲート263は、選択線281’の一部となり得る(例えば、選択線281’の一部によって形づくられ得る)端子(例えば、トランジスタゲート)を有する。選択回路241’の選択ゲート264は、選択線281’の一部となり得る(例えば、選択線281’の一部によって形づくられ得る)端子(例えば、トランジスタゲート)を有する。選択回路241’の選択ゲート263及び264は、それぞれ選択線281’及び281’に供給される信号SGS及びSGSによって制御する(例えば、オンまたはオフにする)ことができる。同様に、図3Cに示すように、選択回路242、247、及び248のそれぞれの選択ゲート263及び264はまた、選択線282’、283’、284’、282’、283’、及び284’のうちのそれぞれの選択線の一部となり得る(例えば、選択線の一部によって形づくられ得る)端子(トランジスタゲート)を有する。
【0103】
図3Dは、本明細書に記載されるいくつかの実施形態による、メモリ素子300の読出し動作、書込み動作、及び消去動作の間に、メモリ素子300の信号BL、SGD、SGD、選択状態WL、非選択状態WL、SGS、SGS、及びSRCにもたらされる電圧の値の例を示す表300Dである。表300Dと表200D(図2D)との間の相違点としては、メモリ素子300の読出し動作、書込み動作、及び消去動作の間中に、信号SGS及びSGSにもたらされる電圧の値が挙げられる。図3Dの表300Dに示された他の信号には、図2Dの表200Dの値と類似または同一の値の電圧をもたらすことができる。図3Dについての以下の記述では、図2Dについての記述で使用した前提と同じ前提(例えば、選択状態及び非選択状態のブロック及びストリング)を使用する。
【0104】
選択状態ブロック(例えば、ブロック203)に対し、メモリ素子300(図3C)の読出し動作中、選択状態ブロックに属する選択状態ストリングに関わる図3D中の信号SGS及びSGSは、SGS=SGS=5Vなどの同じ値の電圧を伴わせて供給する(例えば、同じ値の電圧でバイアスをかける)ことができる。したがって、本例では、メモリセルストリング231(例えば、選択状態ストリング)と関連している選択線281’及び281’(図3C)には、同じ5Vの値の電圧を供給することができる。それゆえに、選択回路241’の選択ゲート263及び264は、同じ5Vの値の電圧を受けることができる。選択状態ブロックに属する非選択状態ストリングと関連している信号SGS及びSGSは、SGS=SGS=0Vなどの同じ値の電圧を伴わせて供給することができる。したがって、本例では、メモリセルストリング232(例えば、非選択状態ストリング)と関連している選択線282’及び282’には、同じ0Vの値の電圧を供給することができる。それゆえに、選択回路242’の選択ゲート263及び264は、同じ0Vの値の電圧を受けることができる。
【0105】
非選択状態ブロック(例えば、ブロック203)に対するメモリ素子200(図3C)の読出し動作中、非選択状態ブロックに属する全てのストリング(例えば、ストリング237及び238)に関わる信号SGS及びSGSは、SGS=SGS=0Vなどの同じ電圧を伴わせて供給する(例えば、同じ値の電圧でバイアスをかける)ことができる。したがって、本例では、ブロック203(非選択状態ブロック)において、選択線283及び284に同じ0Vの値の電圧を供給することができ、選択線283及び284に0Vの値の電圧を供給することができる。それゆえに、選択回路247及び248の選択ゲート263及び264は同じ0Vの値の電圧を受けることができ、選択回路247’及び248’の選択ゲート262は0Vの値の電圧を受けることができる。
【0106】
選択状態ブロック(例えば、ブロック203)に対するメモリ素子200(図3C)の書込み動作中、選択状態ストリングに関わる信号SGS及びSGSは、SGS=V13=2.3VやSGS=V14=0Vなどの異なった値の電圧を伴わせて供給する(例えば、異なった値の電圧でバイアスをかける)ことができる。したがって、本例では、メモリセルストリング231(選択状態ストリング)と関連している選択線281及び281(図3C)には、それぞれ2.3V及び0Vの値の電圧を供給することができる。それゆえに、選択回路241の選択ゲート263及び264は、それぞれ2.3V及び0Vの電圧を受けることができる。非選択状態ストリングと関連している信号SGS及びSGSは、SGS=V15=2.3VやSGS=V16=0Vなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では、メモリセルストリング232(非選択状態ストリング)と関連している選択線282及び282には、それぞれ2.3V及び0Vの値の電圧を供給することができる。それゆえに、選択回路242’の選択ゲート263及び264は、それぞれ2.3V及び0Vの値の電圧を受けることができる。
【0107】
非選択状態ブロック(例えば、ブロック203)に対するメモリ素子200(図3C)の書込み動作中、ブロック203に属する全てのストリングに関わる信号SGS及びSGSは、SGS=V17=2.3VやSGS=V18=0Vなどの異なった値の電圧を伴わせて供給する(例えば、異なった値の電圧でバイアスをかける)ことができる。したがって、本例では、ブロック203(非選択状態ブロック)において、選択線283及び284に2.3Vの値の電圧を供給することができ、選択線283及び284に0Vの値の電圧を供給することができる。それゆえに、選択回路247’及び248’の選択ゲート263の各々は2.3Vの値の電圧を受けることができ、一方、選択回路247’及び248’の選択ゲート264の各々は0Vの値の電圧を受けることができる。
【0108】
上記の前提に基づき、図3Dの表300Dに示すように、選択状態ブロックに対するメモリ素子200(図3C)の消去動作中、選択状態ストリング及び非選択状態ストリングに関わる信号SGS及びSGSは、SGS=V19=15VやSGS=V20=11Vなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では、ブロック203において、選択線281及び282(図3C)には15Vの値の電圧を供給することができ、一方、選択線281及び282には11Vの値の電圧を供給することができる。それゆえに、選択回路241’及び242’の選択ゲート263は15Vの値の電圧を受けることができ、一方、選択回路241’及び242’の選択ゲート264は11Vの値の電圧を受けることができる。
【0109】
非選択状態ブロックに対するメモリ素子300(図3C)の消去動作中、ブロック203(非選択状態ブロック)の選択線283及び283(図3C)は、「フロート」状態(図3Dでは「F」として示される)に置かれ得る。フロート状態では、選択線283’、283’、284’、及び284’上の電圧は、信号BL(例えば、本例では信号BL0)にもたらされる電圧の値(例えば、約20V)に比例した値を有し得る。それゆえに、ブロック203(非選択状態ブロック)に属する選択回路247’及び248’の選択ゲート263及び264は、消去動作ではフロート状態に置かれ得る。
【0110】
図3Eは、本明細書に記載されるいくつかの実施形態に従って、選択線281による信号SGDと選択線282による信号SGDとが、メモリ素子300の変形において別個の信号(例えば、非共通信号)であり得る場合、メモリ素子300の読出し動作、書込み動作、及び消去動作の間中に、メモリ素子200の信号BL、SGD、SGD、選択状態WL、非選択状態WL、SGS、及びSRCにもたらされる電圧の値の例を示す表300Eである。表300Eは、信号SGDと信号SGDとが別個の信号である表300Dの変形であり得る。したがって、表300Eでは、選択状態ブロックに属する非選択状態ストリングの、選択線281による信号SGD及び選択線282による信号SGDに、異なる値の電圧をもたらすことができる。表300E内の信号にもたらされる電圧の値は、図2Eの表200E内のものと同じであり得る。
【0111】
表300Eに示すように信号SGD、SGD、SGS、及びSGSに電圧をもたらすと(例えば、印加すると)、図2A〜図2Eを参照して上に述べたように、メモリ素子200によって提供される改良と少なくとも同等の(例えば、その改良よりも優れた)改良をメモリ素子300が実現できるようになり得る。例えば、本明細書に記載されるメモリ素子300の構造及び(例えば、図3Eの表300Eに基づいた)バイアス技法は、メモリ素子300の読出し動作または書込み動作の間中に、ブロックにおけるGIDL電流(例えば、非選択状態ブロックにおけるGIDL電流、及び選択状態ブロックに属する非選択状態ストリングに関連する部分におけるGIDL電流)を低減し、または抑制するのに役立ち得る。別の例では、本明細書に記載されるメモリ素子300の構造及びバイアス技法は、メモリ素子300のブロックに対して実行される消去動作中に、十分なGIDL電流を供給するとともに電界ストレスを低減するのに役立つこともできる。
【0112】
図3Fは、本明細書に記載されるいくつかの実施形態による、メモリ素子300の一部の構造の側面図を示す。図3Eのメモリ素子300の構造は、図3Cに示すメモリ素子300の概略図に対応する。図3Eのメモリ素子300の構造は、図2Fのメモリ素子200の構造の変形であり得る。簡単にするために、メモリ素子200とメモリ素子300との間の類似または同一の要素(図2F及び図3Fにおいて同じ符号を持つ)についての記述は、図3Fの記述では繰り返さない。図3Gは、本明細書に記載されるいくつかの実施形態による、図3Fのメモリ素子300部分の構造の上面図を示す。図3Fのメモリ素子300とメモリ素子200(図2F)との間の相違点としては、図3Fに示すように、基板390とそれぞれのメモリセルストリングとの間の二重選択線(例えば、選択線281’、282’、283’、及び284’ならびに選択線281’、282’、283’、及び284’)が挙げられる。
【0113】
選択線281’、282’、283’、及び284’は、図2A〜図2Mを参照して上に述べた選択線281’の変形(例えば、材料、その側壁からそれぞれの柱までの距離、及び厚さなどの変形)のいずれかを有し得る。選択線281’、282’、283’、及び284’は、図2A〜図2Mを参照して上に述べた選択線281’の変形(例えば、材料、その側壁からそれぞれの柱までの距離、及び厚さなどの変形)のいずれかを有し得る。
【0114】
メモリ素子300は、メモリ素子200と少なくとも同様の改良をもたらすことができる。例えば、本明細書に記載されるメモリ素子300の構造及び(例えば、図3Dの表300D及び図3Eの表300Eに基づいた)バイアス技法は、メモリ素子200の読出し動作または書込み動作の間中に、ブロック(例えば、選択状態ブロック、非選択状態ブロック、またはその両方)におけるGIDL電流を低減または抑制するのに役立つことができ、メモリ素子300の選択状態ブロックに対して実行される消去動作中に、十分なGIDL電流を供給する。
【0115】
図4A及び図4Bは、本明細書に記載されるいくつかの実施形態に従って、三重ドレイン選択線及び関連するドレイン選択トランジスタならびに三重ソース選択線及び関連するソース選択トランジスタを含むメモリ素子400の一部の概略図及び構造をそれぞれ示す。メモリ素子400は、メモリ素子300の変形であり得る。簡単にするために、メモリ素子400の一部のみを図4A及び図4Bに示す。メモリ素子300とメモリ素子400との間の類似または同一の要素(図3B、図4A、及び図4Bにおいて同じ符号を持つ)についての記述は、図4A及び図4Bの記述では繰り返さない。メモリ素子300とメモリ素子400との間の相違点としては、図4A及び図4Bに示すように、選択線281及び282、選択ゲート266、ならびに選択線281及び282のそれぞれによる信号SGDの追加と、選択線281’及び282’、選択ゲート265、ならびに選択線281’及び282’のそれぞれによる信号SGSの追加とが挙げられる。図4Aに示すように、選択線281’及び282’は、(図2Aの連結部281’’と同様の直接的または間接的な接続であり得る)連結部281’’’によって互いに連結され得る。図4Aにおいて、メモリ素子400は、図2A〜図3Gを参照して上に述べたメモリ素子200及び300の変形を含み得る。
【0116】
メモリ素子400の動作(例えば、読出し動作、書込み動作、または消去動作)中に、信号SGD及びSGDは、表300D(図3D)または表300E(図3E)の信号SGDに供給されるものと同じ電圧を伴わせて供給することができ、信号SGS及びSGSは、表300D(図3D)または表300E(図3E)の信号SGSに供給されるものと同じ電圧を伴わせて供給することができる。三重選択線(例えば、ドレイン選択線)281、281、及び281、ならびに三重選択線(例えば、ソース選択線)281’、281’、及び281’を組み込むことにより、メモリ素子400は、図2A〜図3Gを参照して上で述べたメモリ素子200またはメモリ素子300と同様の改良を実現することが可能になり得る。
【0117】
図5A〜図24は、本明細書に記載されるいくつかの実施形態による、メモリ素子を形成するプロセスを示す。図5A〜図24を参照して説明されるプロセスを使用して、メモリ素子200、300、及び400ならびにそれらの変形を含むメモリ素子を形成することができる。図5A〜図24に示されるメモリ素子などの、メモリ素子を形成するプロセスのうちの一部、及びメモリ素子の要素のうちの一部は、当業者が容易に知り得るものである。したがって、本明細書に記載される実施形態に重点を置くのに有用であるように、図5A〜図24に示されるメモリ素子を形成するプロセスの一部と、それらのメモリ素子を仕上げるための付加的なプロセスとを省略する。さらにまた、簡単にするために、図2〜図4B中及び図5A〜図24中の類似または同一の要素には同じ符号を付している。
【0118】
図5A及び図5Bは、本明細書に記載されるいくつかの実施形態によるメモリ素子500を形成するプロセスを示す。図5Aは、選択線281、281、281’、281’、282、282、282’、及び282’ならびに制御線220、221、222、及び223の導電材料(例えば、層)の間に交互に誘電材料を堆積することなどによって、選択線281、281、281’、281’、282、282、282’、及び282’ならびに制御線220、221、222、及び223を形成した後のメモリ素子500を示す。次に、交互の導電材料及び誘電材料に柱穴521及び522を形成することができる。図5Aにおいて、符号「N」は、選択線281、281、281’、281’、282、282、282’、及び282’ならびに制御線220、221、222、及び223に含められ得るn型の導電材料(例えば、n型の導電性ドープ多結晶シリコン)を表す。n型材料は一例として使用する。他の導電材料(例えば、p型材料、金属、及び他の導電材料)を使用してもよい。図5Bは、メモリセルストリング231及び232ならびに選択ゲート261、262、263、及び264を形成した後のメモリ素子500を示す。メモリセルストリング231及び232ならびに選択ゲート261、262、263、及び264を形成した後に、部分344(例えば、導電性チャネル)及び部分345(例えば、誘電性充填剤)を柱穴521及び522のそれぞれに形成することができる。それぞれの部分344及び345を含む柱穴521及び522は、それぞれ柱(材料で作った柱)531及び532の一部である。
【0119】
図5Bに示すように、選択ゲート261、262、263、及び264のそれぞれが、メモリセルストリング231及び232のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲート261、262、263、及び264のそれぞれを形成することができる。選択ゲート261、262、263、及び264のそれぞれのメモリセル型構造により、製造プロセスが単純化され得る。また、そのメモリセル型構造により、選択ゲート261、262、263、及び264のしきい値電圧を調整するために、選択ゲート261、262、263、及び264の電気的書込みが可能になり得る。これにより、メモリ素子500の動作中に、選択線281、281、281’、281’、282、282、282’、及び282’にかけられるバイアスを向上させることができる。さらにまた、選択ゲート261及び263の各々がメモリセル型構造を備えるので、選択ゲート261及び263は、メモリ素子500で使用されるGIDL消去技法に由来する劣化を受けにくい可能性がある。
【0120】
図6A及び図6Bは、本明細書に記載されるいくつかの実施形態によるメモリ素子600を形成するプロセスを示す。メモリ素子500(図5A及び図5B)と同様に、図6Aは、選択線281、281、281’、281’、282、282、282’、及び282’、制御線220、221、222、及び223、ならびに柱穴521及び522を形成した後のメモリ素子600を示す。図6Aにおいて、符号「P」は、p型の導電材料(例えば、p型の導電性ドープ多結晶シリコン)を表す。選択線281、282、281’、及び282’は、p型の導電材料を含み得る。図6Bは、メモリセルストリング231及び232と、選択ゲート261、262、263、及び264を形成した後のメモリ素子600を示す。柱(材料で作った柱)631及び632もまた形成される。柱831及び832のそれぞれには、個別の部分344及び345の材料が含まれ得る。メモリ素子500(図5B)と同様に、メモリ素子600の選択ゲート262及び264の各々を、それがメモリセル型構造を備え得るように形成することができる。メモリ素子500の選択ゲート261及び263とは違って、メモリ素子600の選択ゲート261及び263のそれぞれを、それがFET型構造を備え得るように形成することができる。選択ゲート262及び264の各々のメモリセル型構造により、選択ゲート262及び264のしきい値電圧を調整するために、選択ゲート262及び264の電気的書込みが可能になり得る。これにより、メモリ素子600の動作中に、選択線281、281’、282、及び282’にかけられるバイアスを向上させることができる。
【0121】
図7A及び図7Bは、本明細書に記載されるいくつかの実施形態によるメモリ素子700を形成するプロセスを示す。メモリ素子700を形成するプロセスは、図6Bのメモリ素子600を形成するために使用されるものと同様である。ただし、メモリ素子700では、選択ゲート261、262、263、及び264の各々を、それがFET型構造を備え得るように形成することができる。この構造は、メモリ素子700の相対的サイズを維持するのに役立ち得る(例えば、チップサイズを変更しないことを可能にする)。
【0122】
図8A〜図8Dは、本明細書に記載されるいくつかの実施形態に従って、異なる時期に複数の柱穴を形成することを含む、メモリ素子800を形成するプロセスを示す。図8Aは、選択線281、281’、281’、282、282’、及び282’、ならびに制御線220、221、222、及び223を形成した後のメモリ素子800を示す。選択線281、281’、281’、282、282’、及び282’、ならびに制御線220、221、222、及び223を形成した後に、柱穴821及び822を形成することができる。
【0123】
図8Bは、メモリセルストリング231及び232ならびに選択ゲート262、263、及び264を形成した後のメモリ素子800を示す。メモリセルストリング231及び232ならびに選択ゲート262、263、及び264を形成した後に、部分344及び部分345’(例えば、誘電性充填剤)を柱穴821及び822のそれぞれに形成することができる。図8Bに示すように、選択ゲート262及び264の各々を、それがメモリセル型構造を備え得るように形成することができる。選択ゲート263の各々を、それがFET型構造を備え得るように形成することができる。
【0124】
図8Cは、選択線281及び282を形成した後のメモリ素子800を示す。選択線281及び282を形成した後に、柱穴821’及び822’を形成することができる。
【0125】
図8Dは、選択ゲート261を形成した後のメモリ素子800を示す。選択ゲート261の各々を、それがFET型構造を備え得るように形成することができる。選択ゲート261を形成した後に、部分343及び345を形成することができる。部分343、344、及び345は、柱831または832など、それぞれの柱の部分である。
【0126】
図9A〜図9Dは、本明細書に記載されるいくつかの実施形態に従って、異なる時期に複数の柱穴を形成することを含む、メモリ素子900を形成するプロセスを示す。図9Aは、選択線281’、281’、282’、282’、ならびに制御線220、221、222、及び223を形成した後のメモリ素子900を示す。選択線281’、及び281’、ならびに制御線220、221、222、及び223を形成した後に、柱穴921及び922を形成することができる。
【0127】
図9Bは、メモリセルストリング231及び232ならびに選択ゲート263及び264を形成した後のメモリ素子900を示す。メモリセルストリング231及び232ならびに選択ゲート263及び264を形成した後に、部分344及び部分345’(例えば、誘電性充填剤)を柱穴921及び922のそれぞれに形成することができる。図9Bに示すように、選択ゲート263及び264の各々を、それがFET型構造を備え得るように形成することができる。
【0128】
図9Cは、選択線281、282、281、及び282を形成した後のメモリ素子900を示す。次に、柱穴921’及び922’を形成することができる。図9Dは、選択ゲート261及び262を形成した後のメモリ素子900を示す。選択ゲート261及び262の各々を、それがFET型構造を備え得るように形成することができる。選択ゲート261及び262を形成した後に、部分343及び345を形成することができる。部分343、344、及び345の材料は、柱931または932など、それぞれの柱の材料の部分である。
【0129】
図10A〜図10Dは、本明細書に記載されるいくつかの実施形態による、三重シリサイドドレイン選択線を含むメモリ素子1000を形成するプロセスを示す。図10Aは、選択線281’、281’、281’、282’、282’、及び282’、選択ゲート263、264、及び265、制御線220、221、222、及び223、メモリセルストリング231及び232、構造(例えば、n型材料の層)280、ならびに柱1031及び1032を形成した後のメモリ素子1000を示す。選択ゲート263、264、及び265の各々を、それがFET型構造を備え得るように形成することができる。部分344(例えば、導電性チャネル)及び部分345(例えば、誘電性充填剤)を形成することもできる。部分344及び345は、柱1031または1032など、それぞれの柱の部分である。
【0130】
図10Bは、開口部(例えば、切れ目または切削部)1080を(例えば、開口部1080において構造280の一部をエッチングすることによって)形成して、その結果、選択線281、281、281、282、282、282ならびに選択ゲート261、262、及び266が形成された後のメモリ素子1000を示す。次に、開口部1080の中に材料1081を(例えば堆積によって)形成することができる。材料1081には、コバルト、ニッケル、または他の導電材料が含まれ得る。図10Bに示すように、選択線281、281、281には、n型材料(例えば、n型多結晶シリコン)が含まれ得る。
【0131】
図10Cは、シリサイド化プロセスを行い、次いで、材料1081を開口部1080から取り除いた後のメモリ素子1000を示す。シリサイド化プロセスは、選択線281、281、281、282、282、282の材料(例えば、n型多結晶シリコン)をシリサイド材料(例えば、NiSi、CoSi、または他のシリサイド材料)にする。
【0132】
図10Dは、誘電材料(例えば、シリコンの酸化物)を開口部1080(図10C)の中に形成した後のメモリ素子1000を示す。選択線281、281、281、282、282、及び282にシリサイド材料を与えると、これらの選択線の抵抗を減らすことができる。
【0133】
図11A〜図11Fは、本明細書に記載されるいくつかの実施形態による、三重メタルドレイン選択線を含むメモリ素子1100を形成するプロセスを示す。図10Aのメモリ素子1000と同様に、図11Aは、選択線281’、281’、281’、282’、282’、及び282’、選択ゲート263、264、及び265、制御線220、221、222、及び223、メモリセルストリング231及び232、柱穴1131及び1132、ならびに構造(例えば、材料の層)280を形成した後のメモリ素子1100を示す。図11Aでは、一例としてn型材料(例えば、n型多結晶シリコン)を含む構造280を示す。構造280には窒化シリコンが含まれ得る。部分344(例えば、導電性チャネル)及び部分345(例えば、誘電性充填剤)を形成することもできる。部分344及び345は、柱1131または1132など、それぞれの柱の部分である。
【0134】
図11Bは、開口部1180を(例えば、開口部1180のところで構造280の一部をエッチングすることによって)形成した後のメモリ素子1100を示す。これにより、選択線281、281、281、282、282、及び282ならびに選択ゲート261、262、及び266が形成されることになる。
【0135】
図11Cは、選択線281、281、及び281の材料を取り除いた後のメモリ素子1100を示す。これにより、選択線281、281、及び281の材料があった場所に空隙が作られる。
【0136】
図11Dは、選択線281、281、281、282、282、及び282の材料を取り除いた位置(図11C)で、材料1181により空隙を(例えば、堆積によって)埋めた後のメモリ素子1100を示す。材料1181には、金属または他の導電材料(例えば、W、Ti、Ta、WN、TiN、TaN、または他の導電材料)が含まれ得る。
【0137】
図11Eは、開口部1182を(例えば、開口部1182のところで材料1181の一部をエッチングすることによって)形成した後のメモリ素子1100を示す。材料1181の一部が開口部1182で除去された。材料の残存部分は選択線281、281、281、282、282、及び282に含まれる。
【0138】
図11Fは、誘電材料(例えば、シリコンの酸化物)を開口部1182(図11E)の中に形成した後のメモリ素子1100を示す。選択線281、281、281、282、282、及び282に材料1181(例えば、金属)を与えると、これらの選択線の抵抗を減らすことができる。
【0139】
図12A及び図12Bは、本明細書に記載されるいくつかの実施形態に従って、メモリセル型構造とFET型構造との組合せを有した三重ソース選択トランジスタを含むメモリ素子1200を形成するプロセスを示す。図12Aは、選択線281’、281’、218’C、282’、282’、及び282’、制御線220、221、222、及び223、ならびに柱穴1231及び1232を形成した後のメモリ素子1200を示す。図12Bは、メモリセルストリング231及び232ならびに選択ゲート263、264、及び265を形成した後のメモリ素子1200を示す。部分346(例えば、N+材料)、部分344(例えば、導電性チャネル)、及び部分345(例えば、誘電性充填剤)を、柱穴1221及び1222のそれぞれの中に形成することができる。部分344及び345は、柱1231または1232など、それぞれの柱の部分である。図12Bに示すように、選択線281’及び282’の厚さを、選択線281’、218’、282’、及び282’の厚さよりも大きくすることができる。
【0140】
選択ゲート264及び265のそれぞれが、メモリセルストリング231及び232のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲート264及び265のそれぞれを形成することができる。選択ゲート263の各々を、それがFET型構造を備え得るように形成することができる。メモリ素子1200の他の部分(例えば、SGD選択線及び関連トランジスタ(例えば、261、262、及び263))は、図5A〜図11Fを参照して説明したプロセスのいずれかと同様のプロセスによって形成することができる。図12Bに示される選択ゲート263、264、及び265のメモリセル型構造とFET型構造との組合せにより、選択線281’、282’、281、及び282’を比較的薄くすることができるようになる。これにより、プロセス経路をさらに容易にすることもできる。
【0141】
図13A及び図13Bは、本明細書に記載されるいくつかの実施形態に従って、メモリセル型構造とFET型構造との組合せを有した三重ソース選択トランジスタを含むメモリ素子1300を形成するプロセスを示す。図13Aは、図12Aのメモリ素子1200と同様の要素を形成した後のメモリ素子1300を示す。また一方、図13Bに示すように、選択ゲート264及び265の各々を、それがFET型構造を備え得るように形成することができる。選択ゲート263のそれぞれが、メモリセルストリング231及び232のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲート263のそれぞれを形成することができる。メモリ素子1300の他の部分(例えば、SGD選択線及び関連トランジスタ(例えば、261、262、及び263))は、図5A〜図11Fを参照して上に述べたプロセスのいずれかと同様のプロセスによって形成することができる。図13Bに示される選択ゲート263、264、及び265のメモリセル型構造及びFET型構造の組合せにより、選択線281’及び282’の抵抗を低減させることができる。
【0142】
図14A及び図14Bは、本明細書に記載されるいくつかの実施形態に従って、メモリセル型構造とFET型構造との組合せを有した三重ソース選択トランジスタを含むメモリ素子1400を形成するプロセスを示す。図14Aは、図12Aのメモリ素子1200と同様の要素を形成した後のメモリ素子1400を示す。また一方、図14Bに示すように、選択ゲート263、264、及び265のそれぞれが、メモリセルストリング231及び232のメモリセルのそれぞれと類似または同一のメモリセル型構造となり得るように、選択ゲート263、264、及び265のそれぞれを形成することができる。メモリ素子1400の他の部分(例えば、SGD選択線及び関連トランジスタ(例えば、261、262、及び263))は、図5A〜図11Fを参照して説明したプロセスのいずれかと同様のプロセスによって形成することができる。図14Bに示される選択ゲート263、264、及び265のメモリセル型構造及びFET型構造の組合せにより、選択線281’及び282’の抵抗を低減させることができる。
【0143】
図15は、本明細書に記載されるいくつかの実施形態による、三重ドレイン選択トランジスタ及び三重ソース選択トランジスタを含むメモリ素子1500を示す。メモリ素子1500は、図5A〜図14Bを参照して説明したプロセスの任意の組合せを使用して形成することができる。図15に示すように、メモリ素子1500は、上述のメモリ素子の要素(図2A〜図14B)と同様または同一の要素を含むことができる。それに伴って、簡単にするために、ここではメモリ素子1500の要素についての記述を省略する。図15に示すように、選択ゲート265及び266のそれぞれが、メモリセルストリング231及び232のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲート265及び266のそれぞれを形成することができる。選択ゲート261、262、263、及び264の各々を、それがFET型構造を備え得るように形成することができる。選択ゲート265及び266のメモリセル型構造により、選択ゲート261、262、及び266の組合せのしきい値電圧ならびに選択ゲート263、264、及び265の組合せのしきい値電圧を調整するために、選択ゲート265及び266を電気的に書き込むことが可能になり得る。
【0144】
図16は、本明細書に記載されるいくつかの実施形態による、三重ドレイン選択トランジスタ及び三重ソース選択トランジスタを含むメモリ素子1500を示す。メモリ素子1600は、図5A〜図14Bを参照して説明したプロセスの任意の組合せを使用して形成することができる。図16に示すように、メモリ素子1600は、上述のメモリ素子の要素(図2A〜図14B)と同様または同一の要素を含むことができる。それに伴って、簡単にするために、ここではメモリ素子1600の要素についての記述を省略する。図16に示すように、選択ゲート262、264、265、及び266のそれぞれが、メモリセルストリング231及び232のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲート262、264、265、及び266のそれぞれを形成することができる。選択ゲート261及び263の各々を、それがFET型構造を備え得るように形成することができる。選択ゲート262及び264のメモリセル型構造により、選択ゲート261及び262の組合せのしきい値電圧ならびに選択ゲート263及び264の組合せのしきい値電圧を調整するために、選択ゲート262及び264を電気的に書き込むことが可能になり得る。
【0145】
図17〜図21は、本明細書に記載されるいくつかの実施形態に従って、異なる抵抗を有した選択ゲート及び制御線を含むメモリ素子1700を形成するプロセスを示し、選択ゲート及び制御線が金属部分を含む。メモリ素子1700は、図2A〜図17を参照して上に述べたメモリ素子の要素と同様の要素(例えば、メモリセル、選択ゲート、制御線、及び他の要素)を含むことができる。簡単にするために、そのような要素の詳細は、図17〜21から省略している。
【0146】
図17に示すように、メモリ素子1700の構成要素の一部は既に形成してある。例えば、柱1731〜1736は既に形成してある。選択ゲート(例えば、ソース選択ゲート)1763及び1764を、柱1731〜1736の区分に沿って形成する。材料(導電材料の層)1720は既に形成してある。(以下に説明する)追加のプロセスでは、材料1720を特定の位置で分離して、メモリ素子1700の制御線(たとえばアクセス線の一部)を形成することができる。材料1720は、図2A〜図16を参照して上に述べた制御線(例えば、制御線220、221、222、及び223)の材料(例えば、n型多結晶シリコン)と類似したものか、または同じものであってよい。
【0147】
図17に示すように、メモリセルストリング1741〜1746はまた、柱1731〜1736のうちのそれぞれの柱の区分に沿って形成される。メモリセルストリング1741及び1742は、図2A〜図16を参照して上に述べたメモリセルストリング231及び232と同様のものであり得る。
【0148】
図17に示すように、材料(材料の層)1751及び1752は既に形成してある。材料1751及び1752は、(後述する)さらなるプロセスで、メモリ素子1700の選択ゲート(例えば、ドレイン選択ゲート)から分離することができる。材料1751及び1752は、図2A〜図16を参照して上に述べた選択ゲート(例えば、選択ゲート261及び262)の材料(例えば、n型多結晶シリコンまたはp型多結晶シリコン)に類似したものか、または同じものであってよい。後述するように、材料(例えば、誘電材料)1780を形成して、さらなるプロセスを可能にすることができる。
【0149】
図18は、選択ゲート1861及び1862を形成した後のメモリ素子1700を示す。選択ゲート1861及び1862を形成することには、材料1751及び1752の選択的な位置に開口部(例えば、切れ目)1801〜1807を形成するために、材料1751及び1752の一部を(例えばエッチングによって)取り除くことが含まれ得る。図18に示すように、開口部1801、1803、1805、及び1807のそれぞれは、開口部1802、1804、及び1806のそれぞれと対称的ではない(非対称的である)。例えば、開口部1801、1803、1805、及び1807のそれぞれの(図18の左から右への)幅は、開口部1802、1804、及び1806のそれぞれの(図18の左から右への)幅よりも大きくてもよい。したがって、開口部1801、1803、1805、及び1807のそれぞれにおける材料1751及び1752の除去量は、開口部1802、1804、及び1806のそれぞれにおける材料1751及び1752の除去量よりも多くなり得る。このことは、図18に示すように、材料1751及び1752を選択的位置で非対称的に除去(例えば非対称的エッチング)できることを意味し、この選択的位置は、1つの選択ゲートを他の(例えば隣接した)選択ゲートから分離する位置である。材料1751及び1752を非対称的に除去することにより、後述するように、選択ゲート1861及び1862のそれぞれに異なった抵抗を持つ導電材料を含ませることができるようにするために、追加のプロセスを実行することが可能になり得る。
【0150】
図19は、材料1901を開口部1801、1803、1805、及び1807内に形成した後のメモリ素子1700を示す。材料1901を形成することには、開口部1801、1803、1805、及び1807内に材料1901を充填(例えば堆積)することが含まれ得る。材料1901には、(後述する)追加のプロセスにおいて、除去(例えばエッチング)することが比較的容易であり得る酸化物材料または他の材料が含まれ得る。
【0151】
図20は、ブロック2003及び2003を分離するためのブロック分離プロセス後のメモリ素子1700を示す。ブロック分離プロセスは、エッジ2015及び2016(例えば、ブロック境界)で材料を除去して、ブロック2003やブロック2003などの、メモリ素子1700のブロックを形成することを含み得る。図20はまた、制御線2021、2022、2023、及び2024を形成した(例えば、エッジ2015及び2016の材料1720を除去してから形成した)後のメモリ素子1700を示す。図20はまた、材料1901を開口部1801、1803、1805、及び1807から(例えば材料1901をエッチングすることによって)取り除いた後のメモリ素子1700を示す。
【0152】
図20はまた、選択ゲート1861及び1862のそれぞれの片側に(例えば、一方の側壁のみに)凹部2002を形成した後のメモリ素子1700を示す。凹部2002は、制御線2021、2022、2023、及び2024のそれぞれの両側(例えば、エッジ2015及び2016の側面)に形成することもできる。凹部2002は、エッジ2015及び2016において選択ゲート1763及び1764のそれぞれの片側に形成する(例えば、一方の側壁のみに形成する)こともできる。図20に示すように、エッジ2015及び2016において2つのゲート1763の間にある凹部2002を、選択ゲート1763の側面に形成しない場合がある。同様に、エッジ2015及び2016において2つのゲート1764の間にある凹部2002を、選択ゲート1764の側面に形成しない場合がある。
【0153】
図21は、部分2102を形成した後のメモリ素子1700を示す。部分2102は、選択ゲート1861及び1862、制御線2021、2021、2023及び2024、エッジ2015及び2016における2つのゲート1763、ならびにエッジ2015及び2016における2つの選択ゲート1764の導電性を改善する(例えば、抵抗を減らす)ために形成される。部分2102の各々は金属を含み得る。例えば、部分2102の各々が全て金属部分であってもよい。あるいは、部分2102の各々の大部分を金属としてもよい。部分2102を形成することには、開口部1801、1803、1805、及び1807内に障壁(例えば、TiNの薄層)を形成すること(例えば、スパッタリングによって堆積させること)が含まれ得る。次に、障壁を形成した後に金属材料(例えば、Wまたは他の導電材料)を形成することができる。金属材料は、部分2102に同時に形成する(例えば、同じプロセスステップによって形成する)ことができる。金属材料(例えば、W)を形成した後、追加の分離プロセスを実行して、ブロックを分離する(例えば、エッジ2015及び2016で金属材料(例えば、W)を切断する)ことができる。
【0154】
図21に示すように、選択ゲート1861の各々は、部分2102のうちの1つ(部分2102のうちのそれぞれの部分)と直接接触している部分2101を含み得る。選択ゲート1861のそれぞれにおいて、部分2101は、開口部1801〜1807(図18)を形成したときに除去されなかった、図17の材料1751(例えば、n型多結晶シリコンまたはp型多結晶シリコン)の残存部分である。したがって、選択ゲート1861のそれぞれは、異なった抵抗を有する部分(例えば、それぞれの部分2101及び2102)を含むことができる。例えば、部分2102(例えば、金属)の各々が、部分2101(例えば、n型多結晶シリコンまたはp型多結晶シリコン)の各々よりも小さい抵抗を有してもよい。
【0155】
同様に、図21では、選択ゲート1862の各々は、部分2102のうちの1つ(部分2102のうちのそれぞれの部分)と直接接触している部分2101を含み得る。選択ゲート1862のそれぞれにおいて、部分2101は、開口部1801〜1807(図18)を形成したときに除去されなかった、図17の材料1752(例えば、n型多結晶シリコンまたはp型多結晶シリコン)の残存部分である。したがって、選択ゲート1862のそれぞれは、異なった抵抗を有する部分(例えば、それぞれの部分2101及び2102)を含むことができる。例えば、部分2102(例えば、金属)の各々が、部分2111(例えば、n型多結晶シリコンまたはp型多結晶シリコン)の各々よりも小さい抵抗を有してもよい。
【0156】
図21に示すように、制御線2021、2021、2023、及び2024のそれぞれは、エッジ2015において部分2102の1つ(エッジ2015における部分2102のうちのそれぞれの部分)と直接接触している部分2111、及びエッジ2016において部分2102の1つ(エッジ2016における部分2102のうちのそれぞれの部分)と直接接触している部分2111を含むことができる。制御線2021、2021、2023、及び2024の各々において、エッジ2015における部分2111とエッジ2016における部分2111とは、ブロック分離プロセス(図20)が実行されたときに除去されなかった、図20のエッジ2015及び2016におけるそれぞれの材料1720(例えば、n型多結晶シリコン)の残存部分である。したがって、制御線2021、2021、2023、及び2024のそれぞれは、異なった抵抗を有する部分(例えば、エッジ2015及び2016でのそれぞれの部分2111及び2102)を含むことができる。例えば、部分2102(例えば、金属)の各々が、部分2111(例えば、n型多結晶シリコンまたはp型多結晶シリコン)の各々よりも小さい抵抗を有してもよい。
【0157】
図21に示すように、選択ゲート1763のそれぞれは、エッジ2015において部分2102の1つ(エッジ2015における部分2102のうちのそれぞれの部分)と直接接触している部分2121、及びエッジ2016において部分2102の1つ(エッジ2016における部分2102のうちのそれぞれの部分)と直接接触している部分2121を含むことができる。エッジ2015及び2016における選択ゲート1763のそれぞれにおいて、部分2121は、ブロック分離プロセス(図20)が実行されたときに除去されなかった、エッジ2015及び2016における選択ゲート1763の導電材料(例えば、n型多結晶シリコンまたはp型多結晶シリコン)の残存部分である。したがって、エッジ2015及び2016における選択ゲート1763のそれぞれは、異なった抵抗を有する部分(例えば、エッジ2015及び2016におけるそれぞれの部分2121及び2102)を含むことができる。例えば、部分2102(例えば、金属)の各々が、部分2121(例えば、n型多結晶シリコンまたはp型多結晶シリコン)の各々よりも小さい抵抗を有してもよい。
【0158】
同様に、選択ゲート1764のそれぞれは、エッジ2015において部分2102の1つ(エッジ2015における部分2102のうちのそれぞれの部分)と直接接触している部分2121、及びエッジ2016において部分2102の1つ(エッジ2016における部分2102のうちのそれぞれの部分)と直接接触している部分2121を含むことができる。エッジ2015及び2016における選択ゲート1764のそれぞれにおいて、部分2121は、ブロック分離プロセス(図20)が実行されたときに除去されなかった、エッジ2015及び2016における選択ゲート1764の導電材料(例えば、n型多結晶シリコンまたはp型多結晶シリコン)の残存部分である。したがって、エッジ2015及び2016における選択ゲート1764のそれぞれは、異なった抵抗を有する部分(例えば、エッジ2015及び2016におけるそれぞれの部分2121及び2102)を含むことができる。
【0159】
図22及び図23は、本明細書に記載されるいくつかの実施形態に従って、異なる抵抗を有した選択ゲート及び制御線を含むメモリ素子2200を形成するプロセスを示し、選択ゲート及び制御線がシリサイド部分を含む。図22のメモリ素子2200の構造は、図20に示されるメモリ素子1700の構造に至るまでメモリ素子1700を形成するのに使用される類似または同一のプロセスを使用して形成することができる。
【0160】
図23は、部分2302を形成した後のメモリ素子2200を示す。部分2302のそれぞれは、部分2102、2111、または2121のうちのそれぞれの部分と直接接触することができる。部分2302は、選択ゲート1861及び1862、制御線2021、2022、2023及び2024、エッジ2015及び2016における2つのゲート1763、ならびにエッジ2015及び2016における2つの選択ゲート1764の導電性を改善する(例えば、抵抗を減らす)ために形成される。
【0161】
図21の各部分2102(例えば金属部分)のそれぞれとは異なって、図23の部分2302のそれぞれはシリサイド部分とすることができる。部分2302を形成することには、図23に示されるように、部分2302を形成するために、シリサイド化(例えば、部分シリサイド化)プロセスを実行することが含まれ得る。シリサイド化プロセスを実行することには、凹部2002内に金属(例えば、Co、Ni、または他の金属材料)材料を形成することが含まれ得る。その後、部分2302を形成するために、金属材料を形成した後にアニーリングプロセスを行うことができる。
【0162】
図23に示すように、選択ゲート1861及び1862の各々は、部分2302のうちの1つ(部分2302のうちのそれぞれの部分)と直接接触している部分2101を含み得る。したがって、選択ゲート1861及び1862のそれぞれは、異なった抵抗を有する部分(例えば、それぞれの部分2101及び2302)を含むことができる。例えば、部分2302(例えば、シリサイド)の各々が、部分2101(例えば、n型多結晶シリコンまたはp型多結晶シリコン)の各々よりも小さい抵抗を有してもよい。
【0163】
制御線2021、2021、2023、及び2024のそれぞれは、エッジ2015において部分2302の1つ(エッジ2015における部分2302のうちのそれぞれの部分)と直接接触している部分2111、及びエッジ2016において部分2302の1つ(エッジ2016における部分2302のうちのそれぞれの部分)と直接接触している部分2111を含むことができる。したがって、制御線2021、2021、2023、及び2024のそれぞれは、異なった抵抗を有する部分(例えば、エッジ2015及び2016でのそれぞれの部分2111及び2302)を含むことができる。例えば、部分2302(例えば、シリサイド)の各々が、部分2111(例えば、n型多結晶シリコンまたはp型多結晶シリコン)の各々よりも小さい抵抗を有してもよい。
【0164】
選択ゲート1763及び1764のそれぞれは、エッジ2015において部分2302の1つ(エッジ2015における部分2302のうちのそれぞれの部分)と直接接触している部分2121、及びエッジ2016において部分2302の1つ(エッジ2016における部分2302のうちのそれぞれの部分)と直接接触している部分2121を含むことができる。したがって、選択ゲート1763及び1764のそれぞれは、異なった抵抗を有する部分(例えば、エッジ2015及び2016におけるそれぞれの部分2121及び2302)を含むことができる。例えば、部分2302(例えば、シリサイド)の各々が、部分2121(例えば、n型多結晶シリコンまたはp型多結晶シリコン)の各々よりも小さい抵抗を有してもよい。
【0165】
図24は、図21のメモリ素子1700または図23のメモリ素子2200の変形とし得るメモリ素子2400を示す。図24に示すように、メモリ素子2400は部分2402を含むことができる。部分2402のそれぞれは、選択ゲート1763及び1764のそれぞれの部分2121のうちのそれぞれの部分と直接接触し得る。したがって、メモリ素子2400では、エッジ2015及び2016における選択ゲート1763及び1764、ならびにエッジ2015とエッジ2016との間の選択ゲート1763及び1764が、部分2402及び2121を有し得る。これは、エッジ2015及び2016における選択ゲート1763及び1764のみが、異なった抵抗の部分(例えば、図21の部分2102及び2121、ならびに図23の部分2302及び2121)を有する図21のメモリ素子1700及び図23のメモリ素子2300とは異なる。
【0166】
図24において、部分2402を形成することには、メモリ素子1700の部分2102(図21)を形成するのに使用されるものと同様のプロセス、またはメモリ素子2200の部分2302(図23)を形成するのに使用されるものと同様のプロセスが含まれ得る。例えば、図24において、選択ゲート1763及び1764の上に設置される要素(例えば、メモリセルストリング1741〜1746、制御線2021、2021、2023、及び2024、ならびに選択ゲート1861及び1862)を形成する前に、メモリ素子1700(図21)の部分2102(例えば、金属部分)を形成するプロセスと同様のプロセスを使用して、図24のメモリ素子2400の部分2402を形成することができる。あるいは、選択ゲート1763及び1764の上に設置される要素を形成する前に、メモリ素子2200(図23)の部分2302(例えば、シリサイド部分)を形成するプロセスと同様のプロセスを使用して、図24のメモリ素子2400の部分2402を形成することができる。したがって、メモリ素子2400の選択ゲート1763及び1764内の部分2402のそれぞれは、(例えば、図21の部分2102のそれぞれと同様の)金属部分か、それとも(例えば、図23の部分2302のそれぞれと同様の)シリサイド部分かであり得る。
【0167】
図24は、メモリ素子2400が部分2404を含むことも示す。部分2404の各々は、金属部分かそれともシリサイド部分かであり得る。例えば、部分2404は、部分2404の各々が(例えば、図21の部分2102と同様に)金属部分であり得るように、図17〜図21を参照して上に述べたものと同様のプロセスを用いて形成することができる。別の例では、部分2404は、部分2404の各々が(例えば、図23の部分2302と同様に)シリサイド部分であり得るように、図22及び図23を参照して上に述べたものと同様のプロセスを用いて形成することができる。したがって、メモリ素子2400では、選択ゲート1861及び1862のそれぞれは、多結晶部分(例えば、1つの部分2101)と、金属かそれともシリサイドの部分(例えば、部分2404のうちの1つ)とを含み得る。同様に、制御線2021、2021、2023、及び2024のそれぞれは、多結晶部分(例えば、1つの部分2111)と、金属かそれともシリサイドの部分(例えば、部分2404のうちの1つ)とを含み得る。
【0168】
上述のメモリ素子(例えば、図2A〜図3Gを参照して上に述べたメモリ素子200及び300)で使用されているものと類似または同一のバイアス技法を、図5A〜図24のメモリ素子で使用することができる。したがって、構造上の改善(例えば、図5A〜図24に示されるものを参照して上で述べた、ドレイン及びソースの選択ゲートならびに制御線における抵抗の低減)に加えて、図5A〜図24のメモリ素子は、図2A〜図3Gを参照して上に述べたメモリ素子200及び300の動作と同様の動作(例えば、バイアス技法)上の改善をもたらすこともできる。
【0169】
装置(例えば、メモリ素子100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700、及び2200)及び方法(例えば、メモリ素子100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700、及び2200に関連する動作方法、ならびにこれらのメモリ素子を形成する方法(例えば、プロセス))の図は、様々な実施形態の構造についての一般的な意味解釈を提供することを意図しており、本明細書に記載される構造を利用し得る装置の全ての要素及び機能についての完全な記述を提供することを意図するものではない。本明細書における装置は、例えば、メモリ素子100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700、及び2200のいずれかなどのデバイスを含むデバイス(例えば、メモリ素子100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700、及び2200のいずれか)かそれともシステム(例えば、コンピュータ、携帯電話、または他の電子装置)かをいう。
【0170】
図1〜図24を参照して上に述べた構成要素のいずれも、ソフトウェアによるシミュレーションを含む多くの方法で実装することができる。したがって、上記の装置(例えば、制御ユニット116(図1)などの、これらのメモリ素子内の制御ユニット、及び選択回路241〜252を含む、メモリ素子100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700、及び2200またはこれらのメモリ素子のそれぞれの一部)は全て、本明細書では「モジュール(複数可)」として特徴付けることができる。そのようなモジュールには、様々な実施形態の特定の実装態様のために、所望に応じて及び/または必要に応じて、ハードウェア回路、シングルプロセッサ回路及び/またはマルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュール及びオブジェクト及び/またはファームウェア、ならびにそれらの組合せが含まれ得る。例えば、そのようなモジュールは、様々な潜在的実施形態の運用を操作またはシミュレートするのに使用されるソフトウェア電気信号シミュレーションパッケージ、電力使用量及び出力範囲シミュレーションパッケージ、容量インダクタンスシミュレーションパッケージ、電力散逸/熱放散シミュレーションパッケージ、信号送受信シミュレーションパッケージなどのシステム運用シミュレーションパッケージ、及び/またはソフトウェア及びハードウェアの組合せに含まれてもよい。
【0171】
メモリ素子100、200、300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1700、及び2200は、高速コンピュータ、通信及び信号処理回路、シングルまたはマルチプロセッサモジュール、シングルまたはマルチ組込みプロセッサ、マルチコアプロセッサ、メッセージ情報スイッチ、ならびに、マルチレイヤモジュール、マルチチップモジュールを含む特定用途向けモジュールなどの装置(例えば、電子回路)に含まれてもよい。そのような装置は、例えばテレビ、携帯電話、パーソナルコンピュータ(例えば、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、タブレットコンピュータなど)、ワークステーション、ラジオ、ビデオプレーヤ、オーディオプレーヤ(例えば、MP3(MPEG Audio Layer 3)プレーヤ)、車両、医療機器(例えば、心臓モニタ、血圧計など)、セットトップボックスなどの他の様々な装置(例えば、電子装置)内のサブコンポーネントとしてさらに含まれることができる。
【0172】
図1〜図24を参照して上に述べた実施形態は、導電線とメモリ素子の第1のメモリセルストリングとの間に直列に結合された第1及び第2の選択ゲート、ならびに導電線とメモリ素子の第2のメモリセルストリングとの間に直列に結合された第3及び第4の選択ゲートを使用した装置を含む。メモリ素子は、メモリ素子の動作中に、第1、第2、第3、及び第4の選択ゲートにそれぞれ第1、第2、第3、及び第4の電圧を供給するための第1、第2、第3、及び第4の選択線をそれぞれ含むことができる。第1及び第2の電圧は同じ値を有することができる。第3及び第4の電圧は異なる値を有することができる。さらなる装置及び方法を含む他の実施形態が記載される。
【0173】
詳細な説明及び特許請求の範囲において、「〜のうちの少なくとも1つ(at least one of」」という語句によって結び付けられる記載事項は、言及されている事項のあらゆる組合せを意味することができる。例えば、A、B、及びCという事項が記載されている場合、「A、B、及びCのうちの少なくとも1つ」という句は、Aのみ、Bのみ、Cのみ、A及びB、A及びC、B及びC、またはA、B、及びCを意味し得る。
【0174】
上記の説明及び図面は、当業者が本発明の実施形態を実施することを可能にする本発明のいくつかの実施形態を例示する。他の実施形態は、構造的変更、論理的変更、電気的変更、プロセス変更、及び他の変更を組み込むことができる。例は単に有り得る変形の典型にすぎない。一部の実施形態の部分及び特徴は、他の実施形態の部分及び特徴に含まれてもよく、または他の実施形態の部分及び特徴に置き換えられてもよい。上記の説明を読んで理解すれば、他の多くの実施形態は、当業者には明らかであろう。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2F】
【図2G】
【図2H】
【図2I】
【図2J】
【図2K】
【図2L】
【図2M】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図4A】
【図4B】
【図5A】
【図5B】
【図6A】
【図6B】
【図7A】
【図7B】
【図8A】
【図8B】
【図8C】
【図8D】
【図9A】
【図9B】
【図9C】
【図9D】
【図10A】
【図10B】
【図10C】
【図10D】
【図11A】
【図11B】
【図11C】
【図11D】
【図11E】
【図11F】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【手続補正書】
【提出日】20190327
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
装置であって、
導電線と、
第1のメモリセルストリング及び第2のメモリセルストリングと、
前記導電線と前記第1のメモリセルストリングとの間に直列に結合された第1の選択ゲ
ート及び第2の選択ゲートであって、前記第1の選択ゲートが前記装置の第1の階層に設
置され、前記第2の選択ゲートが前記装置の第2の階層に設置された前記第1の選択ゲー
ト及び前記第2の選択ゲートと、
前記導電線と前記第2のメモリセルストリングとの間に直列に結合された第3の選択ゲ
ート及び第4の選択ゲートであって、前記第3の選択ゲートが前記第1の階層に設置され
、前記第4の選択ゲートが前記第2の階層に設置された前記第3の選択ゲート及び前記第
4の選択ゲートと、
前記装置の動作の間中に前記第1の選択ゲートに第1の電圧を供給するための第1の選
択線と、
前記動作の間中に前記第2の選択ゲートに第2の電圧を供給するための第2の選択線で
あって、前記第1及び第2の電圧が同じ値を有する前記第2の選択線と、
前記動作の間中に前記第3の選択ゲートに第3の電圧を供給するための第3の選択線と

前記動作の間中に前記第4の選択ゲートに第4の電圧を供給するための第4の選択線で
あって、前記第3及び前記第4の電圧が異なる値を有する前記第4の選択線と
を含む、前記装置。
【請求項2】
前記第1のメモリセルストリングに結合された第1の制御線と、
前記第2のメモリセルストリングに結合された第2の制御線とをさらに含み、
前記第2の制御線が前記第1の制御線とは異なり、
前記動作が、前記第1のメモリセルストリングのメモリセルに情報を記憶する動作、及
び前記第1のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を
含む、請求項1に記載の装置。
【請求項3】
前記第1及び前記第2のメモリセルストリングによって共有された制御線をさらに含み

前記動作が、前記第1のメモリセルストリングのメモリセルに情報を記憶する動作、及
び前記第1のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を
含む、
請求項1に記載の装置。
【請求項4】
前記第1の選択線が、前記装置の追加動作の間中に、前記第1の選択ゲートに第5の電
圧を供給し、
前記第2の選択線が、前記追加動作の間中に、前記第2の選択ゲートに第6の電圧を供
給し、前記第5及び前記第6の電圧が同じ値を有し、
前記第3の選択線が、前記追加動作の間中に、前記第3の選択ゲートに第7の電圧を供
給し、
前記第4の選択線が、前記追加動作の間中に、前記第4の選択ゲートに第8の電圧を供
給し、前記第7及び前記第8の電圧が同じ値を有し、前記第5及び前記第7の電圧が異な
る値を有する、請求項1に記載の装置。
【請求項5】
前記第1及び前記第3の電圧が前記装置の同じ信号によって供給される、請求項1に記
載の装置。
【請求項6】
前記第1及び前記第3の電圧が前記装置の異なる信号によって供給される、請求項1に
記載の装置。
【請求項7】
基板をさらに含み、前記第1のメモリセルストリングが、前記基板と前記第1及び前記
第2の選択ゲートとの間に設置される、請求項1に記載の装置。
【請求項8】
前記装置がメモリ素子を含み、前記メモリ素子が、第1のメモリセルブロックと第2の
メモリセルブロックとを含み、前記第1のメモリセルストリングが前記第1のメモリセル
ブロックに含まれ、前記第2のメモリセルストリングが前記第2のメモリセルブロックに
含まれ、
前記第2のメモリセルブロックが非選択状態ブロックである場合、前記動作の間中に、
前記第3の電圧が、前記第4の電圧の値よりも大きい値を有する、請求項1に記載の装置
【請求項9】
前記装置がメモリ素子を含み、前記メモリ素子が、第1のメモリセルブロックと第2の
メモリセルブロックとを含み、前記第1のメモリセルストリングが前記第1のメモリセル
ブロックに含まれ、前記第2のメモリセルストリングが前記第2のメモリセルブロックに
含まれ、
前記第2のメモリセルブロックが選択状態ブロックである場合、消去動作の間中に、前
記第3の電圧が、前記第4の電圧の値よりも小さい値を有する、請求項1に記載の装置。
【請求項10】
基板をさらに含み、前記第1及び前記第2の選択ゲートが、前記第1のメモリセルスト
リングと前記基板との間に設置される、請求項1に記載の装置。
【請求項11】
前記導電線と前記第1のメモリセルストリングとの間に、前記第1及び前記第2の選択
ゲートと直列に結合された第5の選択ゲートと、
前記導電線と前記第2のメモリセルストリングとの間に、前記第3及び前記第4の選択
ゲートと直列に結合された第6の選択ゲートと
をさらに含む、請求項1に記載の装置。
【請求項12】
前記第1の選択ゲートが、第1の部分と、前記第1の部分に接触する第2の部分とを含
み、前記第1及び前記第2の部分が異なる抵抗を有する、請求項1に記載の装置。
【請求項13】
前記第1の部分が多結晶シリコン部分であり、前記第2の部分が金属部分及びシリサイ
ド部分のうちの一方である、請求項12に記載の装置。
【請求項14】
前記第1、前記第2、前記第3、及び前記第4の選択ゲートの各々が電界効果トランジ
スタ構造を含む、請求項1に記載の装置。
【請求項15】
前記第1、前記第2、前記第3、及び前記第4の選択ゲートの各々が電荷蓄積素子を含
む、請求項1に記載の装置。
【請求項16】
前記第1及び前記第2のメモリセルストリングの各々がメモリセルを含み、前記メモリ
セルが浮遊ゲートメモリセル構造を含む、請求項1に記載の装置。
【請求項17】
前記第1及び前記第2のメモリセルストリングの各々がメモリセルを含み、前記メモリ
セルがチャージトラップメモリセル構造を含む、請求項1に記載の装置。
【請求項18】
装置であって、
導電材料領域とソースとの間に延在する柱であって、前記柱が、第1の区分、第2の区
分、及び第3の区分を含み、前記第2の区分が前記第1の区分と前記第3の区分との間に
ある前記柱と、
前記柱の前記第1の区分に沿って設置され、前記柱の前記第1の区分から第1の距離の
ところに側壁を有した導電材料を含む第1の選択ゲートと、
前記柱の前記第2の区分に沿って設置され、前記柱の前記第2の区分から第2の距離の
ところに側壁を有した導電材料を含む第2の選択ゲートと、
前記柱の前記第3の区分に沿って設置されたメモリセルストリング及び複数の導電材料
であって、前記複数の導電材料の各導電材料が、前記柱の前記第3の区分から第3の距離
のところに側壁を含み、前記第3の距離が前記第1及び前記第2の距離のそれぞれとは異
なり、前記第1及び前記第2の選択ゲートが、前記装置の動作の間中に異なる値を有する
電圧を受ける、前記メモリセルストリング及び前記複数の導電材料と
を含む、前記装置。
【請求項19】
追加の複数の導電材料に結合された追加のメモリセルストリングをさらに含み、前記追
加の複数の導電材料が、前記柱の前記第3の区分に沿って設置された前記複数の導電材料
とは異なり、
前記動作が、前記追加のメモリセルストリングのメモリセルに情報を記憶する動作、及
び前記追加のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を
含み、
前記複数の導電材料が前記装置の第1の制御線の一部であり、前記追加の複数の導電材
料が前記装置の第2の制御線の一部である、請求項18に記載の装置。
【請求項20】
追加のメモリセルストリングをさらに含み、
前記複数の導電材料が前記装置の制御線の一部であり、前記追加のメモリセルストリン
グが、前記制御線を、前記柱の前記第3の区分に沿って設置された前記メモリセルストリ
ングと共有し、
前記動作が、前記追加のメモリセルストリングのメモリセルに情報を記憶する動作、及
び前記追加のメモリセルストリングのメモリセルから情報を読み出す動作のうちの一方を
含む、請求項18に記載の装置。
【請求項21】
前記動作が、前記メモリセルストリングのメモリセルから情報を消去することを含む、
請求項18に記載の装置。
【請求項22】
前記第3の距離が前記第1及び前記第2の距離のそれぞれよりも大きい、請求項18に
記載の装置。
【請求項23】
前記第1の選択ゲートが前記導電材料領域と前記メモリセルストリングとの間にあり、
前記導電材料領域が前記装置のデータ線の一部である、請求項18に記載の装置。
【請求項24】
前記第1の選択ゲートが、前記メモリセルストリングと前記ソースとの間にある、請求
項18に記載の装置。
【請求項25】
前記第1及び前記第2の選択ゲートの少なくとも一方が金属部分を含む、請求項18に
記載の装置。
【請求項26】
前記第1及び前記第2の選択ゲートの少なくとも一方がシリサイド部分を含む、請求項
18に記載の装置。
【請求項27】
装置であって、
導電材料領域とソースとの間に延在する柱であって、前記柱が、第1の区分、第2の区
分、及び第3の区分を含み、前記第2の区分が前記第1の区分と前記第3の区分との間に
ある、前記柱と、
前記柱の前記第1の区分に沿って設置された第1の選択ゲートであって、前記第1の選
択ゲートが第1の厚さを有した導電材料を含む、前記第1の選択ゲートと、
前記柱の前記第2の区分に沿って設置された第2の選択ゲートであって、前記第2の選
択ゲートが第2の厚さを有した導電材料を含み、前記第1の厚さが前記第2の厚さよりも
大きい、前記第2の選択ゲートと、
前記柱の前記第3の区分に沿って設置されたメモリセルストリング及び制御線と
を含む、前記装置。
【請求項28】
前記柱が、第1の導電型の第1の材料と第2の導電型の第2の材料とを含み、
前記第1の材料が、前記柱の前記第1の区分内の位置で前記第2の材料に接触する、請
求項27に記載の装置。
【請求項29】
前記第1の導電型がn型を含み、前記第2の導電型がp型を含む、請求項28に記載の
装置。
【請求項30】
前記第1及び前記第2の選択ゲートの少なくとも一方の前記導電材料が金属部分を含む
、請求項27に記載の装置。
【請求項31】
前記第1及び前記第2の選択ゲートの少なくとも一方の前記導電材料がシリサイド部分
を含む、請求項27に記載の装置。
【請求項32】
前記第1及び前記第2の選択ゲートの少なくとも一方の前記導電材料が、第1の部分と
第2の部分とを含み、
前記第1の部分が前記柱と前記第2の部分との間にあり、前記第1の部分が多結晶シリ
コンを含み、前記第2の部分が金属及びシリサイドの一方を含む、請求項27に記載の装
置。
【請求項33】
前記第1及び前記第2の選択ゲートが、前記装置の動作の間中に、異なる値を有した電
圧を受ける、請求項27に記載の装置。
【請求項34】
装置であって、
導電材料領域とソースとの間に延在する柱と、
前記柱の第1の区分に沿って設置された第1の選択ゲートであって、前記第1の選択ゲ
ートが、第1の導電部分と、前記第1の導電部分に接触する第2の導電部分とを含み、前
記第1及び前記第2の導電部分が異なる抵抗を有する、前記第1の選択ゲートと、
前記柱の第2の区分に沿って設置された第2の選択ゲートであって、前記第2の選択ゲ
ートが、第1の導電部分と、前記第2の選択ゲートの前記第1の導電部分に接触する第2
の導電部分とを含み、前記第2の選択ゲートの前記第1及び前記第2の導電部分が異なる
抵抗を有する、前記第2の選択ゲートと、
前記柱の第3の区分に沿って設置されたメモリセルストリング及び制御線と
を含む、前記装置。
【請求項35】
前記第1の選択ゲート及び前記第2の選択ゲートの少なくとも一方において、前記第1
の導電部分が多結晶シリコン部分であり、前記第2の導電部分が金属部分である、請求項
34に記載の装置。
【請求項36】
前記第1の選択ゲート及び前記第2の選択ゲートの少なくとも一方において、前記第1
の導電部分が多結晶シリコン部分であり、前記第2の導電部分がシリサイド部分である、
請求項34に記載の装置。
【請求項37】
前記制御線の少なくとも1つの導電線が、第1の導電部分と、前記少なくとも1つの導
電線の前記第1の導電部分に接触する第2の導電部分とを含み、
前記少なくとも1つの導電線の前記第1及び前記第2の導電部分が異なる抵抗を有する
、請求項34に記載の装置。
【請求項38】
前記少なくとも1つの導電線が含む前記第2の導電部分が、金属部分またはシリサイド
部分のいずれかである、請求項37に記載の装置。
【請求項39】
前記第1及び前記第2の選択ゲートが、前記装置の動作の間中に、異なる値を有した電
圧を受ける、請求項34に記載の装置。
【請求項40】
メモリ素子の動作の間中に、前記メモリ素子の第1の選択線に第1の電圧を印加するこ
とであって、前記第1の選択線が前記メモリ素子の第1の選択ゲートに結合された、前記
第1の電圧を印加すること、
前記動作の間中に、前記メモリ素子の第2の選択線に第2の電圧を印加することであっ
て、前記第1及び前記第2の電圧が同じ値を有し、前記第2の選択線が前記メモリ素子の
第2の選択ゲートに結合され、前記第1の選択ゲートが装置の第1の階層に設置され、前
記第2の選択ゲートが前記装置の第2の階層に設置され、前記第1及び前記第2の選択ゲ
ートが、データ線と前記メモリ素子の第1のメモリセルストリングとの間に直列に結合さ
れた、前記第2の電圧を印加すること、
前記動作の間中に、前記メモリ素子の第3の選択線に第3の電圧を印加することであっ
て、前記第3の選択線が前記メモリ素子の第3の選択ゲートに結合された、前記第3の電
圧を印加すること、ならびに
前記動作の間中に、前記メモリ素子の第4の選択線に第4の電圧を印加することであっ
て、前記第3及び前記第4の電圧が異なる値を有し、前記第4の選択線が前記メモリ素子
の第4の選択ゲートに結合され、前記第3の選択ゲートが前記装置の前記第1の階層に設
置され、前記第4の選択ゲートが前記装置の前記第2の階層に設置され、前記第3及び前
記第4の選択ゲートが、前記データ線と前記メモリ素子の第2のメモリセルストリングと
の間に直列に結合された、前記第4の電圧を印加すること
を含む、方法。
【請求項41】
前記第1及び前記第2のメモリセルストリングが同じアクセス線に結合される、請求項
40に記載の方法。
【請求項42】
前記第1及び前記第2のメモリセルストリングが異なるアクセス線に結合される、請求
項40に記載の方法。
【請求項43】
前記動作の間中に、前記第1のメモリセルストリングのメモリセルから情報を読み出す
ことをさらに含む、請求項40に記載の方法。
【請求項44】
前記動作の間中に、前記第1のメモリセルストリングのメモリセルに情報を記憶するこ
とをさらに含む、請求項40に記載の方法。
【請求項45】
前記メモリ素子の追加動作の間中に、前記第1及び前記第3の選択線に第5の電圧を印
加すること、ならびに
前記追加動作の間中に、前記メモリ素子の前記第2及び前記第4の選択線に第6の電圧
を印加することをさらに含み、
前記第5及び前記第6の電圧が異なる値を有する、請求項40に記載の方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0014
【補正方法】変更
【補正の内容】
【0014】
図2Aに示すように、メモリ素子200は、ブロック(メモリセルブロック)203
及び203を含むことができる。例として2つのブロックを示す。メモリ素子200は
、多くのブロック(例えば、最大で数千またはそれ以上のブロック)を含むことができる
。ブロック203及び203のそれぞれは、それ自体のメモリセルストリング及び関
連する選択回路を有する。例えば、ブロック203は、メモリセルストリング231〜
236、ならびに選択回路241〜246及び241’〜246’を有する。ブロック2
03は、メモリセルストリング237〜240、291、及び292、ならびに選択回
路247〜252及び247’〜252’を有する。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0016
【補正方法】変更
【補正の内容】
【0016】
メモリ素子200は、信号BL0、BL1、及びBL2をそれぞれ伝える配線270、
271、及び272を含むことができる。配線270、271、及び272のそれぞれは
、導電線(導電材料領域を含む)として構成することができ、メモリ素子200のそれぞ
れのデータ線(例えば、ビット線)の一部を形成することができる。ブロック203
203のメモリセルストリングは、配線270、271、及び272を共有すること
ができる。例えば、メモリセルストリング231、232、237、及び238は、配線
270を共有することができる。メモリセルストリング233、234、239、及び2
40は、配線271を共有することができる。メモリセルストリング235、236、2
91、及び292は、配線272を共有することができる。図2Aには、一例として3本
の配線(例えばデータ線)270、271、及び272が示される。データ線の本数は変
えることができる。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0030
【補正方法】変更
【補正の内容】
【0030】
選択回路241、242、247、及び248の各々は、以下の二重選択ゲート(例え
ば、二重ドレイン選択ゲート)を含むことができる。選択ゲート261の1つ、及び選択
ゲート262の1つである。選択回路241’、242’、247’、及び248’のそ
れぞれは、選択ゲート263の1つを含むことができる。選択ゲート261、262、及
び263のそれぞれは、電界効果トランジスタ(FET)などのトランジスタとして動作
することができる。FETの一例は、金属酸化膜半導体(MOS)トランジスタを含む。
特定の選択回路の間で共有される選択線は、それらの特定の選択回路の選択ゲートによっ
て共有され得る。例えば、選択線281は、選択回路241及び選択回路243、なら
びに選択回路245の選択ゲート261によって共有され得る。別の例では、選択線28
は、選択回路241及び選択回路243、ならびに選択回路245の選択ゲート26
2によって共有され得る。選択線(例えば、選択線281、282、283、28
、281、282、283、及び284、選択線281’、282’、28
3’、及び284’)は信号(例えば、信号SGD、SGD、またはSGS)を伝え
ることができるが、選択線はスイッチ(例えば、トランジスタ)のようには動作しない。
選択ゲート(例えば、選択ゲート261、262、または263)は、それぞれの選択線
から信号を受け取ることができ、スイッチ(例えば、トランジスタ)のように動作するこ
とができる。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0035
【補正方法】変更
【補正の内容】
【0035】
メモリ素子200の動作(例えば、読出し動作または書込み動作)の間、選択状態メモ
リセルストリングに連結された特定の選択回路の選択ゲート261、262、及び263
を作動させて(例えば、オンにして)、選択状態メモリセルストリングをそれぞれのデー
タ線及びソースに結合することができる。例えば、図2Cにおいて、メモリ素子200の
書込み動作中、メモリセルストリング231が選択状態メモリセルストリングである場合
には、選択回路241の選択ゲート261及び262を作動させて、メモリセルストリン
グ231を配線270に結合することができる。一方、選択回路241’の選択ゲート
63は作動させない。別の例では、図2Cにおいて、メモリ素子200の読出し動作中、
メモリセルストリング231が選択状態メモリセルストリングである場合には、選択回路
241の選択ゲート261及び262を作動させて、メモリセルストリング231を配線
270に結合することができる。そして、また、選択回路241’の選択ゲート263
作動させて、メモリセルストリング231を配線270及び配線299に結合することが
できる。これらの2つの例では、メモリセルストリング231が選択されている間、メモ
リセルストリング232、237、及び238は選択されていない。したがって、(メモ
リセルストリング232、237、及び238に連結された)選択回路242、247、
248、242’、247’、及び248’内の選択ゲート261、262、及び263
を作動させないようにして(例えば、オフにして)、配線270及び配線299からメモ
リセルストリング232、237、及び238を切り離す(メモリセルストリングを非選
択の状態にする)ことができる。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0050
【補正方法】変更
【補正の内容】
【0050】
メモリ素子200の書込み動作中、メモリセルストリング232(非選択状態ストリン
グ)の選択線282による信号SGDは、V5=0VかそれともV5=2.3Vの値
の電圧を(表200Dにあるような3Vの代わりに)供給することができる。それゆえに
、図2Bの選択回路241及び242の選択ゲート262は(選択線281が選択線2
82に結合されていない場合)、それぞれ3V及び0Vか、それとも3V及び2.3V
の異なる値の電圧を受けることができる。メモリ素子200の消去動作では、表200E
を基にメモリ素子200の信号にもたらされる電圧の値は、表200Dを基にもたらされ
る電圧の値と同じであり得る。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0052
【補正方法】変更
【補正の内容】
【0052】
図2Fは、本明細書に記載されるいくつかの実施形態による、メモリ素子200の一部
の構造の側面図を示す。図2Eのメモリ素子200の構造は、図2Cに示すメモリ素子2
00の概略図に対応する。図2Eに示すように、メモリ素子200は基板390を含むこ
とができ、その上に(ブロック203の)メモリセルストリング231及び232なら
びに(ブロック203の)メモリセルストリング237及び238のメモリセル210
、211、212、及び214を形成する(例えば、基板390に対して垂直に形成する
)ことができる。メモリ素子200は、z次元に関しての種々の階層309〜315(例
えば、基板と配線270との間の内部デバイス階層)を有する。メモリセル210、21
1、212、及び213は、それぞれ階層310、311、312、及び313内に設置
することができる(例えば、基板390に対してz次元において垂直に配列される)。(
ブロック203の)選択回路241、241’、242、及び242’ならびに(ブロ
ック203の)選択回路247、247’、248、及び248’の選択ゲート261
、262、及び263は、基板390上に形成する(例えば、垂直に形成する)こともで
きる。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0061
【補正方法】変更
【補正の内容】
【0061】
それぞれのメモリセル210、211、212、及び213に連結される(ブロック2
03の)制御線220、221、222、223ならびに(ブロック203
の)制御線220、221、222、及び223は、図2Fに示すように、柱
31、332、333、及び334のうちで、それぞれの柱の区分(例えば、階層310
から階層313までの区分)に沿って、それぞれ階層310、311、312、及び31
3内に設置することもできる。(ブロック203の)制御線220、221、22
、223ならびに(ブロック203の)制御線220、221、222
及び223の材料は、導電材料(例えば、n型の導電的にドープされた多結晶シリコン
、金属、または他の導電材料)を含み得る。したがって、図2Fに示すように、(ブロッ
ク203の)制御線220、221、222、223は、柱331及び332
の区分に沿って設置されたそれぞれの導電材料(複数の導電材料)を含むことができ、(
ブロック203の)制御線220、221、222、223は、柱333及び
334の区分に沿って設置されたそれぞれの導電材料(複数の導電材料)を含むことがで
きる。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0065
【補正方法】変更
【補正の内容】
【0065】
図2Fに示すように、メモリセル210、211、212、及び213のそれぞれは構
造307を含むことができ、これは、それぞれの柱と制御線との間に、部分301、30
2、及び303を含む。例えば、メモリセルストリング231のメモリセル213は、柱
331と制御線223との間に構造307(部分301、302、及び303を含む)
を含む。部分301は、電荷のトンネル現象を阻止することができる1つまたは複数の電
荷阻止材料(例えば、窒化シリコンなどの誘電材料)を含むことができる。部分302は
、メモリセル210、211、212、または213に記憶されている情報の値を表すた
めに、電荷蓄積機能を提供することができる電荷蓄積素子(例えば、1つまたは複数の電
荷蓄積材料)を含むことができる。例えば、部分302は、メモリセル(例えば、メモリ
セル210、211、212、または213)内で(例えば、電荷を蓄積するための)浮
遊ゲートとして動作することができる多結晶シリコンを含むことができる。本例において
、メモリセル210、211、212、及び213のそれぞれは、浮遊ゲートメモリセル
構造を有する。あるいは、部分302は、メモリセル(例えば、メモリセル210、21
1、212、または213)内に電荷を捕獲するように動作することができるチャージト
ラップ材料(例えば、窒化シリコン)を含むことができる。この例では、メモリセル21
0、211、212、及び213のそれぞれは、チャージトラップメモリセル構造を有す
る。部分303は、電荷(例えば、電子)のトンネル現象を可能にし得る1つまたは複数
のトンネル誘電体材料(例えば、シリコンの酸化物)を含むことができる。例えば、部分
303は、メモリ素子200の書込み動作中に、部分344(例えば、導電性チャネル)
から部分302への電子のトンネル現象を可能にし、メモリ素子200の消去動作中に、
部分302から部分344への電子のトンネル現象を可能にすることができる。
【手続補正10】
【補正対象書類名】明細書
【補正対象項目名】0067
【補正方法】変更
【補正の内容】
【0067】
選択ゲート262のそれぞれは、それぞれの選択線と、それぞれの柱との間に、構造3
05を含むことができる。例えば、選択回路241の選択ゲート262は、選択線281
と柱331との間に構造305を含む。
【手続補正11】
【補正対象書類名】明細書
【補正対象項目名】0070
【補正方法】変更
【補正の内容】
【0070】
それと共に、上記のとおり、図2F及び図2Gに示すように、選択線(例えば、選択線
281、282、283、284、281、282、283、及び284
、281’、282’、283’、及び284’)は導電材料の要素(例えば、配線)
である。この導電材料は、多結晶シリコン、シリサイド、金属、もしくはこれらの材料の
任意の組合せ、または他の導電材料の要素とすることができる。上記のとおり、選択線は
信号(例えば、信号SGD、SGD、またはSGS)を伝えることができるが、選択
線はスイッチ(例えば、トランジスタ)のようには動作しない。選択ゲート(例えば、選
択ゲート261、262、または263)は、選択線の一部(例えば、選択線を形成した
導電材料片の一部)と、機能(例えば、トランジスタの機能)を実行するための追加の構
造とを含むことができる。例えば、図2Fの選択回路241では、選択ゲート261は選
択線281の一部と構造304とを含むことができ、選択ゲート262は、選択線28
の一部と構造305とを含むことができる。
【手続補正12】
【補正対象書類名】明細書
【補正対象項目名】0073
【補正方法】変更
【補正の内容】
【0073】
選択線281は、柱331の側壁339と向き合う側壁381(例えば、選択線2
81の導電材料の垂直側壁)を含む。側壁381は、柱331の一部から距離D1の
ところに設置され得る。距離D1は、側壁381から柱331の側壁339のそれぞれ
の部分まで、構造304を横切って直線的に測定することができ、したがって距離D1は
、側壁381と側壁339との間の最短距離であり得る。
【手続補正13】
【補正対象書類名】明細書
【補正対象項目名】0074
【補正方法】変更
【補正の内容】
【0074】
選択線281は、柱331の側壁339と向き合う側壁381(例えば、選択線2
81の導電材料の垂直側壁)を含む。側壁381は、柱331の一部から距離D2の
ところに設置され得る。距離D2は、側壁381から柱331の側壁339のそれぞれ
の部分まで、構造305を横切って直線的に測定することができ、したがって距離D2は
、側壁381と側壁339との間の最短距離であり得る。
【手続補正14】
【補正対象書類名】明細書
【補正対象項目名】0075
【補正方法】変更
【補正の内容】
【0075】
制御線223は、柱331の側壁339と向き合う側壁323(例えば、導電材料の
制御線223の垂直側壁)を含む。側壁323は、柱331の一部から距離D3のとこ
ろに設置され得る。距離D3は、側壁323から柱331の側壁339のそれぞれの部分
まで、構造307を横切って直線的に測定することができ、したがって距離D3は、側壁
323と側壁339との間の最短距離であり得る。
【手続補正15】
【補正対象書類名】明細書
【補正対象項目名】0076
【補正方法】変更
【補正の内容】
【0076】
選択線281’は、柱331の側壁339と向き合う側壁381’(例えば、選択線2
81’の導電材料の垂直側壁)を含む。側壁381’は、柱331の一部から距離D4の
ところに設置され得る。距離D4は、側壁381’から柱331の側壁339のそれぞれ
の部分まで、構造306を横切って直線的に測定することができ、したがって距離D4は
、側壁381’と側壁339との間の最短距離であり得る。
【手続補正16】
【補正対象書類名】明細書
【補正対象項目名】0082
【補正方法】変更
【補正の内容】
【0082】
図2Jは、本明細書に記載されるいくつかの実施形態に従って、図2Iの距離D1より
も大きい距離D6のところに設置された側壁381を含む、図2Iのメモリ素子200
部分の変形を示す。図2Jの構造304は、構造305のものと同様の材料を含むことが
できる。構造304は、構造305と同時か、あるいは構造305及び307の両方と同
時に、形成することができる。本例では、構造304は、図2Hの構造307の部分30
1、302、及び303のものと同様の部分及び材料を含むことができる。したがって、
図2Jのメモリ素子200の変形において、選択ゲート261及び262のそれぞれは、
メモリセル213のようなメモリセル型構造を備え得る。選択ゲート261のメモリセル
型構造により、選択ゲート261のしきい値電圧を調整するために、選択ゲート261を
電気的に書き込むことが可能となる。
【手続補正17】
【補正対象書類名】明細書
【補正対象項目名】0086
【補正方法】変更
【補正の内容】
【0086】
図2Mは、本明細書に記載されるいくつかの実施形態に従って、図2Hの厚さT1、T
2、T3、及びT4よりも大きい厚さT4’を有した選択線281’を含む、図2Hのメ
モリ素子200部分の変形を示す。図2Mにおける距離D4’は、図2Hの距離D4と同
じであっても異なっていてもよい。例として、距離D4’は、距離D4と同様(例えば、
同じ)であり、かつ距離D3(図2H)未満であってよい。厚さT4’(図2M)を有し
た選択線281’は、図2H〜図2Lに示すメモリ素子200の変形のいずれにも含める
ことができる。例えば、厚さT4’を有した選択線281’は、図2H〜図2Lの選択線
281’を置き換えることができる。
【手続補正18】
【補正対象書類名】明細書
【補正対象項目名】0093
【補正方法】変更
【補正の内容】
【0093】
したがって、図2A〜図2Mを参照して上に述べたように、本明細書に記載されるメモ
リ素子200の構造及び(例えば、図2Dの表200D及び図2Eの表200Eに基づい
た)バイアス技法は、メモリ素子200の読出しまたは書込みの動作の間中、ブロック(
例えば、選択状態ブロック、非選択状態ブロック、またはその両方のブロック)内のGI
DL電流を低減し、または抑制するのに役立ち得る。本明細書に記載されるメモリ素子2
00の構造及びバイアス技法はまた、メモリ素子200のブロックに対して実行される消
去動作中に、十分なGIDL電流を供給するのに役立ち得る。
【手続補正19】
【補正対象書類名】明細書
【補正対象項目名】0096
【補正方法】変更
【補正の内容】
【0096】
図3Aのメモリ素子300では、選択線281’、282’、283’、及び2
84’のそれぞれは、別個の(例えば、異なった)信号SGSを伝えることができる
。選択線281’、282’、283’、及び284’のそれぞれは、別個の(
例えば、異なった)信号SGSを伝えることができる。選択回路241’〜252’の
それぞれは、2本の選択線を共有することができる。例えば、選択回路241’、243
’、及び245’は、選択線281’及び281’を共有することができる。選択回
路242’、244’、及び246’は、選択線282’及び282’を共有するこ
とができる。選択回路247’、249’、及び251’は、選択線283’及び28
3’を共有することができる。選択回路248’、250’、及び252’は、選択線
284’及び284’を共有することができる。図3Aは、選択線281が選択線
282に接続され、選択線283が選択線284に接続されることを示す。しかし
ながら、図2Aのメモリ素子200と同様に、選択線281及び282は互いの連結
が解かれてもよく、選択線283及び284は互いの連結が解かれてもよい。
【手続補正20】
【補正対象書類名】明細書
【補正対象項目名】0097
【補正方法】変更
【補正の内容】
【0097】
図3Bは、本明細書に記載されるいくつかの実施形態による、図3Aのメモリ素子30
0の概略図を示す。メモリ素子300は、図2Bのメモリ素子200の要素と類似または
同一の要素を含む。簡単にするために、メモリ素子200とメモリ素子300との間の類
似または同一の要素(図2B及び図3Bにおいて同じ符号を持つ)についての記述は、図
3Bの記述では繰り返さない。
【手続補正21】
【補正対象書類名】明細書
【補正対象項目名】0102
【補正方法】変更
【補正の内容】
【0102】
図3Cに示すように、選択回路241’、242’、247’、及び248’の各々の
選択ゲート(例えば、二重ソース選択ゲート)263及び264は、配線299と、メモ
リセルストリング231、232、237、及び238のうちのそれぞれのメモリセルス
トリングとの間に直列に結合され得る。選択回路241’の選択ゲート263は、選択線
281’の一部となり得る(例えば、選択線281’の一部によって形づくられ得る
)端子(例えば、トランジスタゲート)を有する。選択回路241’の選択ゲート264
は、選択線281’の一部となり得る(例えば、選択線281’の一部によって形づ
くられ得る)端子(例えば、トランジスタゲート)を有する。選択回路241’の選択ゲ
ート263及び264は、それぞれ選択線281’及び281’に供給される信号S
GS及びSGSによって制御する(例えば、オンまたはオフにする)ことができる。
同様に、図3Cに示すように、選択回路242’、247’、及び248’のそれぞれの
選択ゲート263及び264はまた、選択線282’、283’、284’、28
2’、283’、及び284’のうちのそれぞれの選択線の一部となり得る(例え
ば、選択線の一部によって形づくられ得る)端子(トランジスタゲート)を有する。
【手続補正22】
【補正対象書類名】明細書
【補正対象項目名】0105
【補正方法】変更
【補正の内容】
【0105】
非選択状態ブロック(例えば、ブロック203)に対するメモリ素子300(図3C
)の読出し動作中、非選択状態ブロックに属する全てのストリング(例えば、ストリング
237及び238)に関わる信号SGS及びSGSは、SGS=SGS=0Vな
どの同じ電圧を伴わせて供給する(例えば、同じ値の電圧でバイアスをかける)ことがで
きる。したがって、本例では、ブロック203(非選択状態ブロック)において、選択
283’及び284’に同じ0Vの値の電圧を供給することができ、選択線283
及び284’に0Vの値の電圧を供給することができる。それゆえに、選択回路
47’及び248’の選択ゲート263及び264は同じ0Vの値の電圧を受けることが
でき、選択回路247’及び248’の選択ゲート263及び264は0Vの値の電圧を
受けることができる。
【手続補正23】
【補正対象書類名】明細書
【補正対象項目名】0106
【補正方法】変更
【補正の内容】
【0106】
選択状態ブロック(例えば、ブロック203)に対するメモリ素子300(図3C)
の書込み動作中、選択状態ストリングに関わる信号SGS及びSGSは、SGS
V13=2.3VやSGS=V14=0Vなどの異なった値の電圧を伴わせて供給する
(例えば、異なった値の電圧でバイアスをかける)ことができる。したがって、本例では
、メモリセルストリング231(選択状態ストリング)と関連している選択線281’
及び281’(図3C)には、それぞれ2.3V及び0Vの値の電圧を供給することが
できる。それゆえに、選択回路241’の選択ゲート263及び264は、それぞれ2.
3V及び0Vの電圧を受けることができる。非選択状態ストリングと関連している信号S
GS及びSGSは、SGS=V15=2.3VやSGS=V16=0Vなどの異
なった値の電圧を伴わせて供給することができる。したがって、本例では、メモリセルス
トリング232(非選択状態ストリング)と関連している選択線282’及び282’
には、それぞれ2.3V及び0Vの値の電圧を供給することができる。それゆえに、選
択回路242’の選択ゲート263及び264は、それぞれ2.3V及び0Vの値の電圧
を受けることができる。
【手続補正24】
【補正対象書類名】明細書
【補正対象項目名】0107
【補正方法】変更
【補正の内容】
【0107】
非選択状態ブロック(例えば、ブロック203)に対するメモリ素子300(図3C
)の書込み動作中、ブロック203に属する全てのストリングに関わる信号SGS
びSGSは、SGS=V17=2.3VやSGS=V18=0Vなどの異なった値
の電圧を伴わせて供給する(例えば、異なった値の電圧でバイアスをかける)ことができ
る。したがって、本例では、ブロック203(非選択状態ブロック)において、選択線
283’及び284’に2.3Vの値の電圧を供給することができ、選択線283’
及び284’に0Vの値の電圧を供給することができる。それゆえに、選択回路24
7’及び248’の選択ゲート263の各々は2.3Vの値の電圧を受けることができ、
一方、選択回路247’及び248’の選択ゲート264の各々は0Vの値の電圧を受け
ることができる。
【手続補正25】
【補正対象書類名】明細書
【補正対象項目名】0108
【補正方法】変更
【補正の内容】
【0108】
上記の前提に基づき、図3Dの表300Dに示すように、選択状態ブロックに対するメ
モリ素子300(図3C)の消去動作中、選択状態ストリング及び非選択状態ストリング
に関わる信号SGS及びSGSは、SGS=V19=15VやSGS=V20=
11Vなどの異なった値の電圧を伴わせて供給することができる。したがって、本例では
、ブロック203において、選択線281’及び282’(図3C)には15Vの
値の電圧を供給することができ、一方、選択線281’及び282’には11Vの値
の電圧を供給することができる。それゆえに、選択回路241’及び242’の選択ゲー
ト263は15Vの値の電圧を受けることができ、一方、選択回路241’及び242’
の選択ゲート264は11Vの値の電圧を受けることができる。
【手続補正26】
【補正対象書類名】明細書
【補正対象項目名】0109
【補正方法】変更
【補正の内容】
【0109】
非選択状態ブロックに対するメモリ素子300(図3C)の消去動作中、ブロック20
(非選択状態ブロック)の選択線283’及び283’(図3C)は、「フロー
ト」状態(図3Dでは「F」として示される)に置かれ得る。フロート状態では、選択線
283’、283’、284’、及び284’上の電圧は、信号BL(例えば、
本例では信号BL0)にもたらされる電圧の値(例えば、約20V)に比例した値を有し
得る。それゆえに、ブロック203(非選択状態ブロック)に属する選択回路247’
及び248’の選択ゲート263及び264は、消去動作ではフロート状態に置かれ得る

【手続補正27】
【補正対象書類名】明細書
【補正対象項目名】0110
【補正方法】変更
【補正の内容】
【0110】
図3Eは、本明細書に記載されるいくつかの実施形態に従って、選択線281による
信号SGDと選択線282による信号SGDとが、メモリ素子300の変形におい
て別個の信号(例えば、非共通信号)であり得る場合、メモリ素子300の読出し動作、
書込み動作、及び消去動作の間中に、メモリ素子300の信号BL、SGD、SGD
、選択状態WL、非選択状態WL、SGS、SGS、及びSRCにもたらされる電圧
の値の例を示す表300Eである。表300Eは、信号SGDと信号SGDとが別個
の信号である表300Dの変形であり得る。したがって、表300Eでは、選択状態ブロ
ックに属する非選択状態ストリングの、選択線281による信号SGD及び選択線2
82による信号SGDに、異なる値の電圧をもたらすことができる。表300E内の
信号にもたらされる電圧の値は、図2Eの表200E内のものと同じであり得る。
【手続補正28】
【補正対象書類名】明細書
【補正対象項目名】0112
【補正方法】変更
【補正の内容】
【0112】
図3Fは、本明細書に記載されるいくつかの実施形態による、メモリ素子300の一部
の構造の側面図を示す。図3Fのメモリ素子300の構造は、図3Cに示すメモリ素子3
00の概略図に対応する。図3Fのメモリ素子300の構造は、図2Fのメモリ素子20
0の構造の変形であり得る。簡単にするために、メモリ素子200とメモリ素子300と
の間の類似または同一の要素(図2F及び図3Fにおいて同じ符号を持つ)についての記
述は、図3Fの記述では繰り返さない。図3Gは、本明細書に記載されるいくつかの実施
形態による、図3Fのメモリ素子300部分の構造の上面図を示す。図3Fのメモリ素子
300とメモリ素子200(図2F)との間の相違点としては、図3Fに示すように、基
板390とそれぞれのメモリセルストリングとの間の二重選択線(例えば、選択線281
、282’、283’、及び284’ならびに選択線281’、282’
、283’、及び284’)が挙げられる。
【手続補正29】
【補正対象書類名】明細書
【補正対象項目名】0114
【補正方法】変更
【補正の内容】
【0114】
メモリ素子300は、メモリ素子200と少なくとも同様の改良をもたらすことができ
る。例えば、本明細書に記載されるメモリ素子300の構造及び(例えば、図3Dの表3
00D及び図3Eの表300Eに基づいた)バイアス技法は、メモリ素子300の読出し
動作または書込み動作の間中に、ブロック(例えば、選択状態ブロック、非選択状態ブロ
ック、またはその両方)におけるGIDL電流を低減または抑制するのに役立つことがで
き、メモリ素子300の選択状態ブロックに対して実行される消去動作中に、十分なGI
DL電流を供給する。
【手続補正30】
【補正対象書類名】明細書
【補正対象項目名】0126
【補正方法】変更
【補正の内容】
【0126】
図9A〜図9Dは、本明細書に記載されるいくつかの実施形態に従って、異なる時期に
複数の柱穴を形成することを含む、メモリ素子900を形成するプロセスを示す。図9A
は、選択線281’、281’、282’、282’、ならびに制御線220
、221、222、及び223を形成した後のメモリ素子900を示す。選択線
81’、281’、282’、及び282’、ならびに制御線220、221
、222、及び223を形成した後に、柱穴921及び922を形成することがで
きる。
【手続補正31】
【補正対象書類名】明細書
【補正対象項目名】0130
【補正方法】変更
【補正の内容】
【0130】
図10Bは、開口部(例えば、切れ目または切削部)1080を(例えば、開口部10
80において構造280の一部をエッチングすることによって)形成して、その結果、選
択線281、281、281、282、282、282ならびに選択ゲート
261、262、及び266が形成された後のメモリ素子1000を示す。次に、開口部
1080の中に材料1081を(例えば堆積によって)形成することができる。材料10
81には、コバルト、ニッケル、または他の導電材料が含まれ得る。図10Bに示すよう
に、選択線281、281、281、282、282、及び282には、n
型材料(例えば、n型多結晶シリコン)が含まれ得る。
【手続補正32】
【補正対象書類名】明細書
【補正対象項目名】0133
【補正方法】変更
【補正の内容】
【0133】
図11A〜図11Fは、本明細書に記載されるいくつかの実施形態による、三重メタル
ドレイン選択線を含むメモリ素子1100を形成するプロセスを示す。図10Aのメモリ
素子1000と同様に、図11Aは、選択線281’、281’、281’、28
2’、282’、及び282’、選択ゲート263、264、及び265、制御線
220、221、222、及び223、メモリセルストリング231及び232
柱1131及び1132、ならびに構造(例えば、材料の層)280を形成した後のメ
モリ素子1100を示す。図11Aでは、一例としてn型材料(例えば、n型多結晶シリ
コン)を含む構造280を示す。構造280には窒化シリコンが含まれ得る。部分344
(例えば、導電性チャネル)及び部分345(例えば、誘電性充填剤)を形成することも
できる。部分344及び345は、柱1131または1132など、それぞれの柱の部分
である。
【手続補正33】
【補正対象書類名】明細書
【補正対象項目名】0139
【補正方法】変更
【補正の内容】
【0139】
図12A及び図12Bは、本明細書に記載されるいくつかの実施形態に従って、メモリ
セル型構造とFET型構造との組合せを有した三重ソース選択トランジスタを含むメモリ
素子1200を形成するプロセスを示す。図12Aは、選択線281’、281’
218’C、282’、282’、及び282’、制御線220、221、2
22、及び223、ならびに柱穴1221及び1222を形成した後のメモリ素子1
200を示す。図12Bは、メモリセルストリング231及び232ならびに選択ゲート
263、264、及び265を形成した後のメモリ素子1200を示す。部分346(例
えば、N+材料)、部分344(例えば、導電性チャネル)、及び部分345(例えば、
誘電性充填剤)を、柱穴1221及び1222のそれぞれの中に形成することができる。
部分344及び345は、柱1231または1232など、それぞれの柱の部分である。
図12Bに示すように、選択線281’及び282’の厚さを、選択線281’
281’、282’、及び282’の厚さよりも大きくすることができる。
【手続補正34】
【補正対象書類名】明細書
【補正対象項目名】0140
【補正方法】変更
【補正の内容】
【0140】
選択ゲート264及び265のそれぞれが、メモリセルストリング231及び232の
メモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲー
ト264及び265のそれぞれを形成することができる。選択ゲート263の各々を、そ
れがFET型構造を備え得るように形成することができる。メモリ素子1200の他の部
分(例えば、SGD選択線及び関連トランジスタ(例えば、261、262、及び266
))は、図5A〜図11Fを参照して上に述べたプロセスのいずれかと同様のプロセスに
よって形成することができる。図12Bに示される選択ゲート263、264、及び26
5のメモリセル型構造とFET型構造との組合せにより、選択線281’、282’
281’、及び282’を比較的薄くすることができるようになる。これにより、
プロセス経路をさらに容易にすることもできる。
【手続補正35】
【補正対象書類名】明細書
【補正対象項目名】0141
【補正方法】変更
【補正の内容】
【0141】
図13A及び図13Bは、本明細書に記載されるいくつかの実施形態に従って、メモリ
セル型構造とFET型構造との組合せを有した三重ソース選択トランジスタを含むメモリ
素子1300を形成するプロセスを示す。図13Aは、図12Aのメモリ素子1200と
同様の要素を形成した後のメモリ素子1300を示す。また一方、図13Bに示すように
、選択ゲート264及び265の各々を、それがFET型構造を備え得るように形成する
ことができる。選択ゲート263のそれぞれが、メモリセルストリング231及び232
のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るように、選択ゲ
ート263のそれぞれを形成することができる。メモリ素子1300の他の部分(例えば
、SGD選択線及び関連トランジスタ(例えば、261、262、及び266))は、図
5A〜図11Fを参照して上に述べたプロセスのいずれかと同様のプロセスによって形成
することができる。図13Bに示される選択ゲート263、264、及び265のメモリ
セル型構造及びFET型構造の組合せにより、選択線281’及び282’の抵抗を
低減させることができる。
【手続補正36】
【補正対象書類名】明細書
【補正対象項目名】0142
【補正方法】変更
【補正の内容】
【0142】
図14A及び図14Bは、本明細書に記載されるいくつかの実施形態に従って、メモリ
セル型構造とFET型構造との組合せを有した三重ソース選択トランジスタを含むメモリ
素子1400を形成するプロセスを示す。図14Aは、図12Aのメモリ素子1200と
同様の要素を形成した後のメモリ素子1400を示す。また一方、図14Bに示すように
、選択ゲート263、264、及び265のそれぞれが、メモリセルストリング231及
び232のメモリセルのそれぞれと類似または同一のメモリセル型構造となり得るように
、選択ゲート263、264、及び265のそれぞれを形成することができる。メモリ素
子1400の他の部分(例えば、SGD選択線及び関連トランジスタ(例えば、261、
262、及び266))は、図5A〜図11Fを参照して上に述べたプロセスのいずれか
と同様のプロセスによって形成することができる。図14Bに示される選択ゲート263
、264、及び265のメモリセル型構造及びFET型構造の組合せにより、選択線28
1’及び282’の抵抗を低減させることができる。
【手続補正37】
【補正対象書類名】明細書
【補正対象項目名】0143
【補正方法】変更
【補正の内容】
【0143】
図15は、本明細書に記載されるいくつかの実施形態による、三重ドレイン選択トラン
ジスタ及び三重ソース選択トランジスタを含むメモリ素子1500を示す。メモリ素子1
500は、図5A〜図14Bを参照して上に述べたプロセスの任意の組合せを使用して形
成することができる。図15に示すように、メモリ素子1500は、上述のメモリ素子の
要素(図2A〜図14B)と同様または同一の要素を含むことができる。それに伴って、
簡単にするために、ここではメモリ素子1500の要素についての記述を省略する。図1
5に示すように、選択ゲート265及び266のそれぞれが、メモリセルストリング23
1及び232のメモリセルのそれぞれと類似または同一のメモリセル型構造を備え得るよ
うに、選択ゲート265及び266のそれぞれを形成することができる。選択ゲート26
1、262、263、及び264の各々を、それがFET型構造を備え得るように形成す
ることができる。選択ゲート265及び266のメモリセル型構造により、選択ゲート2
61、262、及び266の組合せのしきい値電圧ならびに選択ゲート263、264、
及び265の組合せのしきい値電圧を調整するために、選択ゲート265及び266を電
気的に書き込むことが可能になり得る。
【手続補正38】
【補正対象書類名】明細書
【補正対象項目名】0144
【補正方法】変更
【補正の内容】
【0144】
図16は、本明細書に記載されるいくつかの実施形態による、三重ドレイン選択トラン
ジスタ及び三重ソース選択トランジスタを含むメモリ素子1600を示す。メモリ素子1
600は、図5A〜図14Bを参照して上に述べたプロセスの任意の組合せを使用して形
成することができる。図16に示すように、メモリ素子1600は、上述のメモリ素子の
要素(図2A〜図14B)と同様または同一の要素を含むことができる。それに伴って、
簡単にするために、ここではメモリ素子1600の要素についての記述を省略する。図1
6に示すように、選択ゲート262、264、265、及び266のそれぞれが、メモリ
セルストリング231及び232のメモリセルのそれぞれと類似または同一のメモリセル
型構造を備え得るように、選択ゲート262、264、265、及び266のそれぞれを
形成することができる。選択ゲート261及び263の各々を、それがFET型構造を備
え得るように形成することができる。選択ゲート262及び264のメモリセル型構造に
より、選択ゲート261及び262の組合せのしきい値電圧ならびに選択ゲート263及
び264の組合せのしきい値電圧を調整するために、選択ゲート262及び264を電気
的に書き込むことが可能になり得る。
【手続補正39】
【補正対象書類名】明細書
【補正対象項目名】0145
【補正方法】変更
【補正の内容】
【0145】
図17〜図21は、本明細書に記載されるいくつかの実施形態に従って、異なる抵抗を
有した選択ゲート及び制御線を含むメモリ素子1700を形成するプロセスを示し、選択
ゲート及び制御線が金属部分を含む。メモリ素子1700は、図2A〜図16を参照して
上に述べたメモリ素子の要素と同様の要素(例えば、メモリセル、選択ゲート、制御線、
及び他の要素)を含むことができる。簡単にするために、そのような要素の詳細は、図1
7〜21から省略している。
【手続補正40】
【補正対象書類名】明細書
【補正対象項目名】0148
【補正方法】変更
【補正の内容】
【0148】
図17に示すように、材料(材料の層)1751及び1752は既に形成してある。材
料1751及び1752は、(後述する)さらなるプロセスで、メモリ素子1700の選
択ゲート(例えば、ドレイン選択ゲート)を形成するために分離することができる。材料
1751及び1752は、図2A〜図16を参照して上に述べた選択ゲート(例えば、選
択ゲート261及び262)の材料(例えば、n型多結晶シリコンまたはp型多結晶シリ
コン)に類似したものか、または同じものであってよい。後述するように、材料(例えば
、誘電材料)1780を形成して、さらなるプロセスを可能にすることができる。
【手続補正41】
【補正対象書類名】明細書
【補正対象項目名】0151
【補正方法】変更
【補正の内容】
【0151】
図20は、ブロック2003及び2003を分離するためのブロック分離プロセス
後のメモリ素子1700を示す。ブロック分離プロセスは、エッジ2015及び2016
(例えば、ブロック境界)で材料を除去して、ブロック2003やブロック2003
などの、メモリ素子1700のブロックを形成することを含み得る。図20はまた、制御
2020、2022、2022、及び2023を形成した(例えば、エッジ2015及
び2016の材料1720を除去してから形成した)後のメモリ素子1700を示す。図
20はまた、材料1901を開口部1801、1803、1805、及び1807から(
例えば材料1901をエッチングすることによって)取り除いた後のメモリ素子1700
を示す。
【手続補正42】
【補正対象書類名】明細書
【補正対象項目名】0152
【補正方法】変更
【補正の内容】
【0152】
図20はまた、選択ゲート1861及び1862のそれぞれの片側に(例えば、一方の
側壁のみに)凹部2002を形成した後のメモリ素子1700を示す。凹部2002は、
制御線2020、2021、2022、及び2023のそれぞれの両側(例えば、エッジ
2015及び2016の側面)に形成することもできる。凹部2002は、エッジ201
5及び2016において選択ゲート1763及び1764のそれぞれの片側に形成する(
例えば、一方の側壁のみに形成する)こともできる。図20に示すように、エッジ201
5及び2016において2つの選択ゲート1763の間にある凹部2002を、選択ゲー
ト1763の側面に形成しない場合がある。同様に、エッジ2015及び2016におい
て2つの選択ゲート1764の間にある凹部2002を、選択ゲート1764の側面に形
成しない場合がある。
【手続補正43】
【補正対象書類名】明細書
【補正対象項目名】0153
【補正方法】変更
【補正の内容】
【0153】
図21は、部分2102を形成した後のメモリ素子1700を示す。部分2102は、
選択ゲート1861及び1862、制御線2020、2021、2022及び2023
エッジ2015及び2016における2つの選択ゲート1763、ならびにエッジ201
5及び2016における2つの選択ゲート1764の導電性を改善する(例えば、抵抗を
減らす)ために形成される。部分2102の各々は金属を含み得る。例えば、部分210
2の各々が全て金属部分であってもよい。あるいは、部分2102の各々の大部分を金属
としてもよい。部分2102を形成することには、開口部1801、1803、1805
、及び1807内に障壁(例えば、TiNの薄層)を形成すること(例えば、スパッタリ
ングによって堆積させること)が含まれ得る。次に、障壁を形成した後に金属材料(例え
ば、Wまたは他の導電材料)を形成することができる。金属材料は、部分2102に同時
に形成する(例えば、同じプロセスステップによって形成する)ことができる。金属材料
(例えば、W)を形成した後、追加の分離プロセスを実行して、ブロックを分離する(例
えば、エッジ2015及び2016で金属材料(例えば、W)を切断する)ことができる

【手続補正44】
【補正対象書類名】明細書
【補正対象項目名】0156
【補正方法】変更
【補正の内容】
【0156】
図21に示すように、制御線2020、2021、2022、及び2023のそれぞれ
は、エッジ2015において部分2102の1つ(エッジ2015における部分2102
のうちのそれぞれの部分)と直接接触している部分2111、及びエッジ2016におい
て部分2102の1つ(エッジ2016における部分2102のうちのそれぞれの部分)
と直接接触している部分2111を含むことができる。制御線2020、2021、20
22、及び2023の各々において、エッジ2015における部分2111とエッジ20
16における部分2111とは、ブロック分離プロセス(図20)が実行されたときに除
去されなかった、図20のエッジ2015及び2016におけるそれぞれの材料1720
(例えば、n型多結晶シリコン)の残存部分である。したがって、制御線2020、20
21、2022、及び2023のそれぞれは、異なった抵抗を有する部分(例えば、エッ
ジ2015及び2016でのそれぞれの部分2111及び2102)を含むことができる
。例えば、部分2102(例えば、金属)の各々が、部分2111(例えば、n型多結晶
シリコンまたはp型多結晶シリコン)の各々よりも小さい抵抗を有してもよい。
【手続補正45】
【補正対象書類名】明細書
【補正対象項目名】0160
【補正方法】変更
【補正の内容】
【0160】
図23は、部分2302を形成した後のメモリ素子2200を示す。部分2302のそ
れぞれは、部分2102、2111、または2121のうちのそれぞれの部分と直接接触
することができる。部分2302は、選択ゲート1861及び1862、制御線2020
、2021、2022及び2023、エッジ2015及び2016における2つの選択
ート1763、ならびにエッジ2015及び2016における2つの選択ゲート1764
の導電性を改善する(例えば、抵抗を減らす)ために形成される。
【手続補正46】
【補正対象書類名】明細書
【補正対象項目名】0163
【補正方法】変更
【補正の内容】
【0163】
制御線2020、2021、2022、及び2023のそれぞれは、エッジ2015に
おいて部分2302の1つ(エッジ2015における部分2302のうちのそれぞれの部
分)と直接接触している部分2111、及びエッジ2016において部分2302の1つ
(エッジ2016における部分2302のうちのそれぞれの部分)と直接接触している部
分2111を含むことができる。したがって、制御線2020、2021、2022、及
び2023のそれぞれは、異なった抵抗を有する部分(例えば、エッジ2015及び20
16でのそれぞれの部分2111及び2302)を含むことができる。例えば、部分23
02(例えば、シリサイド)の各々が、部分2111(例えば、n型多結晶シリコンまた
はp型多結晶シリコン)の各々よりも小さい抵抗を有してもよい。
【手続補正47】
【補正対象書類名】明細書
【補正対象項目名】0166
【補正方法】変更
【補正の内容】
【0166】
図24において、部分2402を形成することには、メモリ素子1700の部分210
2(図21)を形成するのに使用されるものと同様のプロセス、またはメモリ素子220
0の部分2302(図23)を形成するのに使用されるものと同様のプロセスが含まれ得
る。例えば、図24において、選択ゲート1763及び1764の上に設置される要素(
例えば、メモリセルストリング1741〜1746、制御線2020、2021、202
2、及び2023、ならびに選択ゲート1861及び1862)を形成する前に、メモリ
素子1700(図21)の部分2102(例えば、金属部分)を形成するプロセスと同様
のプロセスを使用して、図24のメモリ素子2400の部分2402を形成することがで
きる。あるいは、選択ゲート1763及び1764の上に設置される要素を形成する前に
、メモリ素子2200(図23)の部分2302(例えば、シリサイド部分)を形成する
プロセスと同様のプロセスを使用して、図24のメモリ素子2400の部分2402を形
成することができる。したがって、メモリ素子2400の選択ゲート1763及び176
4内の部分2402のそれぞれは、(例えば、図21の部分2102のそれぞれと同様の
)金属部分か、それとも(例えば、図23の部分2302のそれぞれと同様の)シリサイ
ド部分かであり得る。
【手続補正48】
【補正対象書類名】明細書
【補正対象項目名】0167
【補正方法】変更
【補正の内容】
【0167】
図24は、メモリ素子2400が部分2404を含むことも示す。部分2404の各々
は、金属部分かそれともシリサイド部分かであり得る。例えば、部分2404は、部分2
404の各々が(例えば、図21の部分2102と同様に)金属部分であり得るように、
図17〜図21を参照して上に述べたものと同様のプロセスを用いて形成することができ
る。別の例では、部分2404は、部分2404の各々が(例えば、図23の部分230
2と同様に)シリサイド部分であり得るように、図22及び図23を参照して上に述べた
ものと同様のプロセスを用いて形成することができる。したがって、メモリ素子2400
では、選択ゲート1861及び1862のそれぞれは、多結晶部分(例えば、1つの部分
2101)と、金属かそれともシリサイドの部分(例えば、部分2404のうちの1つ)
とを含み得る。同様に、制御線2020、2021、2022、及び2023のそれぞれ
は、多結晶部分(例えば、1つの部分2111)と、金属かそれともシリサイドの部分(
例えば、部分2404のうちの1つ)とを含み得る。
【手続補正49】
【補正対象書類名】明細書
【補正対象項目名】0169
【補正方法】変更
【補正の内容】
【0169】
装置(例えば、メモリ素子100、200、300、400、500、600、700
、800、900、1000、1100、1200、1300、1400、1500、
600、1700、2200、及び2400)及び方法(例えば、メモリ素子100、2
00、300、400、500、600、700、800、900、1000、1100
、1200、1300、1400、1500、1600、1700、2200、及び24
00に関連する動作方法、ならびにこれらのメモリ素子を形成する方法(例えば、プロセ
ス))の図は、様々な実施形態の構造についての一般的な意味解釈を提供することを意図
しており、本明細書に記載される構造を利用し得る装置の全ての要素及び機能についての
完全な記述を提供することを意図するものではない。本明細書における装置は、例えば、
メモリ素子100、200、300、400、500、600、700、800、900
、1000、1100、1200、1300、1400、1500、1600、1700
2200、及び2400のいずれかなどのデバイスを含むデバイス(例えば、メモリ素
子100、200、300、400、500、600、700、800、900、100
0、1100、1200、1300、1400、1500、1600、1700、220
0、及び2400のいずれか)かそれともシステム(例えば、コンピュータ、携帯電話、
または他の電子装置)かをいう。
【手続補正50】
【補正対象書類名】明細書
【補正対象項目名】0170
【補正方法】変更
【補正の内容】
【0170】
図1〜図24を参照して上に述べた構成要素のいずれも、ソフトウェアによるシミュレ
ーションを含む多くの方法で実装することができる。したがって、上記の装置(例えば、
制御ユニット116(図1)などの、これらのメモリ素子内の制御ユニット、及び選択回
路241〜252を含む、メモリ素子100、200、300、400、500、600
、700、800、900、1000、1100、1200、1300、1400、15
00、1600、1700、2200、及び2400またはこれらのメモリ素子のそれぞ
れの一部)は全て、本明細書では「モジュール(複数可)」として特徴付けることができ
る。そのようなモジュールには、様々な実施形態の特定の実装態様のために、所望に応じ
て及び/または必要に応じて、ハードウェア回路、シングルプロセッサ回路及び/または
マルチプロセッサ回路、メモリ回路、ソフトウェアプログラムモジュール及びオブジェク
ト及び/またはファームウェア、ならびにそれらの組合せが含まれ得る。例えば、そのよ
うなモジュールは、様々な潜在的実施形態の運用を操作またはシミュレートするのに使用
されるソフトウェア電気信号シミュレーションパッケージ、電力使用量及び出力範囲シミ
ュレーションパッケージ、容量インダクタンスシミュレーションパッケージ、電力散逸/
熱放散シミュレーションパッケージ、信号送受信シミュレーションパッケージなどのシス
テム運用シミュレーションパッケージ、及び/またはソフトウェア及びハードウェアの組
合せに含まれてもよい。
【手続補正51】
【補正対象書類名】明細書
【補正対象項目名】0171
【補正方法】変更
【補正の内容】
【0171】
メモリ素子100、200、300、400、500、600、700、800、90
0、1000、1100、1200、1300、1400、1500、1600、170
0、2200、及び2400は、高速コンピュータ、通信及び信号処理回路、シングルま
たはマルチプロセッサモジュール、シングルまたはマルチ組込みプロセッサ、マルチコア
プロセッサ、メッセージ情報スイッチ、ならびに、マルチレイヤモジュール、マルチチッ
プモジュールを含む特定用途向けモジュールなどの装置(例えば、電子回路)に含まれて
もよい。そのような装置は、例えばテレビ、携帯電話、パーソナルコンピュータ(例えば
、ラップトップコンピュータ、デスクトップコンピュータ、ハンドヘルドコンピュータ、
タブレットコンピュータなど)、ワークステーション、ラジオ、ビデオプレーヤ、オーデ
ィオプレーヤ(例えば、MP3(MPEG Audio Layer 3)プレーヤ)、
車両、医療機器(例えば、心臓モニタ、血圧計など)、セットトップボックスなどの他の
様々な装置(例えば、電子装置)内のサブコンポーネントとしてさらに含まれることがで
きる。
【手続補正52】
【補正対象書類名】明細書
【補正対象項目名】0172
【補正方法】変更
【補正の内容】
【0172】
図1〜図24を参照して上に述べた実施形態は、導電線とメモリ素子の第1のメモリセ
ルストリングとの間に直列に結合された第1及び第2の選択ゲート、ならびに導電線とメ
モリ素子の第2のメモリセルストリングとの間に直列に結合された第3及び第4の選択ゲ
ートを使用した装置及び方法を含む。メモリ素子は、メモリ素子の動作中に、第1、第2
、第3、及び第4の選択ゲートにそれぞれ第1、第2、第3、及び第4の電圧を供給する
ための第1、第2、第3、及び第4の選択線をそれぞれ含むことができる。第1及び第2
の電圧は同じ値を有することができる。第3及び第4の電圧は異なる値を有することがで
きる。さらなる装置及び方法を含む他の実施形態が記載される。
【手続補正53】
【補正対象書類名】図面
【補正対象項目名】図2H
【補正方法】変更
【補正の内容】
【図2H】
【手続補正54】
【補正対象書類名】図面
【補正対象項目名】図4A
【補正方法】変更
【補正の内容】
【図4A】
【手続補正55】
【補正対象書類名】図面
【補正対象項目名】図9C
【補正方法】変更
【補正の内容】
【図9C】
【手続補正56】
【補正対象書類名】図面
【補正対象項目名】図10B
【補正方法】変更
【補正の内容】
【図10B】
【手続補正57】
【補正対象書類名】図面
【補正対象項目名】図24
【補正方法】変更
【補正の内容】
【図24】
【国際調査報告】