(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】2019523994
(43)【公表日】20190829
(54)【発明の名称】電力およびRF用途用の設計された基板構造
(51)【国際特許分類】
   H01L 21/02 20060101AFI20190802BHJP
   H01L 27/12 20060101ALI20190802BHJP
   H01L 21/20 20060101ALI20190802BHJP
【FI】
   !H01L27/12 B
   !H01L21/20
   !H01L21/02 B
【審査請求】未請求
【予備審査請求】未請求
【全頁数】22
(21)【出願番号】2018565352
(86)(22)【出願日】20170613
(85)【翻訳文提出日】20190213
(86)【国際出願番号】US2017037252
(87)【国際公開番号】WO2017218536
(87)【国際公開日】20171221
(31)【優先権主張番号】62/350,084
(32)【優先日】20160614
(33)【優先権主張国】US
(31)【優先権主張番号】62/350,077
(32)【優先日】20160614
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT
(71)【出願人】
【識別番号】518137335
【氏名又は名称】クロミス,インコーポレイテッド
【住所又は居所】アメリカ合衆国,カリフォルニア州 95051,サンタ クララ,ウォルシュ アベニュー 2306
(74)【代理人】
【識別番号】100137969
【弁理士】
【氏名又は名称】岡部 憲昭
(74)【代理人】
【識別番号】100104824
【弁理士】
【氏名又は名称】穐場 仁
(72)【発明者】
【氏名】オドノブリュードフ,ウラジミール
【住所又は居所】アメリカ合衆国,カリフォルニア州 95051,サンタ クララ,ウォルシュ アベニュー 2306
(72)【発明者】
【氏名】バセリ,セム
【住所又は居所】アメリカ合衆国,カリフォルニア州 95051,サンタ クララ,ウォルシュ アベニュー 2306
(72)【発明者】
【氏名】ファーレンズ,シャリ
【住所又は居所】アメリカ合衆国,カリフォルニア州 95051,サンタ クララ,ウォルシュ アベニュー 2306
【テーマコード(参考)】
5F152
【Fターム(参考)】
5F152LL03
5F152LL07
5F152LL09
5F152LN07
5F152MM02
5F152MM03
5F152MM10
5F152NN12
5F152NP03
5F152NP04
5F152NP05
5F152NP13
5F152NP14
5F152NP22
5F152NP23
5F152NQ09
(57)【要約】
基板は、多結晶セラミックコアと、多結晶セラミックコアに結合された第1の接着層と、第1の接着層に結合された導電層と、導電層に結合された第2の接着層と、第2の接着層に結合されたバリア層とを備える支持構造を含む。基板はまた、支持構造に結合された酸化シリコン層と、酸化シリコン層に結合された実質的単結晶シリコン層、および実質的単結晶シリコン層に結合されたエピタキシャルIII−V層とを含む。
【選択図】図1
【特許請求の範囲】
【請求項1】
支持構造であって、
多結晶セラミックコアと、
前記多結晶セラミックコアに結合された第1の接着層と、
前記第1の接着層に結合された導電層と、
前記導電層に結合された第2の接着層と、
前記第2の接着層に結合されたバリア層と
を含む、支持構造と、
前記支持構造に結合された酸化シリコン層と、
前記酸化シリコン層に結合された実質的単結晶シリコン層と、
前記実質的単結晶シリコン層に結合されたエピタキシャルIII−V層と
を含む基板。
【請求項2】
前記多結晶セラミックコアが窒化アルミニウムを含む、請求項1に記載の基板。
【請求項3】
前記エピタキシャルIII−V層がエピタキシャル窒化ガリウム層を含む、請求項2に記載の基板。
【請求項4】
前記エピタキシャル窒化ガリウム層が、約5μm以上の厚さを有する、請求項3に記載の基板。
【請求項5】
前記実質的単結晶シリコン層が、厚さ約0.5μmの剥離シリコン層を含む、請求項1に記載の基板。
【請求項6】
前記実質的単結晶シリコン層が、剥離シリコン層と、前記剥離シリコン層上に成長したエピタキシャルシリコン層とを含み、前記実質的単結晶シリコン層が約0.5μmの厚さを有する、請求項1に記載の基板。
【請求項7】
前記第1の接着層は、前記多結晶セラミックコアを封入する第1のテトラエチルオルトシリケート(TEOS)層を含み、
前記導電層は、前記第1のTEOS層を封入するポリシリコン層を含み、
前記第2の接着層は、前記ポリシリコン層を封入する第2のTEOS層を含み、
前記バリア層は、前記第2のTEOS層を封入する窒化シリコン層を含む、請求項2に記載の基板。
【請求項8】
前記第1のTEOS層は約1000Åの厚さを有し、
前記ポリシリコン層は約3000Åの厚さを有し、
前記第2のTEOS層は約1000Åの厚さを有し、
前記窒化シリコン層は約4000Åの厚さを有する、請求項7に記載の基板。
【請求項9】
基板を製造する方法であって、前記方法は、
多結晶セラミックコアを提供し、
前記多結晶セラミックコアを第1の接着性シェルに封入し、
前記第1の接着性シェルを導電性シェルに封入し、
前記導電性シェルを第2の接着性シェルに封入し、
前記第2の接着性シェルをバリアシェルに封入すること
によって支持構造を形成することと、
接合層を前記支持構造に接合することと、
実質的単結晶シリコン層を前記接合層に接合することと、
前記実質的単結晶シリコン層上に、エピタキシャル成長によってエピタキシャルシリコン層を形成することと、
前記エピタキシャルシリコン層上に、エピタキシャル成長によってエピタキシャルIII−V層を形成することと、
を含む、方法。
【請求項10】
前記エピタキシャルIII−V層から前記エピタキシャルシリコン層へと通過する複数のビアを形成することをさらに含む、請求項9に記載の方法。
【請求項11】
前記エピタキシャルIII−V層が窒化ガリウムを含む、請求項9に記載の方法。
【請求項12】
前記第1の接着性シェルはテトラエチルオルトシリケート(TEOS)シェルを含み、
前記導電性シェルはポリシリコンシェルを含み、
前記第2の接着性シェルは第2のTEOSシェルを含み、
前記バリアシェルは窒化シリコンシェルを含み、
前記接合層は酸化シリコンを含む、請求項9に記載の方法。
【請求項13】
前記第1のTEOSシェルはTEOSの単一層を含み、
前記ポリシリコン層はポリシリコンの単一層を含み、
前記第2のTEOSシェルはTEOSの単一層を含み、
前記窒化シリコンシェルは窒化シリコンの単一層を含む、請求項12に記載の方法。
【請求項14】
支持構造であって、
多結晶セラミックコアと、
前記多結晶セラミックコアに結合された第1の接着層と、
前記第1の接着層に結合された導電層と、
前記導電層に結合された第2の接着層と、
前記第2の接着層に結合されたバリアシェルと
を含む、支持構造と、
前記支持構造に結合された接合層と、
前記接合層に結合された実質的単結晶シリコン層と、
前記実質的単結晶シリコン層に結合されたエピタキシャル単結晶シリコン層と
を含む設計された基板構造。
【請求項15】
前記多結晶セラミックコアは多結晶窒化ガリウムを含み、
前記第1の接着層はテトラエチルオルトシリケート(TEOS)を含み、
前記導電層はポリシリコンを含み、
前記第2の接着層はTEOSを含み、
前記バリアシェルは窒化シリコンを含み、
前記接合層は酸化シリコンを含む、請求項14に記載の設計された基板構造。
【請求項16】
前記エピタキシャル単結晶シリコン層に結合されたエピタキシャルIII−V層をさらに含む、請求項14に記載の設計された基板構造。
【請求項17】
前記エピタキシャルIII−V層から前記エピタキシャル単結晶シリコン層へと通過する複数のビアをさらに含む、請求項16に記載の設計された基板構造。
【請求項18】
前記実質的単結晶シリコン層と前記エピタキシャル単結晶シリコン層との間に配置された1つ以上のバッファ層をさらに備える、請求項14に記載の設計された基板構造。
【請求項19】
前記エピタキシャル単結晶シリコン層が歪んでいる、請求項14に記載の設計された基板構造。
【請求項20】
前記エピタキシャル単結晶シリコン層が、1μm〜20μmの範囲の厚さであることを特徴とする、請求項14に記載の設計された基板構造。
【請求項21】
多結晶セラミックコアと、
前記多結晶セラミックコアを封入する第1の接着層と、
前記第1の接着層を封入する導電層と、
前記導電層を封入する第2の接着層と、
前記第2の接着層を封入するバリア層と、
前記バリア層に結合された接合層と、
前記接合層に結合された実質的単結晶シリコン層と
を含む基板。
【請求項22】
前記多結晶セラミックコアが多結晶窒化アルミニウムを含む、請求項21に記載の基板。
【請求項23】
前記第1の接着層がテトラエチルオルトシリケート(TEOS)を含む、請求項21に記載の基板。
【請求項24】
前記第1の接着層が約1000Åの厚さを有する、請求項21に記載の基板。
【請求項25】
前記導電層がポリシリコンを含む、請求項21に記載の基板。
【請求項26】
前記導電層が約3000Åの厚さを有する、請求項21に記載の基板。
【請求項27】
前記第2の接着層がテトラエチルオルトシリケート(TEOS)を含む、請求項21に記載の基板。
【請求項28】
前記第2の接着層が約1000Åの厚さを有する、請求項21に記載の基板。
【請求項29】
前記バリア層が窒化シリコンを含む、請求項21に記載の基板。
【請求項30】
前記バリア層が約4000Åの厚さを有する、請求項21に記載の基板。
【請求項31】
前記実質的単結晶シリコン層が剥離シリコン層を含む、請求項21に記載の基板。
【請求項32】
前記実質的単結晶シリコン層が約0.5μmの厚さを有する、請求項21に記載の基板。
【請求項33】
基板を製造する方法であって、前記方法は、
多結晶セラミックコアを用意することと、
前記多結晶セラミックコアを第1の接着性シェルに封入することと、
前記第1の接着性シェルを導電性シェルに封入することと、
前記導電性シェルを第2の接着性シェルに封入することと、
前記第2の接着性シェルをバリアシェルに封入すること、
接合層を前記バリアシェルに接合することと、
単結晶シリコン層を前記接合層に接合することと
を含む、方法。
【請求項34】
前記多結晶セラミックコアが多結晶窒化アルミニウムを含む、請求項33に記載の方法。
【請求項35】
前記第1の接着性シェルがテトラエチルオルトシリケート(TEOS)を含む、請求項33に記載の方法。
【請求項36】
前記導電性シェルがポリシリコンを含む、請求項33に記載の方法。
【請求項37】
前記第2の接着性シェルがテトラエチルオルトシリケート(TEOS)を含む、請求項33に記載の方法。
【請求項38】
前記バリアシェルが窒化シリコンを含む、請求項33に記載の方法。
【請求項39】
前記単結晶シリコン層を接合することは、シリコン・オン・インシュレータ・ウエハから層転写プロセスを実行することを含む、請求項33に記載の方法。
【請求項40】
前記実質的単結晶シリコン層を滑らかにすることをさらに含む、請求項39に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
[0001]本出願は、2016年6月14日に出願された「ENGINEERED SUBSTRATE STRUCTURE FOR POWER AND RF APPLICATIONS」という名称の米国仮特許出願第62/350,084号明細書、および2016年6月14日に出願された「ENGINEERED SUBSTRATE STRUCTURE AND METHOD OF MANUFACTURE」という名称の米国仮特許出願第62/350,077号明細書に基づく優先権を主張し、その開示内容は、全ての目的のためにその全体が参照により本明細書に組み込まれる。
【0002】
[0002]以下の2つの米国特許出願は、本出願と同時に出願されており、これら2つの出願の開示内容は、全ての目的のためにその全体が参照により本明細書に組み込まれる。
【0003】
[0003]2017年6月13日に出願された、「ENGINEERED SUBSTRATE STRUCTURE FOR POWER AND RF APPLICATIONS」という名称の出願第15/621,335号明細書(代理人整理番号098825−1049529−001110US)。
【0004】
[0004]2017年6月13日に出願された「ENGINEERED SUBSTRATE STRUCTURE AND METHOD OF MANUFACTURE」という名称の出願第15/621,338号明細書(代理人整理番号098825−1049532−001610US)。
【背景技術】
【0005】
[0005]発光ダイオード(LED)構造は、通常、サファイア基板上にエピタキシャル成長させる。現在、多くの製品が照明、コンピュータモニタ、およびその他のディスプレイ装置を含むLED装置を使用している。
【0006】
[0006]サファイア基板上の窒化ガリウム系LED構造の成長は、基板とエピタキシャル層が異なる材料で構成されているため、ヘテロエピタキシャル成長プロセスである。ヘテロエピタキシャル成長プロセスに起因して、エピタキシャル成長材料は、エピタキシャル層の電子的/光学的特性に関連する均一性の低下およびメトリクスの低下を含む様々な悪影響を示す可能性がある。したがって、エピタキシャル成長プロセスおよび基板構造に関連する改良された方法およびシステムが当該分野において必要である。
【発明の概要】
【0007】
[0007]本発明は、概して設計された基板構造に関する。より具体的には、本発明は、エピタキシャル成長プロセスでの使用に適した方法およびシステムに関する。単なる一例として、本発明は、エピタキシャル成長に適した基板構造を提供する方法およびシステムに適用されており、その構造は、その上に成長するエピタキシャル層に実質的に適合する熱膨張率(CTE)によって特徴付けられる。本方法および技術は、様々な半導体処理操作に適用することができる。
【0008】
[0008]本発明の一実施形態によれば、基板が提供される。基板は、多結晶セラミックコアと、多結晶セラミックコアに結合された第1の接着層と、第1の接着層に結合された導電層と、導電層に結合された第2の接着層と、第2の接着層に結合されたバリア層とを備える支持構造を含む。基板はまた、支持構造に結合された酸化シリコン層と、酸化シリコン層に結合された実質的単結晶シリコン層、および実質的単結晶シリコン層に結合されたエピタキシャルIII−V層とを含む。
【0009】
[0009]本発明の他の実施形態によれば、基板を製造する方法が提供される。この方法は、多結晶セラミックコアを用意することと、多結晶セラミックコアを第1の接着性シェルに封入することと、第1の接着性シェルを導電性シェルに封入することと、導電性シェルを第2の接着性シェルに封入することと、第2の接着性シェルをバリアシェルに封入することとによって、支持構造を形成することを含む。この方法はまた、接合層を支持構造に接合することと、実質的単結晶シリコン層を接合層に接合することと、実質的単結晶シリコン層上に、エピタキシャル成長によってエピタキシャルシリコン層を形成することと、エピタキシャルシリコン層上に、エピタキシャル成長によってエピタキシャルIII−V層を形成することとを含む。
【0010】
[0010]本発明の特定の実施形態によれば、設計された基板構造が提供される。設計された基板構造は、支持構造と、支持構造に結合された接合層と、接合層に結合された実質的単結晶シリコン層と、実質的単結晶シリコン層に結合されたエピタキシャル単結晶シリコン層とを含む。支持構造は、多結晶セラミックコアと、多結晶セラミックコアに結合された第1の接着層と、第1の接着層に結合された導電層と、導電層に結合された第2の接着層と、第2の接着層に結合されたバリアシェルとを含む。
【0011】
[0011]多くの利点が従来技術に対して本発明によって達成される。例えば、本発明の実施形態は、光学、電子、および光電子用途での使用に適した窒化ガリウム系エピタキシャル層にCTE整合した設計された基板構造を提供する。設計された基板構造の構成要素として利用される封入層は、基板の中央部分に存在する不純物の拡散が、設計された基板が利用される半導体処理環境に達するのを阻止する。熱膨張率、格子不整合、熱安定性、形状制御を含む基板材料に関連する重要な特性は、窒化ガリウム系エピタキシャル層および装置層、ならびに様々な装置アーキテクチャおよび性能目標との改善された(例えば最適化された)整合のために独自に設計されている。基板材料層は従来の半導体製造プロセスにおいて一緒に一体化されるので、プロセス一体化は単純化される。本発明のこれらのおよび他の実施形態は、多くのその利点および特徴と共に、以下の本文および添付の図面に関連してより詳細に説明される。
【図面の簡単な説明】
【0012】
【図1】本発明の一実施形態による設計された基板構造を示す簡略化された概略図である。
【図2A】本発明の一実施形態による設計された構造についての、深さの関数としての種濃度を示すSIMSプロファイルである。
【図2B】本発明の実施形態によるアニール後の設計された構造についての、深さの関数としての種濃度を示すSIMSプロファイルである。
【図2C】本発明の実施形態による、アニール後の窒化シリコン層を有する設計された構造についての、深さの関数としての種濃度を示すSIMSプロファイルである。
【図3】本発明の別の実施形態による設計された基板構造を示す簡略化された概略図である。
【図4】本発明のさらに別の実施形態による設計された基板構造を示す簡略化された概略図である。
【図5】本発明の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。
【図6】本発明の一実施形態によるRFおよび電力用途のためのエピタキシャル/設計された基板構造を示す簡略化された概略図である。
【図7】本発明の一実施形態による設計された基板構造上のIII−V族エピタキシャル層を示す簡略化された概略図である。
【図8】本発明の別の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。
【発明を実施するための形態】
【0013】
[0022]本発明の実施形態は、設計された基板構造に関する。より具体的には、本発明は、エピタキシャル成長プロセスでの使用に適した方法およびシステムに関する。単なる一例として、本発明は、エピタキシャル成長に適した基板構造を提供する方法およびシステムに適用されており、その構造は、その上に成長するエピタキシャル層に実質的に適合する熱膨張率(CTE)によって特徴付けられる。本方法および技術は、様々な半導体処理操作に適用することができる。
【0014】
[0023]図1は、本発明の一実施形態による設計された基板構造を示す簡略化された概略図である。図1に示す設計された基板100は、様々な電子および光学用途に適している。設計された基板は、設計された基板100上に成長させるエピタキシャル材料のCTEと実質的に一致する熱膨張率(CTE)を有することができるコア110を含む。エピタキシャル材料130は、設計された基板の要素としては必要ではないが、典型的に設計された基板上に成長されるので、任意選択肢として示されている。
【0015】
[0024]窒化ガリウム(GaN)系材料(GaN系層を含むエピタキシャル層)の成長を含む用途では、コア110は、多結晶セラミック材料、例えば、酸化イットリウムなどの結合材料を含むことができる多結晶窒化アルミニウム(AlN)とすることができる。多結晶窒化ガリウム(GaN)、多結晶窒化アルミニウムガリウム(AlGaN)、多結晶炭化シリコン(SiC)、多結晶酸化亜鉛(ZnO)、多結晶三酸化ガリウム(Ga)などを含む他の材料をコア110に利用することができる。
【0016】
[0025]コアの厚さは、100〜1500μm程度、例えば725μmであり得る。コア110は、シェルまたは封入シェルと呼ぶことができる第1の接着層112に封入されている。一実施形態では、第1の接着層112は、厚さが1,000Å程度のテトラエチルオルトシリケート(TEOS)層を含む。他の実施形態では、第1の接着層の厚さは、例えば100Åから2,000Åまで変化する。幾つかの実施形態ではTEOSが接着層に利用されるが、後に堆積される層とその下の層または材料との間の接着をもたらす他の材料(例えば、セラミック、特に多結晶セラミック)も本発明の実施形態に従って利用できる。例えば、SiOまたは他の酸化シリコン(Si)はセラミック材料によく接着し、例えば導電性材料のその後の堆積に適した表面を提供する。幾つかの実施形態では、第1の接着層112はコア110を完全に囲んで、完全に封入されたコアを形成し、LPCVDプロセスを使用して形成することができる。第1の接着層112は表面を提供し、その上に後続の層が接着されて設計された基板構造の要素を形成する。
【0017】
[0026]第1の封入接着層を形成するためのLPCVDプロセス、炉系プロセスなどの使用に加えて、CVDプロセスまたは同様の堆積プロセスを含む他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コアの一部を被覆する堆積プロセスを利用することができ、コアをひっくり返すことができ、堆積プロセスを繰り返してコアの追加の部分を被覆することができる。したがって、幾つかの実施形態において、完全に封入された構造を提供するためにLPCVD技術が利用されるが、特定の用途に応じて他の成膜技術を利用することができる。
【0018】
[0027]接着層112を囲むように導電層114が形成されている。一実施形態では、ポリシリコンは、セラミック材料に対する接着力が乏しいため、導電層114は、第1の接着層112を囲むように形成されたポリシリコン(すなわち、多結晶シリコン)のシェルである。導電層がポリシリコンである実施形態では、ポリシリコン層の厚さは、500〜5,000Å程度、例えば2,500Åであり得る。幾つかの実施形態では、ポリシリコン層は、第1の接着層112(例えば、TEOS層)を完全に囲むようにシェルとして形成することができ、それにより完全に封入された第1の接着層を形成し、またLPCVDプロセスを使用して形成できる。他の実施形態では、後述するように、導電性材料は、接着層の一部、例えば基板構造の下半分に形成することができる。幾つかの実施形態では、導電性材料を完全封入層として形成し、続いて基板構造の片側で除去することができる。
【0019】
[0028]一実施形態では、導電層114は、ドープされて高導電性材料を提供するポリシリコン層、例えばホウ素でドープされてp型ポリシリコン層を提供するポリシリコン層とすることができる。幾つかの実施形態において、高い導電性を提供するために、ホウ素によるドーピングは1×1019cm−3から1×1020cm−3のレベルである。異なるドーパント濃度での他のドーパント(例えば、1×1016cm−3から5×1018cm−3の範囲のドーパント濃度のリン、ヒ素、ビスマスなど)を利用して、導電層での使用に適したn型またはp型半導体材料のいずれかを提供することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
【0020】
[0029]導電層114の存在は、設計された基板を半導体処理ツール、例えば静電チャック(ESC)を有するツールに静電チャックする際に有用である。導電層114は、半導体処理ツールにおける処理後に迅速なデチャックを可能にする。したがって、本発明の実施形態は、従来のシリコンウエハと共に利用される方法で処理できる基板構造を提供する。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
【0021】
[0030]第2の接着層116(例えば、厚さが1,000Å程度のTEOS層)が導電層114を囲むように形成される。幾つかの実施形態では、第2の接着層116は導電層114を完全に取り囲んで完全な封入構造を形成し、LPCVDプロセス、CVDプロセス、またはスピンオン誘電体の堆積を含む任意の他の適切な堆積プロセスを使用して形成できる。
【0022】
[0031]バリア層118、例えば窒化シリコン層が、第2の接着層116を囲むように形成される。一実施形態では、バリア層118は、厚さが2,000Åから5,000Å程度の窒化シリコン層118である。バリア層118は、幾つかの実施形態では第2の接着層116を完全に取り囲んで完全な封入構造を形成し、またLPCVDプロセスを使用して形成することができる。窒化シリコン層に加えて、SiCN、SiON、AlN、SiCなどを含む非晶質材料をバリア層として利用することができる。幾つかの実施態様では、バリア層118は、バリア層を形成するために構築された幾つかの副層を含む。したがって、バリア層という用語は、単一層または単一材料を意味するのではなく、複合的に積層された1つ以上の材料を包含することを意図している。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
【0023】
[0032]幾つかの実施形態では、バリア層118、例えば窒化シリコン層は、設計された基板が、例えば高温(例えば1,000℃)エピタキシャル成長プロセスの間に存在できる半導体処理チャンバの環境へ、コア110内に存在する要素、例えば酸化イットリウム(すなわちイットリア)、酸素、金属不純物、他の微量要素等が、拡散および/またはガス放出するのを防止する。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶AlNを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。
【0024】
[0033]図2Aは、本発明の一実施形態による設計された構造についての、深さの関数としての種濃度を示す二次イオン質量分析法(SIMS)プロファイルである。設計された構造はバリア層118を含まなかった。図2Aを参照すると、セラミックコア中に存在する幾つかの種(例えば、イットリウム、カルシウム、およびアルミニウム)は、設計された層120/122中で無視できる濃度まで低下する。カルシウム、イットリウム、およびアルミニウムの濃度は、それぞれ3、4、および6桁下がる。
【0025】
[0034]図2Bは、本発明の実施形態によるアニール後のバリア層のない設計された構造についての、深さの関数としての種濃度を示すSIMSプロファイルである。上述のように、半導体処理操作中、本発明の実施形態によって提供される設計された基板構造は、例えばGaN系層のエピタキシャル成長中に、数時間にわたって高温(約1100℃)にさらされる可能性がある。
【0026】
[0035]図2Bに示されているプロファイルの場合、設計された基板構造は1100℃で4時間アニールされた。図2Bに示すように、堆積時サンプル中に低濃度で元々存在していたカルシウム、イットリウム、およびアルミニウムは、設計された層中に拡散し、他の要素と同様の濃度に達した。
【0027】
[0036]図2Cは、本発明の一実施形態による、アニール後のバリア層を有する設計された構造についての深さの関数としての種濃度を示すSIMSプロファイルである。設計された基板構造への拡散バリア層118(例えば、窒化シリコン層)の一体化は、拡散バリア層が存在しない場合に生じたアニールプロセスの間のカルシウム、イットリウム、およびアルミニウムの設計された層への拡散を防止する。図2Cに示されるように、セラミックコア中に存在するカルシウム、イットリウム、およびアルミニウムは、アニール後の設計された層において低濃度のままである。したがって、バリア層118(例えば、窒化シリコン層)の使用は、これらの要素が拡散バリアを通って拡散するのを防ぎ、それによって設計された基板を取り囲む環境にそれらが放出されるのを防ぐ。同様に、バルクセラミック材料内に含まれる他の任意の不純物もバリア層によって封じ込められる。
【0028】
[0037]通常、コア110を形成するために利用されるセラミック材料は、1,800℃の範囲の温度で焼成される。このプロセスはセラミック材料中に存在するかなりの量の不純物を除去すると予想される。これらの不純物は、焼結剤としてのイットリアの使用から生じるイットリウム、カルシウム、ならびに他の要素および化合物を含み得る。続いて、800℃〜1100℃の範囲のはるかに低い温度で行われるエピタキシャル成長プロセスの間、これらの不純物のその後の拡散はわずかであると予想されるであろう。しかしながら、従来の予想に反して、本発明者らは、セラミック材料の焼成温度よりもはるかに低い温度でのエピタキシャル成長プロセスの間でさえも、設計された基板の層を通して要素の著しい拡散が起こり得ることを突き止めた。したがって、本発明の実施形態は、バリア層118(例えば、窒化シリコン層)を一体化して、多結晶セラミック材料(例えば、AlN)から設計された層120/122ならびに任意のGaN層130などのエピタキシャル層への背景要素のアウトディフュージョンを防止する。下にある層および材料を封入する窒化シリコン層118は、所望のバリア層機能を提供する。
【0029】
[0038]図2Bに示されるように、イットリウムを含む、コア110内に元々存在していた要素は、第1のTEOS層112、ポリシリコン層114、および第2のTEOS層116の中へ、またそれらを通って拡散する。しかし、窒化シリコン層118の存在は、これらの要素が窒化シリコン層を通って拡散するのを防ぎ、それによって、図2Cに示されるように、設計された基板を囲む環境へのそれらの放出を防ぐ。
【0030】
[0039]再度図1を参照すると、接合層120(例えば、酸化シリコン層)が、バリア層118の一部、例えば、バリア層の上面に堆積され、その後、実質的単結晶シリコン層122の接合中に使用される。接合層120は、幾つかの実施形態では、厚さが約1.5μmであり得る。
【0031】
[0040]実質的単結晶層122は、エピタキシャル材料130を形成するためのエピタキシャル成長プロセス中の成長層としての使用に適している。幾つかの実施形態では、エピタキシャル材料130は、厚さが2μm〜10μmのGaN層を含み、これは、光電子装置、RF装置、パワー装置などで利用される複数の層のうちの1つとして利用することができる。一実施形態では、実質的単結晶層122は、層転写プロセスを使用して酸化シリコン層118に取り付けられている実質的単結晶シリコン層を含む。
【0032】
[0041]図3は、本発明の一実施形態による設計された基板構造を示す簡略化された概略図である。図3に示す設計された基板300は、様々な電子および光学用途に適している。設計された基板は、設計された基板300上に成長させるエピタキシャル材料130のCTEと実質的に一致する熱膨張率(CTE)を有することができるコア110を含む。エピタキシャル材料130は、設計された基板構造の要素としては必要ではないが、典型的に設計された基板構造上に成長されるので、任意選択肢として示されている。
【0033】
[0042]窒化ガリウム(GaN)系材料(GaN系層を含むエピタキシャル層)の成長を含む用途では、コア110は、多結晶セラミック材料、例えば多結晶窒化アルミニウム(AlN)とすることができる。コアの厚さは、100〜1500μm程度、例えば725μmであり得る。コア110は、シェルまたは封入シェルと呼ぶことができる第1の接着層112に封入されている。この実施形態では、第1の接着層112がコアを完全に封入するが、これは、図4に関してさらに詳細に論じるように、本発明によって必要とされない。
【0034】
[0043]一実施形態では、第1の接着層112は、厚さが1,000Å程度のテトラエチルオルトシリケート(TEOS)層を含む。他の実施形態では、第1の接着層の厚さは、例えば100Åから2,000Åまで変化する。幾つかの実施形態ではTEOSが接着層に利用されるが、後に堆積される層とその下の層または材料との間の接着をもたらす他の材料も本発明の実施形態に従って利用できる。例えば、SiO、SiON等はセラミック材料によく接着し、例えば導電性材料のその後の堆積に適した表面を提供する。幾つかの実施形態では、第1の接着層112はコア110を完全に囲んで、完全に封入されたコアを形成し、LPCVDプロセスを使用して形成することができる。接着層は表面を提供し、その上に後続の層が接着されて設計された基板構造の要素を形成する。
【0035】
[0044]封入接着層を形成するためのLPCVDプロセス、炉系プロセスなどの使用に加えて、他の半導体プロセスを本発明の実施形態に従って利用することができる。一例として、コアの一部を被覆する、例えば、CVD、PECVDなどの堆積プロセスを利用することができ、コアをひっくり返すことができ、堆積プロセスを繰り返してコアの追加の部分を被覆することができる。
【0036】
[0045]第1の接着層112の少なくとも一部の上に導電層314が形成される。一実施形態では、導電層314は、コア/接着層構造の下部(例えば、下半分または裏面)上に堆積プロセスによって形成されるポリシリコン(すなわち、多結晶シリコン)を含む。導電層がポリシリコンである実施形態では、ポリシリコン層の厚さは、数千オングストローム程度、例えば3,000Åであり得る。幾つかの実施形態では、ポリシリコン層はLPCVDプロセスを使用して形成することができる。
【0037】
[0046]一実施形態では、導電層314は、ドープされて高導電性材料を提供するポリシリコン層とすることができ、例えば、導電層314はホウ素でドープされてp型ポリシリコン層を提供することができる。幾つかの実施形態では、高い導電性を提供するために、ホウ素によるドーピングは約1×1019cm−3から1×1020cm−3の範囲のレベルである。導電層の存在は、設計された基板を半導体処理ツール、例えば静電チャック(ESC)を有するツールに静電チャックする際に有用である。導電層314は、処理後の迅速なデチャックを可能にする。したがって、本発明の実施形態は、従来のシリコンウエハと共に利用される方法で処理できる基板構造を提供する。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
【0038】
[0047]第2の接着層316(例えば、第2のTEOS層)が、導電層314(例えば、ポリシリコン層)を囲むように形成されている。第2の接着層316の厚さは1,000Å程度である。幾つかの実施形態では、第2の接着層316は、導電層314および第1の接着層112を完全に取り囲んで完全な封入構造を形成し、またLPCVDプロセスを使用して形成することができる。他の実施形態では、第2の接着層316は、例えば、導電層314の上面と整列され得る平面317によって示される位置で終わる導電層314を、部分的にのみ囲む。この例では、導電層314の上面はバリア層118の一部と接触することになる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
【0039】
[0048]バリア層118(例えば、窒化シリコン層)が、第2の接着層316を囲むように形成される。幾つかの実施形態では、バリア層118の厚さは4,000Å〜5,000Å程度である。幾つかの実施形態では、バリア層118は第2の接着層316を完全に取り囲んで完全な封入構造を形成し、またLPCVDプロセスを使用して形成することができる。
【0040】
[0049]幾つかの実施形態では、窒化シリコンバリア層の使用は、設計された基板が、例えば高温(例えば1,000℃)エピタキシャル成長プロセスの間に存在できる半導体処理チャンバの環境へ、コア110内に存在する要素、例えば酸化イットリウム(すなわちイットリア)、酸素、金属不純物、他の微量要素等が、拡散および/またはガス放出するのを防止する。本明細書に記載の封入層を利用して、非クリーンルーム環境用に設計された多結晶AlNを含むセラミック材料を、半導体プロセスフローおよびクリーンルーム環境で利用することができる。
【0041】
[0050]図4は、本発明の別の実施形態による設計された基板構造を示す簡略化された概略図である。図4に示す実施形態では、第1の接着層412がコア110の少なくとも一部の上に形成されているが、コア110を封入していない。この実施形態では、第1の接着層412は、以下でより完全に説明されるように、その後に形成される導電層414の接着を強化するために、コア110の下面(コア110の裏側)に形成される。接着層412は図4ではコア110の下面にのみ示されているが、コアの他の部分上への接着層材料の堆積は設計された基板構造の性能に悪影響を及ぼさず、そのような材料は様々な実施形態に存在できることが理解されよう。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
【0042】
[0051]導電層414は、第1の接着層412およびコア110を封入しないが、第1の接着層412と実質的に整列している。導電層414は、第1の接着層412の底部または裏面に沿って延び、そして側面の一部に沿って上に延びるように示されているが、垂直面に沿った延長は、本発明によって必要とされない。したがって、実施形態は、基板構造の片面への堆積、基板構造の片面のマスキングなどを利用することができる。導電層414は、第1の接着層412の一面、例えば底面/裏面の一部に形成することができる。導電層414は、設計された基板構造の一方側に電気伝導を提供し、これはRFおよび高電力用途において有利であり得る。導電層は、図1の導電層114に関して説明したようにドープされたポリシリコンを含むことができる。
【0043】
[0052]コア110の一部、第1の接着層412の一部、および導電層414は、下層の材料へのバリア層418の接着を強化するために、第2の接着層416で覆われている。バリア層418は、上述のように、下層からの拡散を防ぐための封入構造を形成する。
【0044】
[0053]半導体系導電層に加えて、他の実施形態では、導電層414は金属層、例えば500Åのチタンなどである。
【0045】
[0054]再度図4を参照すると、実施形態に応じて、1つ以上の層を除去することができる。例えば、層412および414を除去して、単一の接着性シェル416およびバリア層418のみを残すことができる。別の実施形態では、層414のみを除去することができる。この実施形態では、層412はまた、層418の上に堆積された層120によって引き起こされる応力とウエハの曲がりとのバランスをとることができる。コア110の上面に絶縁層を有する(例えば、コア110と層120との間に絶縁層のみを有する)基板構造の構成は、高絶縁性基板が望ましいパワー/ RF用途に利益をもたらす。
【0046】
[0055]別の実施形態では、バリア層418はコア110を直接封入し、導電層414およびそれに続く接着層416が続いてもよい。この実施形態では、層120は上面から接着層416上に直接堆積することができる。さらに別の実施形態では、接着層416をコア110上に堆積させ、バリア層418が続き、次に導電層414、および別の接着層412が続くことができる。
【0047】
[0056]幾つかの実施形態は層に関して論じられてきたが、層という用語は、層が、関心のある層を形成するために構築される幾つかの副層を含むことができるように理解されるべきである。したがって、層という用語は、単一材料からなる単一層を意味するのではなく、所望の構造を形成するために複合的に積層された1つ以上の材料を包含することを意図している。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
【0048】
[0057]図5は、本発明の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。この方法を利用して、基板上に成長させた1つ以上のエピタキシャル層にCTE一致した基板を製造することができる。方法500は、多結晶セラミックコア(510)を用意すること、シェル(512)を形成する第1の接着層(例えば、テトラエチルオルトシリケート(TEOS)シェル)において多結晶セラミックコアを封入すること、および導電性シェル(514)(例えば、ポリシリコンシェル)において第1の接着層を封入することによって、支持構造を形成することを含む。第1の接着層は単一層のTEOSとして形成することができる。導電性シェルは、ポリシリコンの単一層として形成することができる。
【0049】
[0058]この方法はまた、導電性シェルを第2の接着層(516)(例えば、第2のTEOSシェル)に封入することと、第2の接着層をバリア層シェル(518)に封入することとを含む。第2の接着層はTEOSの単一層として形成することができる。バリア層シェルは、窒化シリコンの単一層として形成することができる。
【0050】
[0059]支持構造がプロセス510〜518によって形成されると、方法は、接合層(例えば、酸化シリコン層)を支持構造(520)に接合することと実質的単結晶層、例えば、実質的単結晶シリコン層を酸化シリコン層(522)へ接合することとをさらに含む。本発明の実施形態によれば、SiC、サファイア、GaN、AlN、SiGe、Ge、ダイヤモンド、Ga、ZnOなどを含む他の実質的単結晶層を使用することができる。接合層の接合は、結合材料の堆積とそれに続く本明細書に記載の平坦化プロセスを含むことができる。後述する実施形態では、実質的単結晶層(例えば、実質的単結晶シリコン層)を接合層に接合することは、層がシリコンウエハから転写される単結晶シリコン層である層転写プロセスを利用する。
【0051】
[0060]図1を参照すると、接合層120は、厚い(例えば、4μm厚)酸化物層の堆積によって、続いて酸化物を厚さ約1.5μmに薄くする化学的機械研磨(CMP)プロセスによって形成することができる。厚い初期酸化物は、多結晶コアの製造後に存在することがあり、図1に示す封入層が形成される際に存在し続けることがある支持構造上に存在する空隙および表面特徴を充填するのに役立つ。CMPプロセスは、空隙、粒子、または他の特徴を含まない実質的に平坦な表面を提供し、次いでこれをウエハ搬送プロセス中に使用して、実質的単結晶層122(例えば実質的単結晶シリコン層)を接合層120に接合することができる。接合層120は原子的に平坦な表面によって特徴付けられる必要はないが、所望の信頼性で実質的単結晶層(例えば、実質的単結晶シリコン層)の接合を支援する実質的に平坦な表面を提供すべきである。
【0052】
[0061]層転写プロセスを用いて、実質的単結晶シリコン層122を接合層120に接合することができる。幾つかの実施形態では、へき開面を形成するためにシリコンウエハ(例えば、シリコン(111)ウエハ)が注入される。ウエハ接合後、へき開面の下の単結晶シリコン層の一部と共にシリコン基板を除去することができ、その結果、図1に示す剥離された単結晶シリコン層122が得られる。実質的単結晶層122の厚さは、様々な用途の仕様に合うように変えることができる。さらに、実質的単結晶層122の結晶方位は、用途の仕様に合うように変えることができる。さらに、実質的単結晶層122におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。
【0053】
[0062]図5に示す方法はまた、実質的単結晶層(524)を滑らかにすることを含み得る。幾つかの実施形態において、実質的単結晶層122の厚さおよび表面粗さは、高品質のエピタキシャル成長のために修正することができる。装置用途が異なると、実質的単結晶層122の厚さおよび表面の滑らかさに関して、わずかに異なる仕様があり得る。へき開プロセスは、注入されたイオンプロファイルのピークで、バルク単結晶シリコンウエハから実質的単結晶層122を剥離する。へき開後、実質的単結晶層122は、窒化ガリウムなどの他の材料のエピタキシャル成長のための成長面として利用される前に、幾つかの態様で調整または修正することができる。
【0054】
[0063]第1に、転写された実質的単結晶層122は、少量の残留水素濃度を含んでもよく、かつ注入による幾らかの結晶損傷を有し得る。したがって、結晶格子が損傷している転写された実質的単結晶層122の薄い部分を除去することが有益であり得る。幾つかの実施形態では、注入の深さは、実質的単結晶層122の所望の最終厚さよりも大きくなるように調整することができる。追加の厚さは、損傷している転写された実質的単結晶層の薄い部分の除去を可能にし、所望の最終厚さの損傷していない部分を残す。
【0055】
[0064]第2に、実質的単結晶層122の全体の厚さを調整することが望ましい場合がある。一般に、実質的単結晶層122は、1つ以上のエピタキシャル層の後の成長のための高品質な格子テンプレートを提供するのに十分厚いが、高度に適合するために十分薄いことが望ましい。実質的単結晶層122は、その物理的性質があまり制約されず、結晶欠陥を発生させにくい傾向でそれを取り囲む材料の物理的性質を模倣することができるように、実質的単結晶層122が比較的薄い場合に、「適合している」と言える。実質的単結晶層122の適合は、実質的単結晶層122の厚さに反比例し得る。適合が高いほど、テンプレート上に成長したエピタキシャル層の欠陥密度が低くなり、より厚いエピタキシャル層の成長が可能になる。幾つかの実施形態において、実質的単結晶層122の厚さは、剥離シリコン層上にシリコンをエピタキシャル成長させることによって増加させることができる。
【0056】
[0065]第3に、実質的単結晶層122の滑らかさを改善することは有益であり得る。層の滑らかさは、総水素ドーズ量、任意の共注入種の存在、および水素系へき開面を形成するために使用されるアニール条件に関連し得る。後述するように、層転写(すなわちへき開工程)から生じる初期粗さは、熱酸化および酸化物剥離によって軽減され得る。
【0057】
[0066]幾つかの実施形態では、損傷層の除去および実質的単結晶層122の最終厚さの調整は、剥離シリコン層の上部の熱酸化、それに続くフッ化水素(HF)酸による酸化物層剥離によって達成され得る。例えば、0.5μmの初期厚さを有する剥離シリコン層を熱酸化して、厚さ約420nmの二酸化シリコン層を形成することができる。成長した熱酸化物を除去した後、転写層内の残りのシリコン厚は約53nmであり得る。熱酸化中に、注入された水素は表面に向かって移動できる。したがって、後続の酸化物層剥離は幾らかの損傷を除去することができる。また、熱酸化は典型的には1000℃以上の温度で行われる。高温はまた、格子損傷を修復することができる。
【0058】
[0067]熱酸化中に実質的単結晶層の上部に形成された酸化シリコン層は、HF酸エッチングを使用して剥離することができる。HF酸による酸化シリコンとシリコン(SiO:Si)との間のエッチング選択性は、HF溶液の温度および濃度ならびに酸化シリコンの化学量論および密度を調整することによって調整することができる。エッチング選択性は、ある材料の他の材料に対するエッチング速度を指す。HF溶液の選択性は、(SiO:Si)に対して約10:1〜約100:1の範囲であり得る。高いエッチング選択性は、初期の表面粗さから同様の要因で表面粗さを減少できる。しかしながら、結果として得られる実質的単結晶層122の表面粗さは依然として所望よりも大きい可能性がある。例えば、バルクSi(111)表面は、追加処理の前に2μm×2μm原子間力顕微鏡(AFM)スキャンによって決定されるように、0.1nm未満の二乗平均平方根(RMS)表面粗さを有することができる。幾つかの実施形態では、Si(111)上に窒化ガリウム材料をエピタキシャル成長させるための所望の表面粗さは、30μm×30μmのAFMスキャン領域上で、例えば、1nm未満、0.5nm未満、または0.2nm未満であり得る。
【0059】
[0068]熱酸化および酸化物層剥離後の実質的単結晶層122の表面粗さが所望の表面粗さを超える場合、追加の表面平滑化を実行することができる。シリコン表面を滑らかにする方法は幾つかある。これらの方法は、水素アニール、レーザトリミング、プラズマ平滑化、およびタッチポリッシュ(例えば、化学的機械研磨すなわちCMP)を含み得る。これらの方法は、高アスペクト比の表面ピークの優先的攻撃を含み得る。したがって、表面上の高アスペクト比の特徴は、低アスペクト比の特徴よりも迅速に除去でき、したがってより滑らかな表面をもたらす。
【0060】
[0069]図5に示す特定の工程は、本発明の一実施形態による設計された基板を製造する特定の方法を提供することを理解されたい。別の実施形態により、他の一連の工程を実行することもできる。例えば、本発明の代替の実施形態は、上に概説した工程を異なる順序で実行することができる。さらに、図5に示される個々の工程は、個々の工程に適切であるように様々な順序で実行され得る複数の副工程を含み得る。さらに、特定の用途に応じて、追加の工程を追加または削除することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
【0061】
[0070]図6は、本発明の一実施形態によるRFおよび電力用途のためのエピタキシャル/設計された基板構造を示す簡略化された概略図である。幾つかのLED用途では、設計された基板構造は、高品質GaN層の成長を可能にする成長基板を提供し、設計された基板構造はその後除去される。しかしながら、RFおよびパワー装置用途の場合、設計された基板構造は完成した装置の一部を形成し、その結果、設計された基板構造または設計された基板構造の要素の電気的、熱的、および他の特性は、特定の用途に対して重要である。
【0062】
[0071]図1を参照すると、単結晶シリコン層122は、通常、注入および剥離技術を用いてシリコンドナーウエハから分割された剥離層である。典型的な注入は水素とホウ素である。パワーおよびRF装置用途に対しては、設計された基板構造中の層および材料の電気的性質は重要である。例えば、幾つかの装置アーキテクチャは、10Ωcmを超える抵抗を有する高絶縁性シリコン層を利用して、基板および界面層を介する漏れを低減または排除する。他の用途は、装置の供給源を他の要素に接続するために所定の厚さ(例えば、1μm)の導電性シリコン層を含む設計を利用した。したがって、これらの用途では、単結晶シリコン層の寸法および特性を制御することが望ましい。注入および剥離技術が層転写中に使用される設計では、残留注入原子、例えば水素またはホウ素がシリコン層中に存在し、それによって電気的性質が変化する。さらに、例えば、導電率ならびに注入プロファイルの半値幅(FWHM)に影響を及ぼし得る注入量、表面粗さおよびへき開面位置精度、ならびに層厚さに影響を与える可能性がある注入深さの調整を使用して、薄いシリコン層の厚さ、導電率、および他の特性を制御することは困難である可能性がある。
【0063】
[0072]本発明の実施形態によれば、設計された基板構造上のシリコンエピタキシーを利用して、特定の装置設計に適した単結晶シリコン層の所望の特性を達成する。
【0064】
[0073]図6を参照すると、エピタキシャル/設計された基板構造600は、設計された基板構造610と、その上に形成されたシリコンエピタキシャル層620とを含む。設計された基板構造610は、図1、図3、および図4に示す設計された基板構造と同様であり得る。典型的には、実質的単結晶シリコン層122は、層転写後に0.5μm程度である。表面調整プロセスを利用して、幾つかのプロセスでは単結晶シリコン層122の厚さを約0.3μmに減らすことができる。信頼性のあるオーミック接触を形成するのに使用するために、単結晶シリコン層の厚さを約1μmに増加させるために、例えば、エピタキシャルプロセスを使用して、層転写プロセスによって形成された実質的単結晶シリコン層122上にエピタキシャル単結晶シリコン層620を成長させる。CVD、ALD、MBEなどを含む様々なエピタキシャル成長プロセスを使用して、エピタキシャル単結晶シリコン層620を成長させることができる。エピタキシャル単結晶シリコン層620の厚さは、約0.1μm〜約20μmの範囲、例えば0.1μm〜10μmの間であり得る。
【0065】
[0074]図7は、本発明の一実施形態による設計された基板構造上のIII−V族エピタキシャル層を示す簡略化された概略図である。図7に示す構造は、以下に説明するように、二重エピタキシャル構造と呼ぶことができる。図7に示すように、エピタキシャル単結晶シリコン層620を含む設計された基板構造710は、その上に形成されたIII−V族エピタキシャル層720を有する。一実施形態では、III−V族エピタキシャル層は窒化ガリウム(GaN)を含む。
【0066】
[0075]III−V族エピタキシャル層720の所望の厚さは、所望の機能に応じて実質的に変わり得る。幾つかの実施形態では、III−V族エピタキシャル層720の厚さは、0.5μm〜100μmの間で変わることができ、例えば5μmを超える厚さである。III−V族エピタキシャル層720上に製造された装置の結果としての降伏電圧は、III−V族エピタキシャル層720の厚さに応じて変わり得る。幾つかの実施形態は、少なくとも100V、300V、600V、1.2kV、1.7kV、3.3kV、5.5kV、13kV、または20kVの降伏電圧を提供する。
【0067】
[0076]複数の副層を含むことができるIII−V族エピタキシャル層720の部分間の導電性を提供するために、一組のビア724が形成され、この例ではIII−V族エピタキシャル層720の上面からエピタキシャル単結晶シリコン層620へと通過する。ビア724は、それらがIII−V族エピタキシャル層720から絶縁されるように絶縁層(図示せず)と並ぶことができる。一例として、これらのビアは、ビアを介してオーミック接触を提供し、それにより装置内に蓄積する電荷を緩和することによって、ダイオードまたはトランジスタの電極を下にあるシリコン層に接続するために使用することができる。
【0068】
[0077]III−V族エピタキシャル層が単結晶シリコン層122上に成長した場合、単結晶シリコン層122内のビアエッチングを終了すること、例えば 5μmのGaNまでエッチングし、ウエハ全体にわたって確実に0.3μmのシリコン層でエッチングを終了させることは困難であるため、ビアを介してそのようなオーミック接触を形成することは困難である。本発明の実施形態を利用すると、厚さが数ミクロンの単結晶シリコン層を提供することが可能であり、これは、大きな注入深さを達成するためには高い注入エネルギーが必要であるため注入および剥離プロセスを用いることは難しい。代わりに、厚いシリコン層は、様々な装置設計を可能にする図示されたビアなどの用途を可能にする。
【0069】
[0078]単結晶シリコン層122上に単結晶シリコン層620をエピタキシャル成長させることによってシリコン「層」の厚さを増加させることに加えて、導電性、結晶性などの修正を含む他の調整を、単結晶シリコン層122の元の特性に対して行うことができる。例えば、III−V層または他の材料の追加のエピタキシャル成長の前に10μm程度のシリコン層が望まれる場合、そのような厚い層は本発明の実施形態に従って成長させることができる。
【0070】
[0079]注入プロセスは単結晶シリコン層122の特性に影響を与える可能性があり、例えば、残留ホウ素/水素原子はシリコンの電気的特性に影響を与える可能性があるので、本発明の実施形態は、単結晶シリコン層620のエピタキシャル成長の前に、単結晶シリコン層122の一部を除去する。例えば、単結晶シリコン層122を薄くして厚さ0.1μm以下の層を形成し、残留ホウ素/水素原子の大部分または全部を除去することができる。その後の単結晶シリコン層620の成長は、層転写プロセスを使用して形成された層の対応する特性から実質的に独立した電気的特性および/または他の特性を有する単結晶材料を提供するために使用される。
【0071】
[0080]設計された基板構造に結合された単結晶シリコン材料の厚さを増加させることに加えて、エピタキシャル単結晶シリコン層620の導電率を含む電気的特性は、単結晶シリコン層122のそれとは異なり得る。成長中のエピタキシャル単結晶シリコン層620のドーピングは、ホウ素をドープすることによってp型シリコンを生成し、リンをドープすることによってn型シリコンを生成することができる。アンドープシリコンを成長させて、絶縁領域を有する装置に使用される高抵抗シリコンを提供することができる。絶縁層は、特にRF装置において有用であり得る。
【0072】
[0081]エピタキシャル単結晶シリコン層620の格子定数は、成長中に単結晶シリコン層122の格子定数とは異なるように調整して、歪みエピタキシャル材料を製造することができる。シリコンに加えて、他の要素をエピタキシャル成長させて、歪み層を含む層、シリコンゲルマニウムなどを含む層を提供することができる。例えば、バッファ層を単結晶シリコン層122上、エピタキシャル単結晶シリコン層620上、または層間に成長させて、後続のエピタキシャル成長を強化することができる。これらのバッファ層は、歪みIII−V層、シリコンゲルマニウム歪み層などを含み得る。さらに、バッファ層および他のエピタキシャル層は、モル分率、ドーパント、極性などにおいて変化させることができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
【0073】
[0082]幾つかの実施形態において、単結晶シリコン層122またはエピタキシャル単結晶シリコン層620に存在する歪みは、III−V族エピタキシャル層を含む後続のエピタキシャル層の成長中に緩和され得る。
【0074】
[0083]図8は、本発明の別の実施形態による設計された基板を製造する方法を示す簡易フローチャートである。この方法は、多結晶セラミックコア(810)を提供することによって支持構造を形成すること、多結晶セラミックコア(812)の少なくとも一部に結合された第1の接着層を形成することを含む。第1の接着層は、テトラエチルオルトシリケート(TEOS)層を含むことができる。方法はまた、第1の接着層(814)に結合された導電層を形成することを含む。導電層は、ポリシリコン層とすることができる。第1の接着層は単一層のTEOSとして形成することができる。導電層は、ポリシリコンの単一層として形成することができる。
【0075】
[0084]方法はまた、導電層(816)の少なくとも一部に結合される第2の接着層を形成することと、バリアシェル(818)を形成することとを含む。第2の接着層はTEOSの単一層として形成することができる。バリアシェルは、窒化シリコンの単一層またはバリアシェルを形成する一連の副層として形成することができる。
【0076】
[0085]支持構造がプロセス810〜818によって形成されると、方法は、接合層(例えば、酸化シリコン層)を支持構造(820)に接合することと、実質的単結晶シリコン層または実質的単結晶層を酸化シリコン層(822)へ接合することとをさらに含む。接合層の接合は、結合材料の堆積とそれに続く本明細書に記載の平坦化プロセスを含むことができる。
【0077】
[0086]層転写プロセスを用いて、実質的単結晶シリコン層122を接合層120に接合することができる。幾つかの実施形態では、へき開面を形成するためにシリコンウエハ(例えば、シリコン(111)ウエハ)が注入される。ウエハ接合後、へき開面の下の単結晶シリコン層の一部と共にシリコン基板を除去することができ、その結果、図1に示す剥離された単結晶シリコン層122が得られる。実質的単結晶シリコン層122の厚さは、様々な用途の仕様に合うように変えることができる。さらに、実質的単結晶層122の結晶方位は、用途の仕様に合うように変えることができる。さらに、実質的単結晶層122におけるドーピングレベルおよびプロファイルは、特定の用途の仕様に合うように変えることができる。幾つかの実施形態では、上述のように、実質的単結晶シリコン層122を滑らかにすることができる。
【0078】
[0087]図8に示す方法はまた、実質的単結晶シリコン層(824)上に、エピタキシャル成長によってエピタキシャルシリコン層を形成することと、エピタキシャルシリコン層(826)上に、エピタキシャル成長によってエピタキシャルIII−V層を形成することとを含む。幾つかの実施形態において、エピタキシャルIII−V層は窒化ガリウム(GaN)を含み得る。
【0079】
[0088]図8に示す特定の工程は、本発明の別の実施形態による設計された基板を製造する特定の方法を提供することを理解されたい。別の実施形態により、他の一連の工程を実行することもできる。例えば、本発明の代替の実施形態は、上に概説した工程を異なる順序で実行することができる。さらに、図8に示される個々の工程は、個々の工程に適切であるように様々な順序で実行され得る複数の副工程を含み得る。さらに、特定の用途に応じて、追加の工程を追加または削除することができる。当業者であれば、多くの変形、修正、および代替案を認識するであろう。
【0080】
[0089]また、本明細書に記載された実施例および実施形態は、説明の目的のみのためであり、それに照らした様々な修正または変更が当業者に示唆され、本出願の精神および範囲内および添付の特許請求の範囲に含まれることが理解される。
【図1】
【図2A】
【図2B】
【図2C】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【国際調査報告】