(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】2021508946
(43)【公表日】20210311
(54)【発明の名称】超微細ピッチを有する3次元NOR型メモリアレイ:デバイスと方法
(51)【国際特許分類】
   H01L 27/11582 20170101AFI20210212BHJP
   H01L 21/336 20060101ALI20210212BHJP
   H01L 29/788 20060101ALI20210212BHJP
   H01L 29/792 20060101ALI20210212BHJP
【FI】
   !H01L27/11582
   !H01L29/78 371
【審査請求】未請求
【予備審査請求】未請求
【全頁数】21
(21)【出願番号】2020535594
(86)(22)【出願日】20181221
(85)【翻訳文提出日】20200727
(86)【国際出願番号】US2018067338
(87)【国際公開番号】WO2019133534
(87)【国際公開日】20190704
(31)【優先権主張番号】62/611,205
(32)【優先日】20171228
(33)【優先権主張国】US
(31)【優先権主張番号】62/752,092
(32)【優先日】20181029
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT
(71)【出願人】
【識別番号】518181394
【氏名又は名称】サンライズ メモリー コーポレイション
【住所又は居所】アメリカ合衆国カリフォルニア州95032・ロス ガトス・セカンドフロア・ウェスト メイン ストリート 140
(74)【代理人】
【識別番号】110001379
【氏名又は名称】特許業務法人 大島特許事務所
(72)【発明者】
【氏名】ハラリ、エリ
【住所又は居所】アメリカ合衆国カリフォルニア州95070・サラトガ・ヒル アベニュー 20238
(72)【発明者】
【氏名】ヘルナー、スコット ブラッド
【住所又は居所】アメリカ合衆国コロラド州80026・ラファイェット・カスケード クリーク ドライブ 2849
(72)【発明者】
【氏名】チエン、ウー−イー
【住所又は居所】アメリカ合衆国カリフォルニア州95120・サン ホゼ・エルドリッジ ドライブ 6844
【テーマコード(参考)】
5F083
5F101
【Fターム(参考)】
5F083EP18
5F083EP22
5F083EP42
5F083EP47
5F083EP48
5F083EP77
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083KA03
5F083KA06
5F083LA12
5F083LA16
5F083PR03
5F083PR21
5F083PR22
5F083PR40
5F083ZA28
5F101BA45
5F101BB02
5F101BC02
5F101BD16
5F101BD30
5F101BD33
5F101BE07
5F101BH02
5F101BH14
5F101BH15
(57)【要約】
本明細書は、フィーチャサイズが20nm以下である、あるいは相当数のメモリ層を有するメモリセルのための、高アスペクト比3次元メモリ構造体の製造を容易にする方法に関する。本発明はまた、アクティブストリップの一側面およびその対向面の隣接メモリセル間の分離向上を提供する。この分離向上は、アクティブストリップの一側面の隣接メモリセル間に強力な誘電体バリア膜を導入し、アクティブストリップの対向面のメモリセルを千鳥足状にすることにより提供される。
【選択図】図7B
【特許請求の範囲】
【請求項1】
メモリ構造体を製造する方法であって、
(i)それぞれが誘電体層によって互いが電気的に絶縁され、半導体基板の平坦な表面上に対して実質的に垂直な第1の軸方向に積層されたアクティブストリップを備え、
(ii)前記アクティブストリップが、複数の半導体層を備え、
(iii)前記表面と実質的に平行な第2の軸方向に長手方向に延在し、前記表面と実質的に平行な第3の軸方向に沿って所定幅を有する第1のトレンチのセットによって互いに分離された複数のアクティブスタックを、前記表面上に形成するステップと、
それぞれが第1のコンダクタ材料を含み、かつ所定の距離をもって互いに離間して配列され、かつ第1の電荷トラップ材料の層によって隣接するアクティブスタックから隔離された、前記第1の軸方向に延在する第1のコンダクタ群を、前記第1のトレンチのセット内に形成するステップと、
それぞれが前記第1のコンダクタ群中の互いに隣接する2つの前記第1のコンダクタ間に設けられ、かつ第2のコンダクタ材料を含み、かつ第2の電荷トラップ材料の層によって隣接するアクティブスタックから隔離された、前記第1の軸方向に延在する第2のコンダクタ群を形成するステップとを含み、
前記アクティブストリップ内のそれぞれの前記半導体層が、共有ソース領域、共有ドレイン領域、および複数のチャネル領域を提供し、前記共有ソース領域、前記共有ドレイン領域、前記チャネル領域、前記第1のコンダクタ群中または前記第2のコンダクタ群中の前記チャネル領域に隣接する前記コンダクタ、および前記チャネル領域と前記コンダクタとの間に存在する電荷トラップ層が薄膜ストレージトランジスタをなす方法。
【請求項2】
請求項1に記載の方法であって、
前記第1のコンダクタ群を形成する前記ステップが、
前記第1のトレンチのセットのそれぞれの内部に前記第1の電荷トラップ材料の層で囲まれた空間を残しながら、同セットの側壁上に同層をコンフォーマルに形成するステップと、
前記空間を、前記第1のコンダクタ材料で充填するステップと、
前記第1のコンダクタ群を形成するために、それぞれの空間内の前記第1のコンダクタ材料をパターニングおよびエッチングし、第1のコンダクタ群の隣接するコンダクタ同士が第2の軸方向に所定の距離で分離されるステップとを含む方法。
【請求項3】
請求項2に記載の方法であって、
前記第1のコンダクタ群を形成する前記ステップが、
第2のトレンチのセットを形成するために、前記第1のコンダクタ群内の隣接するコンダクタ同士を分離する所定の距離中に存在する、前記第1の電荷トラップ材料の層を除去するステップと、
前記第2のトレンチのセットのそれぞれの内部に前記第2の電荷トラップ材料の層で囲まれた空間を残しながら、同セットの側壁上に同層をコンフォーマルに形成するステップと、
前記第2のトレンチのセットを形成するために、前記第2のトレンチのセットのそれぞれの内部に存在する前記第2の電荷トラップ材料の層で囲まれた前記空間を、前記第2のコンダクタ材料で充填するステップとを含む方法。
【請求項4】
請求項1に記載の方法であって、
前記第1のコンダクタ群を形成する前記ステップが、
前記トレンチを充填するために、犠牲材料を堆積するステップと、
それぞれが前記犠牲材料の残留物によって分離されている第2のトレンチのセットを形成するために、前記犠牲材料をパターニングおよびエッチングするステップと、
前記第2のトレンチのセットのそれぞれの内部に前記第1の電荷トラップ材料の層で囲まれた空間を残しながら、同セットの側壁上に同層をコンフォーマルに形成するステップと、
前記第1のコンダクタ群を形成するために、前記第2のトレンチのセットのそれぞれの内部に存在する前記第1の電荷トラップ材料の層で囲まれた前記空間を、前記第1のコンダクタ材料で充填するステップとを含む方法。
【請求項5】
請求項4に記載の方法であって、
前記第2のコンダクタ群を形成する前記ステップが、
第3のトレンチのセットを形成するために、犠牲材料の残留物を除去するステップと、
前記第3のトレンチのセットのそれぞれの内部に前記第2の電荷トラップ材料の層で囲まれた空間を残しながら、同セットの側壁上に同層をコンフォーマルに形成するステップと、
前記第2のコンダクタ群を形成するために、前記第3のトレンチのセットのそれぞれの内部に存在する前記第2の電荷トラップ材料の層で囲まれた前記空間を、前記第2のコンダクタ材料で充填するステップとを含む方法。
【請求項6】
請求項1に記載の方法であって、
前記第1のコンダクタ材料および前記第2のコンダクタ材料の少なくとも一方が、金属コンダクタである方法。
【請求項7】
請求項1に記載の方法であって、
前記第1のコンダクタ材料および前記第2のコンダクタ材料の少なくとも一方が、耐火金属を含む方法。
【請求項8】
請求項1に記載の方法であって、
前記第1のコンダクタ材料および前記第2のコンダクタ材料の少なくとも一方が、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたP+ポリシリコン、ヘビードープされたN+ポリシリコン、およびシリサイドからなる群から選択される方法。
【請求項9】
請求項1に記載の方法であって、
前記第1の電荷トラップ材料の層および前記第2の電荷トラップ材料の層の少なくとも一方が、酸化物−窒化物−酸化物の三重層を含む方法。
【請求項10】
請求項1に記載の方法であって、
前記コンダクタが、前記第1のコンダクタ群および前記第2のコンダクタ群とは異なる第3の軸方向に延在する前記アクティブスタックのそれぞれの対向面上に形成される方法。
【請求項11】
請求項1に記載の方法であって、
前記第1の電荷トラップ材料の層および前記第2の電荷トラップ材料の層が、実質的に同質の電荷トラップ特性を有する方法。
【請求項12】
請求項1に記載の方法であって、
前記第1の電荷トラップ材料の層および前記第2の電荷トラップ材料の層が、実質的に異質の電荷トラップ特性を有する方法。
【請求項13】
請求項1に記載の方法であって、
前記メモリ構造体と前記半導体基板の前記平坦な表面との間の絶縁層の内部に、グローバル配線コンダクタの第1のシステムを形成するステップと、
前記グローバル配線コンダクタが対応する一部分を露出させ、前記第1の電荷トラップ材料の層、前記第2の電荷トラップ材料の層、または両層への接続を可能にするために、
前記絶縁層の一部と、前記絶縁層に隣接する前記第1の電荷トラップ材料の層、前記第2の電荷トラップ材料の層、または両層の一部とを除去するステップとをさらに含む方法。
【請求項14】
請求項13に記載の方法であって、
メモリ構造体の上方にグローバルコネクタの第2のシステムを形成し、前記接続が、前記グローバル配線コンダクタの第1のシステムを、前記グローバル配線コンダクタの第2のシステムに電気的に配線可能にするステップをさらに含む方法。
【請求項15】
請求項14に記載の方法であって、
前記グローバル配線コンダクタの第2のシステムの少なくとも一部分が、前記半導体基板上に形成された回路システムと電気的に接続されている方法。
【請求項16】
請求項1に記載の方法であって、
前記第1のコンダクタ群中および前記第2のコンダクタ群中の選択されたコンダクタが、それぞれのコンダクタ群中のあらゆるコンダクタよりも、前記選択されたコンダクタ以外で前記第2の軸方向への長さが大きいので、それぞれのコンダクタに、より低い抵抗率が提供される方法。
【請求項17】
請求項16に記載の方法であって、
前記選択されたコンダクタのそれぞれが、ビア配線の一部、プリチャージ薄膜トランジスタの一部分、デコード選択薄膜トランジスタの一部分、または非ストレージ目的で使用される別の薄膜トランジスタの一部分である方法。
【請求項18】
請求項1に記載の方法であって、
前記第1のコンダクタ群が、それぞれ前記第2の軸方向に第1の所定幅を有し、前記第2のコンダクタ群が、それぞれ前記第2の軸方向に第2の所定幅を有し、前記第2の電荷トラップ材料の層が、前記第2の軸方向に第3の所定幅を有しており、前記第1の所定幅が、前記第3の所定幅の2倍に前記第2の所定幅が加わった幅よりも短い幅を有する方法。
【請求項19】
請求項1に記載の方法であって、
前記第1のコンダクタ群中の各コンダクタが、前記第2の電荷トラップ材料の層によって、前記第2のコンダクタ群中の少なくとも1つのコンダクタから電気的に絶縁されている方法。
【請求項20】
請求項1に記載の方法であって、
前記第1のコンダクタ群の形成過程または前記第2のコンダクタ群の形成過程で施されるエッチングステップ中の保護のために、前記アクティブスタックの上方にハードマスク材料を設けるステップをさらに含む方法。
【請求項21】
メモリ構造体であって、
(i)それぞれが誘電体層によって互いが電気的に絶縁され、半導体基板の平坦な表面上に対して実質的に垂直な第1の軸方向に積層されたアクティブストリップを備え、
(ii)前記アクティブストリップが、複数の半導体層を備え、
(iii)前記表面と実質的に平行な第2の軸方向に長手方向に延在し、前記表面と実質的に平行な第3の軸方向に沿って所定幅を有する第1のトレンチのセットによって互いに分離された複数のアクティブスタックが、前記表面上に形成されており、
それぞれが第1のコンダクタ材料を含み、かつ所定の距離をもって互いに離間して配列され、かつ第1の電荷トラップ材料の層によって隣接するアクティブスタックから隔離された、前記第1の軸方向に延在する第1のコンダクタ群が、前記第1のトレンチのセット内に形成されており、
それぞれが前記第1のコンダクタ群中の互いに隣接する2つの前記第1のコンダクタ間に設けられ、かつ第2のコンダクタ材料を含み、かつ第2の電荷トラップ材料の層によって隣接するアクティブスタックから隔離された、前記第1の軸方向に延在する第2のコンダクタ群が形成されていて、
前記アクティブストリップ内のそれぞれの前記半導体層が、共有ソース領域、共有ドレイン領域、および複数のチャネル領域を提供し、前記共有ソース領域、前記共有ドレイン領域、前記チャネル領域、前記第1のコンダクタ群中または前記第2のコンダクタ群中の前記チャネル領域に隣接する前記コンダクタ、前記チャネル領域と前記コンダクタとの間に存在する電荷トラップ層が薄膜ストレージトランジスタをなすメモリ構造体。
【請求項22】
請求項21に記載のメモリ構造体であって、
前記第1のコンダクタ群中の各コンダクタが、前記第2のコンダクタ群中のコンダクタと隣接する前記第2の電荷トラップ材料の層の一部分の、すぐ近くに隣接しているメモリ構造体。
【請求項23】
請求項22に記載のメモリ構造体であって、
前記第2のコンダクタ群中の前記コンダクタが、前記第2の電荷トラップ材料の層で囲まれているメモリ構造体。
【請求項24】
請求項21に記載のメモリ構造体であって、
前記第1のコンダクタ群中のそれぞれが、前記第1の電荷トラップ材料の層で囲まれているコンダクタを備えているメモリ構造体。
【請求項25】
請求項24に記載のメモリ構造体であって、
前記第2のコンダクタ群中のそれぞれが、前記第2の電荷トラップ材料の層で囲まれているコンダクタを備えているメモリ構造体。
【請求項26】
請求項21に記載のメモリ構造体であって、
前記第1のコンダクタ材料および前記第2のコンダクタ材料の少なくとも一方が、金属コンダクタであるメモリ構造体。
【請求項27】
請求項21に記載のメモリ構造体であって、
前記第1のコンダクタ材料および前記第2のコンダクタ材料の少なくとも一方が、耐火金属であるメモリ構造体。
【請求項28】
請求項21に記載のメモリ構造体であって、
前記第1のコンダクタ材料および前記第2のコンダクタ材料の少なくとも一方が、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたP+ポリシリコン、ヘビードープされたN+ポリシリコン、およびシリサイドからなる群から選択されるメモリ構造体。
【請求項29】
請求項21に記載のメモリ構造体であって、
前記第1の電荷トラップ材料の層および前記第2の電荷トラップ材料の層の少なくとも一方が、酸化物−窒化物−酸化物の三重層を含むメモリ構造体。
【請求項30】
請求項21に記載のメモリ構造体であって、
前記コンダクタが、前記第1のコンダクタ群および前記第2のコンダクタ群とは異なる第3の軸方向に延在する前記アクティブスタックのそれぞれの対向面上に形成されるメモリ構造体。
【請求項31】
請求項21に記載のメモリ構造体であって、
前記第1の電荷トラップ材料の層および前記第2の電荷トラップ材料の層が、実質的に同質の電荷トラップ特性を有するメモリ構造体。
【請求項32】
請求項21に記載のメモリ構造体であって、
前記第1の電荷トラップ材料の層および前記第2の電荷トラップ材料の層が、実質的に異質の電荷トラップ特性を有するメモリ構造体。
【請求項33】
請求項21に記載のメモリ構造体であって、
前記メモリ構造体と前記半導体基板の前記平坦な表面の間の絶縁層内に、グローバル配線コンダクタの第1のシステムを形成するステップと、
前記グローバル配線コンダクタの対応する一部分を露出させ、前記第1の電荷トラップ材料の層、前記第2の電荷トラップ材料の層、または両層への接続を可能にするために、前記絶縁層と、前記絶縁層への隣接部と、前記第1の電荷トラップ材料の層、前記第2の電荷トラップ材料の層、または両層のいずれかとの一部分を除去するステップとをさらに含むメモリ構造体。
【請求項34】
請求項33に記載のメモリ構造体であって、
メモリ構造体の上方にグローバルコネクタの第2のシステムを形成し、前記接続が、前記グローバル配線コンダクタの第1のシステムを、前記グローバル配線コンダクタの第2のシステムに電気的に配線可能にするステップをさらに含むメモリ構造体。
【請求項35】
請求項34のメモリ構造体であって、
前記グローバル配線コンダクタの第2のシステムの少なくとも一部分が、前記半導体基板上に形成された回路システムと電気的に接続されているメモリ構造体。
【請求項36】
請求項21に記載のメモリ構造体であって、
前記第1のコンダクタ群中および前記第2のコンダクタ群中の選択されたコンダクタが、それぞれのコンダクタ群中のあらゆるコンダクタよりも、前記選択されたコンダクタ以外で前記第2の軸方向への長さが大きいので、それぞれのコンダクタに、より低い抵抗率が提供されるメモリ構造体。
【請求項37】
請求項36に記載のメモリ構造体であって、
前記選択されたコンダクタのそれぞれが、ビア配線の一部、プリチャージ薄膜トランジスタの一部分、デコード選択薄膜トランジスタの一部分、または非ストレージ目的で使用される他の薄膜トランジスタの一部分であるメモリ構造体。
【請求項38】
請求項21に記載のメモリ構造体であって、
前記第1のコンダクタ群が、それぞれ前記第2の軸方向に第1の所定幅を有し、前記第2のコンダクタ群が、それぞれ前記第2の軸方向に第2の所定幅を有し、前記第2の電荷トラップ材料の層が、前記第2の軸方向に第3の所定幅を有しており、前記第1の所定幅が、前記第3の所定幅の2倍に前記第2の所定幅が加わった幅よりも短い幅を有するメモリ構造体。
【請求項39】
請求項21に記載のメモリ構造体であって、
前記第1のコンダクタ群中の各コンダクタが、前記第2の電荷トラップ材料の層によって、前記第2のコンダクタ群中の少なくとも1つのコンダクタから電気的に絶縁されているメモリ構造体。
【請求項40】
請求項21に記載のメモリ構造体であって、
前記第1のコンダクタ群の形成過程または前記第2のコンダクタ群の形成過程で施されるエッチングステップ中の保護のために、前記アクティブスタック上方にハードマスク材料を設けるステップをさらに含むメモリ構造体。
【請求項41】
半導体基板表面に隣接して設けられた分離層上に、アスペクト比の大きい垂直導電体を形成する方法であって、
三次元メモリ構造体内または犠牲絶縁層内のいずれかの複数の開口部に、異方性エッチングを施すステップと、
前記開口部のそれぞれの垂直側壁上に第1の誘電体層をコンフォーマルに堆積し、前記誘電体層の壁で囲むことにより前記開口部のサイズを縮小するステップと、
サイズが縮小されたそれぞれの前記開口部の床部から前記第1の誘電体層を除去し、前記分離層内にビア開口部を形成するステップと、
この空乏をバリア金属材料および前記第1の誘電体材料で充填し、それにより、それぞれが前記第1の誘電体層内のクラッドとなっている前記垂直導電体を形成するステップとを含む方法。
【請求項42】
請求項41に記載の方法であって、
前記垂直導電体が、水平断面に2次元アレイとして配置される方法。
【請求項43】
請求項41に記載の方法であって、
化学的機械研磨または制御型選択性エッチングを用いて、前記メモリ構造体上または前記犠牲絶縁層上の第1のコンダクタ材料を除去するステップと、
前記垂直導電体の上方に、水平絶縁層を堆積するステップと、
選択された前記垂直導電体の上方の前記水平絶縁層内に存在するビア開口部をエッチングするステップとを含む方法。
【請求項44】
請求項43に記載の方法であって、
前記ビア開口部を、第2のコンダクタ材料で充填するステップと、
充填された前記ビア開口部内の前記第2のコンダクタ材料へ選択的な電気的接続を行うために、前記水平絶縁層の上方に配線コンダクタシステムを形成するステップとをさらに含む方法。
【請求項45】
請求項44に記載の方法であって、
前記選択された配線コンダクタが、前記半導体基板内に形成された回路システムと電気的に接続されている方法。
【請求項46】
請求項43に記載の方法であって、
前記犠牲絶縁層が、前記垂直導電体をクラッド化している絶縁層を保護する選択性エッチングを用いて除去され、それにより、クラッド化された隣接垂直導電体間にギャップ絶縁が提供される方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性NOR型メモリストリングに関する。より詳細には、本発明は、高アスペクト比を伴うエッチングを必要とせず、ミニマムピッチまたはサブミニマムピッチの垂直導電体の形成が可能である、3次元メモリアレイのアーキテクチャに関する。
【背景技術】
【0002】
非仮出願や仮出願で開示されている高密度3次元メモリ構造体においては、製造歩留まりを高く維持しつつ、可能な限りのメモリセルの小型化(それによる、メモリセル密度の増加)が望まれている。メモリセルのサイズが減少するにつれ、フィーチャのアスペクト比(例えば、トレンチの深さを水平方向のエッチングギャップ寸法で除した値)が増加していく。トレンチの例では、エッチングが施される層の総厚さを一定に保つと、フィーチャサイズが減少するにつれ、トレンチのアスペクト比が増加していく。メモリセル密度を増加させるための代替方法は、より多くのメモリセル層を垂直方向に設けることである。この代替方法では、エッチングの方法を変更することなく、必然的にトレンチのアスペクト比が増加する。当該分野の現状では、トレンチのアスペクト比が約50を超えた場合に、トレンチのエッチングが信頼できなくなるか、法外なコストが必要となる。
【発明の概要】
【課題を解決するための手段】
【0003】
本発明は、微細フィーチャサイズ(例えば、最新技術では20nm以下)を有する、またはメモリ構造体中に8層以上のメモリセルを有するメモリ構造体を製造するための方法を提供する。本発明はまた、メモリ構造体内のアクティブストリップの一側面およびその対向面の隣接メモリセル間の分離向上を提供する。この分離向上は、アクティブストリップの一側面の隣接メモリセル間に強力な誘電体バリア膜を導入し、アクティブストリップの対向面のメモリセルを千鳥足状にすることにより提供される(本明細書において、「アクティブストリップ」という用語は、メモリセルのストリングのチャネル領域、共有ソース領域、および共有ドレイン領域を形成する、水平で細長のメモリ構造体部分を指す)。
【0004】
本発明の別の実施形態によれば、本発明は、水平なローカルワード線を有する垂直NORストリング型メモリ構造体において、積層ローカルワード線の一側面およびその対向面の隣接メモリセル間の分離向上を提供する。この分離向上は、ローカルワード線の一側面の隣接メモリセル間に強力な誘電体バリア膜を導入し、ローカルワード線の対向面のメモリセルを千鳥足状にすることにより提供される。
【0005】
本発明は、参照の図面と併せて以下の詳細な説明を考慮すると、より良く理解される。
【図面の簡単な説明】
【0006】
【図1】図1は、本発明の一実施形態による、メモリアレイの支持回路システム(例えば、センスアンプ、アドレスデコーダ、および出入力回路システム)を半導体基板5(図示せず)上に形成した後の、3次元NOR型メモリアレイ50(図示せず)のグローバル配線コンダクタ10形成の初期ステップを示している。
【図2】図2は、3次元NOR型メモリアレイ50作製の中間ステップで形成されたアクティブスタックを示しており、アクティブスタック100は、より明確にするため左側に拡大されたアクティブストリップ255を含む、8本のアクティブストリップから構成される。
【図3】図3は、本発明の一実施形態による、電荷トラップ層240およびP+半導体層250を堆積および加工した後の、図2のメモリ構造体50を示している。
【図4】図4は、電荷トラップ層240およびP+半導体層250をパターニングおよびエッチングし、それにより、P+半導体層250が第1の垂直ローカルワード線コンダクタ275のセットを提供すると共に、3次元NOR型メモリアレイ50の第1のメモリセル群が形成された後の、図3のメモリ構造体50を示している。
【図5】図5は、本発明の一実施形態による、図4のメモリ構造体50の隣接ローカルワード線275間に存在するトレンチ295の側壁上に、第2の電荷トラップ層270をコンフォーマルに堆積し、続いて、第2のローカルワード線コンダクタ280群を形成するP+半導体材料の第2の層を堆積した後の、図4のメモリ構造体50を示している。
【図6】図6は、本発明の一実施形態による、第2のグローバルワード線セット(グローバルワード線290の参照符号が付されている)およびそれに対応するビア(例えば、ビア300)が、ローカルワード線280と接続するためにメモリ構造体の上方に形成された後の、図5のメモリ構造体50を示している。
【図7A】図7Aは、本発明の第2の実施形態によるメモリ構造体50を示しており、第1のローカルワード線群および第2のローカルワード線群が連続して形成され、両群のワード線が、実質的に同じ材料および寸法を有している。
【図7B】図7Bは、本発明の第2の実施形態によるメモリ構造体50を示しており、第1のローカルワード線群および第2のローカルワード線群が連続して形成され、両群のワード線が、実質的に同じ材料および寸法を有している。
【0007】
図間の相互参照を簡単にするために、同一の要素には同様の参照番号を付している。
【発明を実施するための形態】
【0008】
本発明は、参照で本発明に組み込まれる非仮出願や仮出願等で既に開示されているメモリ構造体(例えば、3次元NOR型メモリアレイ)内の、メモリセル密度およびその製造プロセスを改善する。本発明は、例えば、非仮出願IIIに記載の図46〜54に関連して、同出願で開示されている3次元NOR型メモリアレイおよびその製造プロセスを改善する。
【0009】
図1は、本発明の一実施形態による、メモリアレイの支持回路システム(例えば、センスアンプ、アドレスデコーダ、および出入力回路システム)を半導体基板5(図示せず)上に形成した後の、3次元NOR型メモリアレイ50製造の初期ステップを示している。図1に示すように、半導体基板5上には、層間誘電体(ILD)層25が形成されている。その後、ILD層25上に、互いが電気的に絶縁されたコンダクタのセット(例えば、コンダクタ10)が形成される。コンダクタ10は、製造中の3次元NOR型メモリアレイ50内のメモリセルのローカルワード線との接続を意図しているため、本明細書では、コンダクタ10を「グローバルワード線」10と呼称する(当然、適切な場合には、コンダクタ10は、メモリセルのローカルワード線への接続を提供する上に、概してメモリ構造体50の配線コンダクタとして機能することもできる)。グローバルワード線10は、メモリセル操作(例えば、プログラム、消去、プログラム禁止、読み出し)に適した電圧が半導体基板5内の回路システムから供給されるように、ビアまたは埋設コンタクトによって、半導体基板5内の適切な回路システムにそれぞれ接続される。グローバルワード線10は、任意の適切な技術、例えば、1層または複数層の金属(例えば、Ti/TiN/W)あるいはP+ポリシリコン等のコンダクタ材料を用いた、サブトラクティブ金属法またはダマシン金属法で形成されてもよい。
【0010】
その後、グローバルワード線10を覆って、次のILD層233(図示せず)が形成される。その後、例えば従来の方法を用いて、ILD層233を通貫するビア20が(例えば、ILD層233にエッチングを施しコンダクタを堆積することで)形成される。ビア20は、製造中の3次元NOR型メモリアレイ50内のローカルワード線を、グローバルワード線10と接続するために設けられる。ビア20は、グローバルワード線10と同じコンダクタ材料(例えば、1層または複数層の金属(例えば、Ti/TiN/W)またはP+ポリシリコン)から形成してもよい。余剰なコンダクタ材料は、エッチングしたビア内にのみコンダクタ材料を残して、任意の適切な方法(例えば、CMP法)を用いてILD層233の上面から除去してもよい。
【0011】
図2は、複数のアクティブスタック(例えば、アクティブスタック100)が形成された後の、3次元NOR型メモリアレイ50製造の中間ステップを示している。アクティブスタックは、非仮出願Iで図5a〜図5h−3およびそれに付随する説明と関連して議論されている製造プロセスを用いて、図1のILD層233上に連続して堆積された半導体層および絶縁材料層内に、深度の大きいトレンチ235をエッチングすることで形成される。図2では、アクティブスタックは、代表的なアクティブスタック100で図示されており、アクティブスタック100内の代表的なアクティブストリップ255は、より明確にするため左側に拡大している。
【0012】
図2に示すように、アクティブストリップ255は、N+半導体層130およびN+半導体層140(例えば、シリコンまたはポリシリコン)を備えており、N+半導体層130およびN+半導体層140は、その抵抗を低減するために設けられた金属層110および120に、それぞれ隣接して設けられる。誘電体クラッド層150、誘電体クラッド層160、誘電体クラッド層170、および誘電体クラッド層180は、意図しない短絡を防ぐ目的で、金属層110および金属層120を電気的に絶縁するために設けられる。N+半導体層130およびN+半導体層140は、それぞれに対応する金属層110および金属層120と共に、アクティブストリップ255に形成中のメモリセルのストリング内に、共有ソース副層および共有ドレイン副層を形成する。N+半導体層130およびN+半導体層140の間には、アクティブストリップ255の両側面に、チャネル半導体層190およびチャネル半導体層200が形成される。本実施形態では、チャネル半導体層190およびチャネル半導体層200は、犠牲層(「SAC1」)の部分的除去で生じる空乏を充填することで形成される。事実、SAC1層の残留物が、チャネル半導体層190およびチャネル半導体層200の間に、SAC1層210として図2に示されている(別の実施形態では、SAC1層210は、現在SAC1層210が図示されている空間にエアギャップまたは真空ギャップをもたらすために、その後、完全に除去されてもよい。また、チャネル半導体層190およびチャネル半導体層200は、以前SAC1層が占有していた空間を充填するために、互いにマージされることも可能であり得る)。
【0013】
図2に、代表として誘電体層220が示されているように、アクティブスタック100内の隣接するアクティブストリップ同士は、互いに誘電体層で絶縁されている。加えて、アクティブスタック間のトレンチ235がエッチングされる前に、ハードマスク層230が設けられる。ハードマスク層230は、後にエッチングで形成されるアクティブスタックを安定化させる。高アスペクト比構造を安定化させるための、このようなハードマスク層230の使用法、および加えて支柱(図2では図示せず)を備える使用法は、非仮出願IIIに開示されている。この例では、各アクティブストリップは、(図2に示されている第3の軸方向に)15〜50nmの幅を有していても良く、また、ハードマスク層230の各層は、各アクティブスタックが1つずつ積み重なった8層以上のアクティブストリップの形成を支持してもよい。非仮出願Vに開示されているように、NOR型メモリアレイは、「セグメンテッド・スタック」(すなわち、一度に8層のアクティブストリップ積層を形成する方法)で作製されてもよい。製造方法のステップは、セグメンテッド・スタックのアプローチを利用して、16層、24層、32層、48層、64層・・・、のアクティブストリップを有するメモリアレイを形成するために、複数回繰り返し行ってもよい。
【0014】
一実施形態では、N+半導体層130およびN+半導体層140、金属層110および金属層120、チャネル半導体層190およびチャネル半導体層200、ならびに誘電体層220は、アクティブスタック100内の8つのアクティブストリップが、50nmのハードマスク層230と合わせて総高さが1490nm以上となるように、それぞれ約180nmの厚さを有してもよい。ローカルワード線275の幅が45nmで、かつ隣接するローカルワード線間のギャップまたはトレンチが45nmのとき、エッチングされたトレンチのアスペクト比は、33:1である。アクティブスタック100が12層のアクティブストリップを有する場合は、トレンチのアスペクト比が、49:1に達する。
【0015】
その後、隣接するアクティブスタック間の各トレンチの側壁上および底部上に、コンフォーマルな電荷トラップ層240(例えば、図3の挿入図を参照)が設けられ、これは、SiO−SiN−SiOの三重層(すなわち、酸化物−窒化物−酸化物または「ONO」層)であってもよい。ONO層の電荷トラップ作用は、当技術分野の一般的な当業者には周知である。電荷トラップ層240は、例えば、3nm未満〜6nmのSiO(または、バンドギャップ設計されたサンドイッチ状誘電体)と、6nmのSiNと、6nmのSiO(または、Al膜等の高誘電率を有する誘電体膜)とから構成されてもよい。電荷トラップ層240を堆積した後、3nmの厚さを有する保護ポリシリコン層もまた、コンフォーマルに堆積してもよい。その後、各トレンチ底部の保護ポリシリコン層および電荷トラップ層240の一部分は、ビア20を露出するために除去されても良く、それにより、グローバルワード線10および次に形成されるローカルワード線との間の接続が可能となる。このエッチングのアスペクト比が100を超えている場合でも、約20nmの厚さを有する、各トレンチ底部の電荷トラップ層240および保護ポリシリコン層250のみが、除去される。このエッチングに続いて、露出したトレンチ235の残部を充填するために、P+半導体層250(例えば、シリコンまたはポリシリコン)を堆積する。図3は、本発明の一実施形態による、電荷トラップ層240およびP+半導体層250を堆積および加工した後の、図2のメモリ構造体50を示している。P+半導体層250は、金属導体(例えば、窒化チタン、チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、またはSiOに対して適切な仕事関数を有するその他の屈折性金属(refractive metal))で置き換えてもよい。
【0016】
ONO三重層(例えば、図4にトンネル酸化物242、ストレージ窒化物244、ブロッキング酸化物246で示されている)を備える電荷トラップ層240は、(第3の軸方向に)約15nmの厚さを有してもよい。その後、3次元NOR型メモリアレイ50の第1のメモリセル群を形成するために、電荷トラップ層240およびP+半導体層250をパターニングおよびエッチング(ローカルワード線275によって保護されていない空間内における、ONO三重層の残留物の除去を含む)し、図4に示されているように、エッチング後のP+半導体層275は、垂直ローカルワード線275の第1のセットを提供する。第1の隣接ローカルワード線275群間に生じる分離(図4に、シャフト295として示されている)により、第2の垂直ローカルワード線280群が、それらに対応する電荷トラップ層270(図5参照)と共に、その内部に形成されることが可能となる。本実施形態では、各シャフトの(第2の軸方向への)幅は、約75nm(すなわち、ローカルワード線の45nmの幅に、ローカルワード線280の両側に存在するONO三重層270の15nmずつの厚さを加えたもの)であってよい。75nmの幅を有するトレンチをエッチングするためのアスペクト比は、約1490/75=20:1であり、これは、図4および図5の構造無しで、前述した33:1と比較して大きく緩和されている。しかし、ローカルワード線のピッチ(すなわち、線幅に線間距離を加えたもの)は、標準ピッチである(45+45)=90nmから、1/3減の(45+45+(2*15)/2)=60nmに減少している。図4および図5に示されている、各アクティブスタックの対向面のローカルワード線275は、アクティブスタックの長さ方向を横切る水平方向(すなわち、第3の軸方向)に配列されているが、非仮出願IVで教授されている千鳥状配列も可能である。千鳥状配列では、アクティブストリップの対向面に存在する隣接するメモリセルは、寄生プログラムによる妨害を低減するため、さらに離れて配置される。
【0017】
第1のローカルワード線内の隣接するそれぞれの間に存在するシャフト295をエッチングした後、第2の電荷トラップ材料(例えば、図5の電荷トラップ層270で、これは、272、274、および276の参照符号が付された層を備えるONO三重層であってもよい)を、第1のローカルワード線275群間の各シャフト295の側壁上に、コンフォーマルに堆積する。電荷トラップ層270の形成に続き、P+半導体材料の第2の層を堆積し、第2のローカルワード線群(図5では、ローカルワード線280と参照符号を付されている)が形成される。その後、電荷トラップ層270およびローカルワード線280の一部が、メモリ構造体の頂部から除去され、それにより、第2のメモリセル群が完成する。作製された構造体は図5の拡大領域A1に示されており、拡大領域A1は、ONO電荷トラップ層270の厚みによって互いが分離されている、第1の群(すなわち、ローカルワード線275)および第2の群(すなわち、ローカルワード線280)が互い違いになったワード線を、明瞭に図示している。
【0018】
ローカルワード線280を形成する以前の第2のP+半導体層の堆積前に、トレンチ底部の電荷トラップ層270の一部分を異方性エッチングで除去して、ローカルワード線280をグローバルワード線10(図1のグローバルワード線10を参照)に接続するためのビア20を、メモリ構造体の下部に露出させてもよい。しかし、後に議論されるように、グローバルワード線の第2のセット(例えば、図6のグローバルワード線290)がメモリ構造体の上方に設けられる場合には、トレンチ底部の電荷トラップ層270の一部分を除去する必要はない。メモリ構造体50の頂部および下方の双方にグローバルワード線を設けることで、より高密度なメモリ構造体を実現することが可能である。図6に示すように、頂部からのグローバルワード線290は、ビア300を利用してアクティブストリップの一側面のローカルワード線にコンタクトしても良く、一方、メモリ構造体50の下方のグローバルワード線は、ビア300を利用してアクティブストリップの対向側面のローカルワード線にコンタクトしてもよい。もしくは、第1の群(すなわちローカルワード線275)および第2の群(すなわちローカルワード線280)の両群とも、頂部のグローバルワード線(すなわちコンダクタ290)からコンタクト可能で、あるいは、適切にエッチングされたビアを介して底部(すなわちコンダクタ10)からコンタクト可能である。当然、適切な場合には、グローバルワード線290は、ローカルワード線280への接続を提供することに加え、概してメモリ構造体50のための配線コンダクタとして機能することもできる。
【0019】
電荷トラップ層240および電荷トラップ層270の2つを連続して堆積する行為には、重要かつポジティブな効果があり、第1の群の電荷トラップ層と第2の群の電荷トラップ層を、別個のONO三重層にできる。図5は、第1のローカルワード線群に対応するONO三重層(すなわち、電荷トラップ層242、電荷トラップ層244、および電荷トラップ層246)と、第2のローカルワード線群に対応するONO三重層(すなわち、電荷トラップ層272、電荷トラップ層274、および電荷トラップ層276)との間の不連続性を示している。この不連続性は、(ブロッキング酸化物層272によって提供されるような)強力な誘電体バリア膜を提供し、それにより、隣接メモリセル間(すなわち、第1のローカルワード線群に対応するシリコン窒化物層244と、第2のローカルワード線群に対応するシリコン窒化物層274との間)にトラップされた電荷の横方向への望ましくない伝導を、実質的に排除することができる。
【0020】
通常、電荷トラップ層240および電荷トラップ層270は、その電気的特性を可能な限り厳密に模倣して堆積するが、本発明のいくつかの実施形態では、電荷トラップ層240および電荷トラップ層270は、明確に異なる電気的特性を有して堆積してもよい。例えば、電荷トラップ層240は、長期のデータ保持特性が最高となるように最適化されてもよく、一方で、電荷トラップ層270は、より速いプログラム/消去/読み出し動作を提供するために個別に最適化されてもよい。この配置では、電荷トラップ層270に対応するメモリセルは、(データ保持時間の減少を犠牲にして)より高い書き込み/消去サイクル耐久特性を有するキャッシュメモリとして使用されてもよい。本発明のいくつかの実施形態では、第1のメモリセル群および第2のメモリセル群は、それぞれがメモリ構造体中のメモリセルの総数の半分を占める必要はない。
【0021】
本発明の第2の実施形態を、図7Aおよび図7Bに示す。この第2の実施形態では、ローカルワード線275およびそれに対応する電荷トラップ層240(例えば、図4参照)よりもむしろ、概してローカルワード線280およびそれに対応する電荷トラップ層270が使用されるため、第1のローカルワード線群および第2のローカルワード線群の両群は、上述した第2のローカルワード線群の構造等の、実質的に同じ構造を有する。
【0022】
この第2の実施形態では、図2に示すように、アクティブスタック(例えば、アクティブスタック100)を形成した後、トレンチ235は、犠牲材料(例えば、多孔質SiO等のファストエッチング誘電体材料)を堆積することで充填される。その後、この犠牲材料に、図7Aの挿絵に参照番号400で示されているように、犠牲材料のアイランド400を形成するため、パターニングおよび部分的エッチングを施す。各アイランドは、シャフト(図7Aに示されており、以下に説明するように、電荷トラップ層270およびローカルワード線280で充填されている)によって、周囲から分離されている。各アイランド400は、第2の軸方向に所定の長さを有しており、これは、各トレンチ235内の隣接するアイランド400間の分離と実質的に同じである。この分離は、ローカルワード線(例えば、図5のローカルワード線280のうちの1つ)の幅に、電荷トラップ層(例えば、図5の電荷トラップ層270)の厚さの2倍を加えた長さを収容するのに、また、第2の軸方向のローカルワード線の両側面に存在する電荷トラップ層を収容するのに、十分な距離である。
【0023】
次に、アイランド400の形成で作られたシャフトの側壁上および底部上に、電荷トラップ層をコンフォーマルに堆積し、各シャフト内部に空隙を残す。この空隙は、その後、コンダクタ材料で充填されてもよい。この電荷トラップ層は、図5の電荷トラップ層270と実質的に同じ材料(例えば、電荷トラップ層272、電荷トラップ層274、および電荷トラップ層276にそれぞれ対応する酸化物−窒化物−酸化物の三重層)によって提供されてもよい。参照を簡単にするために、この電荷トラップ層には、図7Aにおいても270の参照符号を付している。同様に、各シャフトの空乏を充填するコンダクタ材料は、図5のローカルワード線280を形成するコンダクタ材料と同じ材料で提供されてもよい。再び、参照を簡単にするために、それぞれが電荷トラップ層270で囲まれている導電性カラムのセットを形成するこの電荷トラップ材料、すなわち導電性カラムにもまた、ローカルワード線280の参照符号を付している。コンダクタ材料は、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、ヘビードープされたP+ポリシリコンまたはN+ポリシリコン、あるいは他の屈折金属を含む群から選択されてもよい。その後、コンダクタ材料は、CMP法または制御型エッチングにより、アクティブスタック頂部から除去される。
【0024】
その後、図7Aの導電性カラム280およびその周囲の電荷トラップ層270は、アイランド400を除去する次のエッチングステップから保護するためにマスキングされ、それにより、第2のシャフトのセットが形成される(以下、導電性カラム280およびその周囲の電荷トラップ層270を、それぞれ「第1のローカルワード線群」および「第1の電荷トラップ層」と呼称する)。次に、第2のシャフトのセットの各側壁上および各底部上に、第2の電荷トラップ層をコンフォーマルに堆積し、中央に残存する空隙をコンダクタ材料のカラムで充填することにより、それぞれ第2のローカルワード線群および第2の電荷トラップ層が形成される(この第2のローカルワード線群およびその周囲の第2の電荷トラップ層は、それぞれ第1のローカルワード線群および第1の電荷トラップ層と同じ材料で提供されてもよい)。図7Bに、第1のローカルワード線群のワード線と、第2のローカルワード線群のワード線とを交互に配置した、実質的に同一なワード線が示されている。第1のローカルワード線群および第2のローカルワード線群を、グローバルワード線10(すなわち、メモリ構造体の下方に位置するグローバルワード線のセット(例えば、図1を参照))およびグローバルワード線290(すなわち、メモリ構造体の上方に位置するグローバルワード線のセット(例えば、図6を参照))に接続するための残りのステップは、第1の実施形態で上述した関連ステップに従う。
【0025】
第1の実施形態(図5)および第2の実施形態(図7B)のいずれも、先行技術と同じか、もしくはより好ましいエッチングアスペクト比を享受する。両実施形態は、隣接するローカルワード線間に、好適な物理的分離を享受する。両実施形態のセル当たりの面積の大きさは、先行技術のそれよりも小さいが、第2の実施形態のセル当たりの面積の大きさは、第1の実施形態のそれよりも大きく、これは、第2の実施形態における隣接するローカルワード線間の分離は、連続(back-to-back)した電荷トラップ層を含む(例えば、一例では15nmの2倍)のに対し、第1の実施形態における同分離は、電荷トラップ層を1つしか含まない(すなわち、同例では15nm)ためである。しかし、第2の実施形態は、第1の実施形態と比較して特定の補償的利点を有している。まず、第2の実施形態の隣接するローカルワード線およびそれに対応する電荷トラップ層は、実質的に同じ構造を有しているため、隣接するローカルワード線の物理的特性を、相互に良好にトラッキングすることができる。次に、第1の実施形態では、コンダクタ材料275のトレンチの深さ全体に渡るエッチングを必要とし、これは、コンダクタ材料275が屈折性金属を含有する場合に挑戦的となり得る。また、第1の実施形態は、コンダクタ材料275が除去された領域のトレンチ側壁に沿った、まっさらな電荷トラップ層242、電荷トラップ層244、および電荷トラップ層246のエッチングを必要とする。第2の実施形態における第1のワード線群および第2のワード線群のカラムの幅は、アイランドの長さおよび電荷トラップ層の厚さによって予め決定されているため、第2の実施形態では、各ワード線群の画定にこれらのエッチングステップを必要としない。
【0026】
本発明におけるローカルワード線の二段階形成は、非仮出願および仮出願で議論されているプロセスと比較して、多くのプロセス・ステップを必要とするが、本発明は、コストの観点から、追加で要するプロセス・ステップの補償以上が達成され得る、シリコン領域縮小型メモリアレイを提供する。
【0027】
本発明は、メモリセルとアクティブスタック頂部にあるグローバルワード線とを、ならびにメモリセルとアクティブスタック下方にある基板内の論理回路システムとを接続するための低抵抗コンダクタを必要とし、数μmの高さを有する多層アクティブスタックの形成を可能とする。本発明における第1のローカルワード線群または第2のローカルワード線群は、基板表面に垂直である垂直方向に走っており、これらのローカルワード線は、アクティブスタック上方を走る1つまたは複数の導電層と、アクティブスタック底部と基板の間を走る1つまたは複数の導電層との間の背高配線として、より概して機能するように調整されてもよい。
【0028】
この背高配線は、メモリアレイ内部に、ダミーアクティブスタック内部に、またはアクティブスタックに隣接して形成され、実質的にアクティブスタックと同じ高さを有する背高絶縁層(例えば、図7Aの犠牲コンダクタ材料400)内部に存在する、アクティブストリップ間のトレンチ内に形成されてもよい。ダミーアクティブスタックは、それ自体が電気的な役割を果たすものでは無く、単に、ビア開口部(すなわち、ダミーアクティブスタック底部までエッチングされた深いホール)中に密に分離されたマトリクスとしてパターニングされる背高配線を支持するための分離媒体として機能する。第2の実施形態では、例えば、第2のトレンチのセットのエッチングと並行してビア開口部をエッチングし、第1の電荷トラップ層(例えば、ONO三重層)を、絶縁壁として、ビア開口部の側壁上にコンフォーマルに堆積してもよい。ビアホール底部に堆積された第1の電荷トラップ層は、その下の絶縁誘電体層と共に、後の電気的接続に必要なコンタクトビアを下に露出するために、マスキングおよび異方性エッチングで除去されてもよい。
【0029】
その後、ビアホールは、コンダクタ材料(例えば、チタン、窒化チタン、窒化タンタル、タンタル、窒化タングステン、タングステン、コバルト、あるいは屈折性金属またはシリサイド等の他の金属導体)で充填されてもよい。アクティブスタック上面の余剰コンダクタ材料は、CMP法や、制御型エッチング(個々のコンダクタを分離するために、ダマシン様プロセスが用いられる場合)を用いて除去されてもよい。その後、分離誘電体層を上面に堆積し、頂部から底部への導体経路を必要とする下方の充填済ビアホール内に存在するコンダクタ材料を露出させるために、この分離誘電体層を通貫するビアをパターニングおよびエッチングしてもよい。
【0030】
さらなる改良として、各背高配線を取り囲む電荷トラップ層は、機械的支持および保護のために背高配線のコンダクタ材料を採用することが可能であり、それにより、配線間の犠牲誘電体材料を除去してエアギャップによる分離を形成し、隣接する背高配線間の寄生容量性カップリングを大幅に低減することができる。電荷トラップ層をエッチングすること無く犠牲誘電体材料を除去するステップは、犠牲誘電体材料と電荷トラップ層との間で異なるエッチング選択性を有するエッチング液が利用可能である場合に達成され得る。例えば、犠牲誘電体材料が多孔質シリコン酸化物であって、電荷トラップ層がシリコン窒化物を含有するとき、犠牲酸化物を除去でき、かつシリコン窒化物に対しては本質的に無影響であるため、HFは適切な化学エッチング液になり得る。このやり方では、ある背高配線が隣接する背高配線に向かって傾いた場合でも、クラッドとして機能するそれぞれの電荷トラップ層によって、これらの背高配線は互いに電気的に絶縁される。
【0031】
並列したローカルワード線の連続群(すなわち、薄膜ストレージトランジスタの連続群)の提供は、関連の非仮出願IIに記載されているような、3次元垂直薄膜トランジスタメモリストリングにも適用可能であり得る。例えば、非仮出願IIの図6aおよび6bは、それぞれ、薄膜ストレージトランジスタの垂直NORストリング(例えば、共有ローカルビット線としてのN+ポリシリコン654と、左右の共有チャネルとしてのP−ポリシリコン層656と、共有ローカルソース線としてのN+ポリシリコン655とを有する垂直NORストリング)を開示している。このような垂直NORストリングは、本発明による連続的な製造作業で作製できる。まず、垂直NORストリングの隔行は、トレンチの第1のセット(例えば、隣接するワード線623p−Rおよび623p−L間のトレンチ)内に形成できる。その後、垂直NORストリングの上述とは異なる隔行が、形成済の垂直NORストリングの隔行間の空間に形成される。第1の垂直NORストリング群および第2の垂直NORストリング群に対応する電荷トラップ層は、同一である必要はない。このやり方では、垂直NORストリングの異なる群同士は、明らかに異質のストレージ特性を有していてもよい。
【0032】
上述の詳細な説明は、本発明の特定の実施形態を例示するために提供されるものであり、本発明を限定することを意図したものではなく、複数の変形および修正が、本発明の範囲内で可能である。本発明は、以下の特許請求の範囲に記載されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【国際調査報告】