(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】2021509566
(43)【公表日】20210325
(54)【発明の名称】感知電流を処理するための装置及び方法
(51)【国際特許分類】
   H02M 3/155 20060101AFI20210226BHJP
   G01R 19/00 20060101ALI20210226BHJP
【FI】
   !H02M3/155 H
   !G01R19/00 A
【審査請求】未請求
【予備審査請求】未請求
【全頁数】14
(21)【出願番号】2020536556
(86)(22)【出願日】20181231
(85)【翻訳文提出日】20200827
(86)【国際出願番号】US2018068128
(87)【国際公開番号】WO2019133967
(87)【国際公開日】20190704
(31)【優先権主張番号】15/858,564
(32)【優先日】20171229
(33)【優先権主張国】US
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT
(71)【出願人】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
【住所又は居所】東京都新宿区西新宿六丁目24番1号
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
【住所又は居所】アメリカ合衆国 テキサス州 75265−5474 ダラス メイル ステイション 3999 ピーオーボックス 655474
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】シユアン ゾウ
【住所又は居所】アメリカ合衆国 03110 ニューハンプシャー州 ベッドフォード, グレープバイン ロード 71
(72)【発明者】
【氏名】マイケル ジェームズ ムンロー
【住所又は居所】アメリカ合衆国 03032 ニューハンプシャー州 オーバーン, ホーソーム ドライブ 62
(72)【発明者】
【氏名】ステファン イサック ブリンク
【住所又は居所】アメリカ合衆国 03104 ニューハンプシャー州 マンチェスター, ウィットフォード ストリート 225
【テーマコード(参考)】
2G035
5H730
【Fターム(参考)】
2G035AB04
2G035AC04
2G035AD03
2G035AD10
2G035AD17
2G035AD20
2G035AD27
2G035AD47
2G035AD48
5H730AS01
5H730AS05
5H730BB13
5H730FD33
5H730FG05
(57)【要約】
感知された電流を平均するためのデバイス(100)が、フロントエンド交流(AC)感知信号の各サイクルの少なくとも2つのサンプリングポイントをサンプルするサンプリング回路(130)を含む。2つのサンプリングポイントは、フロントエンドAC感知信号の各それぞれのサイクルの中間点に関して実質的に対称である。また、デバイス(100)は、タイミング回路(120)によって生成されるタイミング信号に基づいて、少なくとも2つのサンプリングポイント上でフロントエンドAC感知信号をサンプルするように、サンプリング回路(130)のタイミングを制御するタイミング回路(120)を含む。デバイス(100)は更に、フロントエンドAC感知信号の所与のサイクルについて2つのサンプリングポイントを平均して平均感知電流を生成する、平均回路(140)を含む。
【特許請求の範囲】
【請求項1】
デバイスであって、
フロントエンド交流(AC)感知信号の各サイクルの少なくとも2つのサンプリングポイントをサンプルするように構成されるサンプリング回路であって、前記少なくとも2つのサンプリングポイントが、前記フロントエンドAC感知信号の各サイクルの中間点に対して実質的に対称である、前記サンプリング回路、
前記タイミング回路によって生成されるタイミング信号に基づいて、前記少なくとも2つのサンプリングポイント上で前記フロントエンドAC感知信号をサンプルするように前記サンプリング回路のタイミングを制御するように構成されるタイミング回路、及び
平均感知電流を生成するために、前記フロントエンドAC感知信号の所与のサイクルについて前記少なくとも2つのサンプリングポイントを平均する平均回路、
を含む、デバイス。
【請求項2】
請求項1に記載のデバイスであって、前記タイミング回路が、前記フロントエンドAC感知信号の各サイクルの隣り合う連続するピークに対して所定の時間に生じるように、前記サンプリング回路のタイミングを制御する、デバイス。
【請求項3】
請求項1に記載のデバイスであって、電力コンバータによって生成されている電流の量を感知し、前記電力コンバータによって生成されている電流の前記感知量に基づいて前記フロントエンドAC感知信号を生成するための電流感知回路を更に含む、デバイス。
【請求項4】
請求項1に記載のデバイスであって、前記サンプリング回路が、前記フロントエンドAC感知信号の立ち上がりエッジ上の第1のサンプリングポイント及び第2のサンプリングポイントをサンプルする、デバイス。
【請求項5】
請求項1に記載のデバイスであって、前記サンプリング回路が、ある感知期間の間の前記フロントエンドAC感知信号を表すインダクタ電流をサンプルする、デバイス。
【請求項6】
請求項1に記載のデバイスであって、電力コンバータを更に含み、前記平均回路が、前記電力コンバータのスイッチングサイクル毎に前記少なくとも2つのサンプリングポイントを2回平均する、デバイス。
【請求項7】
請求項1に記載のデバイスであって、前記デバイスが、電力コンバータ内で統合されている、デバイス。
【請求項8】
方法であって、
フロントエンド交流(AC)感知信号の各サイクルの少なくとも2つのサンプリングポイントをサンプルすること、
前記フロントエンドAC感知信号の各それぞれのサイクルの中間点に関して実質的に対称であるように、前記フロントエンドAC感知信号の前記サンプリングのタイミングを制御すること、及び
前記少なくとも2つのサンプリングポイントをサイクル毎に平均して、平均感知電流を生成すること、
を含む、方法。
【請求項9】
請求項8に記載の方法であって、前記サンプリングを制御することが、前記フロントエンドACサンプリング信号の各サイクルの隣り合う連続するピークに対して所定の時間に行われる、方法。
【請求項10】
請求項8に記載の方法であって、前記タイミングを制御することが、
ローサイドゲート駆動信号のエッジに関する第1の遅延量に基づいて第1及び第2のスイッチの切り替えを制御すること、
パルス幅変調クロック信号のエッジに対する第2の遅延量に基づいて第3及び第4のスイッチの切り替えを制御することと、
を含む、方法。
【請求項11】
請求項8に記載の方法であって、前記サンプリングの後に前記フロントエンド交流(AC)感知信号をホールドすることを更に含む、方法。
【請求項12】
デバイスであって、
互いに反対に切り替わる第1及び第2のスイッチであって、前記第1のスイッチが、第1のコンデンサにフロントエンド交流(AC)感知信号を印加するように構成され、前記第2のスイッチが、前記第1のスイッチとは反対に活性化されて、前記第1のコンデンサを第2のコンデンサに結合して、前記第1のコンデンサから前記第2のコンデンサに電荷を移動させる、前記第1及び前記第2のスイッチ、
互いに反対に切り替わる第3及び第4のスイッチであって、前記第3のスイッチが、前記フロントエンドAC感知信号を第3のコンデンサに印加するように構成され、不活性化されて前記フロントエンドAC感知信号の前記第3のコンデンサへの印加を除去し、前記第4のスイッチが、前記第3のコンデンサを第4のコンデンサに結合して前記第3のコンデンサから前記第4のコンデンサに電荷を移動させるように活性化される、前記第3及び第4のスイッチ、
前記第2及び前記第4のコンデンサからの信号を増幅し、それぞれの第1及び第2の増幅出力信号を供給するために、それぞれ、前記第2及び前記第4のコンデンサに結合される第1及び第2の増幅器、及び
前記第1及び前記第2の増幅された出力信号に基づいて平均電流に対応する出力信号を提供するように構成される、前記第1及び前記第2の増幅器の出力間に結合される分圧器回路、
を含む、デバイス。
【請求項13】
請求項12に記載のデバイスであって、前記分圧器回路が、第1及び第2の抵抗器を含み、前記第1の抵抗器が、前記第1の増幅器の前記出力と前記デバイスの前記出力との間に結合され、前記第2の増幅器の前記出力と前記デバイスの前記出力との間に結合され、前記第1及び第2の抵抗器の抵抗がほぼ等しい、デバイス。
【請求項14】
請求項12に記載のデバイスであって、前記第1及び第2の増幅器が演算増幅器である、デバイス。
【請求項15】
請求項12に記載のデバイスであって、前記第1のスイッチと前記第2のスイッチとの間に結合されるインバータを更に含む、デバイス。
【請求項16】
請求項12に記載のデバイスであって、前記第3のスイッチと前記第4のスイッチとの間に結合されるインバータを更に含む、デバイス。
【請求項17】
請求項12に記載のデバイスであって、前記デバイスが電力コンバータと統合されている、デバイス。
【請求項18】
請求項12に記載のデバイスであって、タイミング回路を更に含み、前記タイミング回路が、前記タイミング回路によって生成されるタイミング信号に基づいて、前記第1、第2、第3、及び第4のスイッチのタイミングを制御するように構成される、デバイス。
【請求項19】
請求項12に記載のデバイスであって、前記タイミング回路が第1及び第2のタイミング回路を含み、前記第1のタイミング回路が、ローサイドゲート駆動信号のエッジに対する第1の遅延量に基づいて前記第1及び前記第2のスイッチのスイッチングを制御するように構成され、前記第2のタイミング回路が、パルス幅変調クロック信号のエッジに対する第2の遅延量に基づいて前記第3及び前記第4のスイッチのスイッチングを制御するように構成される、デバイス。
【請求項20】
請求項12に記載のデバイスであって、前記第1及び前記第2の増幅器の各々の出力が、それぞれ、前記第1の増幅器及び前記第2の増幅器の各々の負の入力に結合される、デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本願は概して感知電流を処理することに関する。
【発明の概要】
【0002】
一例が、フロントエンド交流(AC)感知信号の各サイクルの少なくとも2つのサンプリングポイントをサンプルするように構成されるサンプリング回路を含み、これら少なくとも2つのサンプリングポイントは、フロントエンドAC感知信号の各それぞれのサイクルの中間点に対して実質的に対称である。このデバイスは、タイミング回路によって生成されるタイミング信号に基づいて、少なくとも2つのサンプリングポイント上でフロントエンドAC感知信号をサンプルするために、サンプリング回路のタイミングを制御するように構成されるタイミング回路を更に含む。このデバイスは更に、平均感知電流を生成するために、フロントエンドAC感知信号の所与のサイクルについて少なくとも2つのサンプリングポイントを平均する平均回路を含む。
【0003】
或る例が、フロントエンド交流(AC)感知信号の各サイクルの少なくとも2つのサンプリングポイントをサンプリングすることを含む方法を含む。この方法は更に、少なくとも2つのサンプリングポイントがフロントエンドAC感知信号の各それぞれのサイクルの中間点に関して実質的に対称であるように、フロントエンドAC感知信号のサンプリングのタイミングを制御することを含む。この方法は更に、平均感知電流を生成するために、少なくとも2つのサンプリングポイントをサイクル毎に平均することを含む。
【0004】
或る例が、互いに反対に切り替わる第1及び第2のスイッチを含むデバイスを含む。第1のスイッチは、第1のコンデンサにフロントエンド交流(AC)感知信号を印加するように構成され、第2のスイッチは、第1のスイッチとは反対に活性化されて、第1のコンデンサを第2のコンデンサに結合して、第1のコンデンサから第2のコンデンサに電荷を移動させる。このデバイスは更に、互いに反対に切り替わる第3及び第4のスイッチを含み、第3のスイッチはフロントエンドAC感知信号を第3のコンデンサに印加するように構成され、不活性化されてフロントエンドAC感知信号の第3のコンデンサへ印加を除去し、第4のスイッチは、第3のコンデンサを第4のコンデンサに結合して、第3のコンデンサから第4のコンデンサに電荷を移動させるように活性化される。このデバイスは更に、第2及び第4のコンデンサにそれぞれ結合される第1及び第2の増幅器を含み、第2及び第4のコンデンサからの信号を増幅し、それぞれの第1及び第2の増幅出力信号を提供する。このデバイスは更に、第1及び第2の増幅出力信号に基づいて平均電流に対応する出力信号を提供するように構成される、第1及び第2の増幅器の出力間に結合される分圧器回路を含む。
【図面の簡単な説明】
【0005】
【図1】平均電流を感知するための例示のデバイスを図示する。
【0006】
【図2】平均電流を感知するための例示のデバイスを図示する。
【0007】
【図3】平均電流を感知するための図1又は2に図示されたデバイスに結合される電力コンバータを含む例示のシステムを図示する。
【0008】
【図4】例示のタイミング回路を図示する。
【0009】
【図5】図4に図示されたタイミング回路の種々の信号の例を図示する。
【0010】
【図6】図2のデバイスからの種々の信号の例を図示する。
【0011】
【図7】感知電流を処理する例示の方法を図示する。
【発明を実施するための形態】
【0012】
本記載は電流感知に関し、より詳細には、フロントエンド交流(AC)感知信号(例えば、インダクタ電流)を複数のサイクルにわたって平均して平均感知電流を生成することによる電流感知に関する。例えば、サンプリング回路が、フロントエンドAC感知信号の各サイクルの少なくとも2つのサンプリングポイントをサンプルし、この少なくとも2つのサンプリングポイントは、フロントエンドAC感知信号の各それぞれのサイクルの中間点に対して実質的に対称である。タイミング回路が、サンプリング回路のタイミングを制御して、少なくとも2つのサンプリングポイント上でフロントエンドAC感知信号をサンプルする。サンプリングポイントの文脈において本明細書で用いられるように、「実質的に対称」という用語は、そのような点が中間点から(時間的に)等距離にあることが意図されている中間点に対するサンプリングポイントの相対位置を指すが、回路構成要素及び/又は動作特性のある程度の変動が、サイクル毎で実際のサンプリング位置にある程度のずれ(例えば、+/5%)を生じさせ得る。平均回路が、平均感知電流を生成するために、フロントエンドAC感知信号の所与のサイクルについての少なくとも2つのサンプリングポイントを平均する。このように、このデバイスは、単一点での電流の感知を回避する。そうではなく、このデバイスは、特定のサイクルの中間点を中心に対称である、複数の別個であるが合致したタイミングインスタンスで電流を感知する。従って、このデバイスは、既存の電流検出デバイスの位相ロックループ(PLL)などの閉ループ制御回路からのスピード制約も受けない。
【0013】
そのようなデバイスはサイクル毎の及び正確な平均電流感知を提供し、これにより、電力コンバータに対し、負荷過渡のための高速応答時間及び過電流保護並びに高精度遠隔計測報告を達成するための平均電流モード制御の達成を容易にすることができる。既存の解決策には、フロントエンドAC感知信号のシンプルなローパスフィルタリング、又は、電流がその平均値すなわち「中間点」に達したときに単一のタイミング点でそれをサンプリングすることが含まれる。このように、多重サンプリング、すなわち、本明細書で説明する例の少なくとも2つのサンプリングポイントは、既存の解決策では成されていない。平均又は中間点値を得るために、既存の解決策は、平均値に達する中間点において一度サンプリングする。中間点から離れた多数の点をサンプリングすることによって平均値を得ることは、結合インダクタのインスタンスにおいて、少なくとも2つのタイミング点が同様に変化し、従って単一タイミング点内の誤差を相殺し、中間点辺りの傾斜変化を相殺するので、既存の解決策の単一中間点タイミング誤差に公差の利点を提供する。
【0014】
これらの解決策は、本明細書において記載されるシステム、デバイス、及び方法と比較して、限られた速度及び/又は精度を被る傾向がある。加えて、結合インダクタによる多相電力コンバータに対して、カップリング係数に依存する中間点周辺の電流波形変化形状は、既存の平均電流感知アプローチに対する感知平均電流の精度を更に劣化させる可能性がある。
【0015】
本明細書で用いられるように、「回路」という用語は、アナログ回路又はデジタル回路などの回路機能を行う能動及び/又は受動要素の集合を含み得、付加的に又は代替として、例えば、「回路」という用語は、回路要素のすべて及び/又は一部が共通基板(例えば、ダイ又はチップなどの半導体基板)上に製造される集積回路(IC)を指し得る。
【0016】
図1は、平均電流を感知するための例示のデバイス100を図示する。デバイス100は、電力コンバータ105の出力インダクタを通るフロントエンド交流(AC)などの、電力コンバータ105のフロントエンドによって生成されている電流の量を感知する電流感知回路110を含む。一例において、電流感知回路110は、電力コンバータ105の一部である(例えば、集積回路(IC)チップにおいて共に実装される)。この例において、電流感知回路110は、電力コンバータ105とは別個の部分である。例えば、電流感知回路110は、感知期間(例えば、所与の交流サイクル)の間、フロントエンドのインダクタ電流を感知する。一例において、電流感知回路110は、感知期間の間のフロントエンドAC感知信号を表すCS_FE信号を出力する。例えば、CS_FE信号はローサイドドレイン・ソースオン抵抗(Rds(on))電流感知の出力であり、これは、電力コンバータ105のローサイドFET(図示せず)が電力コンバータ105の出力インダクタを介して電流を導通させるためにオンにされるときのインダクタ電流を表す。
【0017】
図1の例では、デバイス100はサンプリング回路130を更に含む。サンプリング回路130の入力が、電流感知回路110の出力に結合される。サンプリング回路130は、フロントエンドAC感知信号を受信する。サンプリング回路130は、電力コンバータ105に関連するフロントエンドAC感知信号の各サイクルの少なくとも2つのサンプリングポイントをサンプルする。これらのサンプリングポイントは、フロントエンドAC感知信号の各それぞれのサイクルの中間点に関して実質的に対称である。
【0018】
デバイス100は、タイミング回路120を更に含む。タイミング回路120の出力が、サンプリング回路130の入力に結合される。タイミング回路120は、サンプリング回路130のタイミングを制御する。特に、タイミング回路120は、フロントエンドAC感知信号の各サイクルに対し少なくとも2つのサンプリングポイント上でフロントエンドAC感知信号をサンプルするために、サンプリング回路130のタイミングを制御する。一例において、タイミング回路120は、フロントエンドAC感知信号の各サイクルの隣接する連続するピークに関して所定の時間にサンプリングが成されるように、サンプリング回路のタイミングを制御する。
【0019】
デバイス100は更に、平均回路140を含む。平均回路140の入力が、サンプリング回路130の出力に結合される。平均回路140は、フロントエンドAC感知信号の所与のサイクルについての少なくとも2つのサンプリングポイントに対してフロントエンドAC感知信号をサイクル毎に平均して、電流CS_AVGの平均インジケーションを提供する。本明細書に記載される方式で(例えば、その中間点辺りで)フロントエンドAC感知信号を感知した結果、フロントエンドAC感知信号の形状によって平均電流CS_AVGにほとんど(ある場合でも)影響を及ぼさない。一例において、平均回路140は、フロントエンドAC感知信号の所与のサイクルについて少なくとも2つのサンプリングポイントを平均して、平均感知電流を生成する。
【0020】
図2は、AC電流波形の平均電流を(例えば、電力コンバータのインダクタを介して)感知するための例示のデバイス200を図示する。デバイス200は、デバイス100の1つ又は複数の機能的態様の特定の実装を提供するが、そのような実装はデバイス100の範囲を限定しない。この例では、デバイス200はタイミング回路220を含む。タイミング回路220は、それぞれ、第1及び第2のタイミング回路222及び224を含む。第1のタイミング回路222は、電力コンバータ205からローサイドゲート駆動(DRVL)を受信するための入力を含む。例えば、DRVL信号は、電力コンバータ205内のパワーFET(図示せず)のための駆動信号である。第2のタイミング回路224は、電力コンバータ205の駆動回路要素からパルス幅変調クロック(PWM_CLK)信号を受信するための入力を含む。
【0021】
第1及び第2のタイミング回路222、224は、それぞれ、第1及び第2のタイミング信号を生成する。第1及び第2のタイミング回路222及び224は、DRVL及びPWM_CLKの信号の立ち上がりエッジからの遅延に基づいて、CS_FE信号のサンプリングがCS_FE信号のそれぞれの正及び負のピークからオフセット時間に成されるように、それぞれ、遅延Td1及びTd2をDRVL及びPWM_CLKの信号に付加する。この例では、デバイス200は、電力コンバータ205内に統合される。一実施例において、デバイス200は電力コンバータ205に結合される。
【0022】
デバイス200は更に、サンプリング回路230を含む。サンプリング回路230は、第1及び第2のタイミング回路222及び224から、それぞれ、第1及び第2のタイミング信号を受信する第1及び第2の入力を含む。サンプリング回路230はスイッチングデバイスS1及びS2を含み、その制御の間にインバータ232が配置される。スイッチS1が第1のタイミング信号を受信すると、スイッチS2はタイミング信号の反転バージョンを受信し、スイッチS1とS2は互いに反対(相互に排他的に)に切り替わる。サンプリング回路230は、第1のタイミング信号に基づいてCS_FE信号を受信するように選択的に結合される第1のコンデンサCS1を更に含み、第1のコンデンサCS1の反対側は接地端子に結合される。また、サンプリング回路230は、第1のコンデンサCS1に選択的に結合される第2のコンデンサCH2を含み、第2のコンデンサCH2の反対側は、接地端子に結合される。
【0023】
例えば、デバイス200のサンプリング位相の間、第1のスイッチS1は、CS_FE信号をサンプルするために第1のコンデンサCS1にCS_FE信号を印加するために第1のタイミング回路222によって活性化され、第1のコンデンサCS1へのCS_FE信号の印加を除去するために非活性化される。遅延Td1の終わりにおいて、第1のタイミング回路222は、第1のタイミング信号の立ち上がりエッジを生成して、サンプリングされた信号を第1のコンデンサCS1から第2のコンデンサCH1に転送する(例えば、ホールド動作)。第2のスイッチS2は、第1のコンデンサCS1を第2のコンデンサCH1に結合して、CS_FE信号に対応する電荷を第1のコンデンサCS1から第2のコンデンサCH1に転送するために活性化される。CS_FE信号に対応する電流は、デバイス200のホールド位相の間、第1のコンデンサCS1から第2のコンデンサCH1に転送される。第1のコンデンサCS1がCS_FE信号をサンプルしている間、第2のコンデンサCH1は、関連する平均回路要素240の入力において、以前にサンプリングされた値を維持する。CS_FE信号のためにサイクル毎ベースで行われるこのようなサンプルアンドホールドの間、第1のタイミング回路222は、スイッチS1及びS2のオペレーションを制御するためにDRVL信号に付加される、トリミングされた立ち上がりエッジ遅延、遅延Td1をトリガする。
【0024】
サンプリング回路230はスイッチングデバイスS3及びS4を更に含み、それらの間にインバータ234がある。スイッチS3が第2のタイミング信号を受信すると、スイッチS4はタイミング信号の反転バージョンを受信し、従ってスイッチS3及びS4は互いに逆に切り替わる。サンプリング回路230は、第2のタイミング信号に基づいてCS_FE信号に選択的に結合される第3のコンデンサCS2を更に含み、第3のコンデンサCS2の反対側は接地端子に結合される。また、サンプリング回路230は、第3のコンデンサCS2に選択的に結合される第4のコンデンサCH2を含み、第4のコンデンサCH2の反対側は、接地端子に結合される。
【0025】
更なる例として、デバイス200のサンプリング位相の間、第3のスイッチS3は、CS_FE信号をサンプルするためにCS_FE信号を第3のコンデンサCS2に印加するために第2のタイミング回路224によって活性化され、第3のコンデンサCS2へのCS_FE信号の印加を除去するために非活性化される。遅延Td2の終わりにおいて、第2のタイミング回路224は、サンプリングされた信号を第3のコンデンサCS1から第4のコンデンサCH1に転送するために、第2のタイミング信号の立ち上がりエッジを生成する。遅延Td2の終わりにおいて、PWM_CLK信号は高になり、DRVL信号は低になる。第4のスイッチS4は、第3のコンデンサCS2を第4のコンデンサCH2に結合して、CS_FE信号に対応する電荷を第3のコンデンサCS2から第4のコンデンサCH2に転送するように活性化される。CS_FE信号に対応する電流は、デバイス200のホールド位相の間、第3のコンデンサCS2から第4のコンデンサCH2に転送される。第3のコンデンサCS2がCS_FE信号をサンプルしている間、第4のコンデンサCH2は以前にサンプリングされた値を維持する。CS_FE信号のためにサイクル毎ベースで行われるそのようなサンプルアンドホールドの間、第2のタイミング回路224は、スイッチS3及びS4のオペレーションを制御するためにPWM_CLK信号に付加される、トリミングされた立ち上がりエッジ遅延、遅延Td2をトリガする。
【0026】
サンプリング回路230は、それぞれ、第2及び第4のコンデンサCH1及びCH2に結合される第1及び第2の出力を含む。コンデンサCH1とCH2の間の相互接続ノードが、接地端子に結合される。そのため、サンプリング回路230は、スイッチS1〜S4の制御されたタイミングに従って、フロントエンドAC感知信号の各サイクルの少なくとも2つのサンプリングポイントをサンプルする。サンプリングした電圧は、平均回路要素240で平均するため、コンデンサCH1、CH2にホールドされる。
【0027】
平均回路240は、それぞれ、第1及び第2の増幅器242及び244(例えば、演算増幅器)を含む。例えば、第1及び第2の増幅器242及び244の非反転入力が、それぞれ、第2及び第4のコンデンサCH1及びCH2に結合される。増幅器242及び244の反転入力が、それぞれの出力に結合される。そのため、増幅器242及び244は、第2及び第4のコンデンサCH1及びCH2からの転送された電荷を増幅し、それぞれの第1及び第2の増幅された出力信号を提供するように構成される。第1及び第2の増幅器242及び244の正の入力は、それぞれ、サンプリング回路230の第1及び第2の出力に結合される。第1及び第2の増幅器242及び244の負の入力は、それぞれ、第1及び第2の増幅器242及び244の出力に結合される。サンプリングコンデンサCS1上のCS_FE信号のサンプリングされた値がホールドコンデンサCH2に転送されると、第1の増幅器242は、この値をCS_HI信号としてバッファする。同様に、サンプリングコンデンサCS2上のCS_FE信号のサンプリングされた値がホールドコンデンサCH2に転送されると、第2の増幅器244は、この値を出力CS_LO信号としてバッファする。また、第1及び第2の増幅器242及び244の出力は、第1及び第2の抵抗器R1及びR2の一方の側に結合され、抵抗器R1及びR2の反対側は互いに結合され、それによって分圧器回路を形成する。この分圧器は、電力コンバータ205によって生成されたサイクル毎の平均電流を表すCS_AVG信号を出力する。一例として、第1及び第2の抵抗器R1及びR2の抵抗が、入力電流信号CS_FEの対称的にサンプリングされた点のサイクル毎の平均を表すCS_AVGとなる電圧分圧を提供するためにほぼ等しい。
【0028】
デバイス200は、サイクル毎に感知された電流の平均値を抽出し、高感知帯域幅を達成し、これは、電流モード制御及び過電流保護のため用いることができる。一例として、抽出された平均電流値は、スイッチングサイクル毎に2回更新される。加えて、デバイス200は、少なくとも感知タイミングが形状変化領域の外にあり、かつ中間点に関して対称であるので、その中間点辺りの感知電流信号の波形形状にかかわらず、平均電流の真の正確な値を要する。従って、デバイス200は、印刷回路基板(PCB)ボードサイズを低減するための結合インダクタを備える多位相コンバータの場合のように、電流遠隔計測のための、信頼性が高く正確な電流感知解決策を提供する。また、デバイス200は、プロセス及び温度変動に耐性のある感知精度を提供する。例えば、2つのタイミング遅延Td1及びTd2は、同じターゲットにトリミングされることによって、またデバイス内で同じタイプの半導体構成要素を用いることによって、プロセス及び温度の両方にわたって整合される。
【0029】
図3は、平均電流を感知するために、図1又は図2に示したデバイス100/200に結合される電力コンバータ305を含む、例示のシステム300を図示する。システム300は、3つのサブシステム、電力コンバータ(例えば、DC‐DCコンバータ)、コントローラ360、及びデバイス100/200を含む。この例において、電力コンバータ305はバックコンバータである。
【0030】
電力コンバータ305は、2つのスイッチS5及びS6、インダクタL、及びコンデンサC1で構成される。スイッチS5の一方の側は入力電圧VINに選択的に結合され、スイッチS5の他方の側はインダクタL及びスイッチS6に結合される。スイッチS6の他方の側は、接地端子に結合される。コンデンサC1の一方の側はインダクタLに結合され、コンデンサC1の他方の側は接地端子に結合される。電力コンバータ305は、スイッチS5及びS6のデューティサイクルをコントローラ360で制御することによって負荷電流ILOADを供給するために、入力電圧VINを出力電圧VOUTに変換する。デバイス100/200は、インダクタLのサイクル毎の平均電流を感知する。
【0031】
デバイス100/200の出力は、コントローラ360の図示された構成要素の各々によって受信される。コントローラ360は、スイッチS5及びS6のデューティサイクルを決定する平均電流モードコントローラを含む。コントローラ360は更に、スイッチS5及びS6を予め設定されたサージ閾値電流よりも高い電流から損傷されることから防ぐため、感知された平均電流が予め設定された安全閾値より高い場合にスイッチS5及びS6をオフにする過電流保護器364を含む。コントローラ360は、デジタルインタフェースを介して(例えば、リアルタイムで)感知された平均電流を報告する電流遠隔計測インタフェース366を更に含む。
【0032】
図4は、例示のタイミング回路422を図示する。タイミング回路422は、図1及び図2に図示するタイミング回路120/222/224として用いることができる。図5は、図4に図示されるタイミング回路422の種々の信号の例を図示する。タイミング回路422及びタイミング回路422の種々の信号を共に議論する。タイミング回路は、スイッチS7に結合されるインバータ472を含む。スイッチS7と並行しているのはコンデンサC2であり、コンデンサC2の一方の側は接地端子に結合され、コンデンサC2の他方の側は、コンパレータ474の正の端子に結合される。コンパレータの負の側は、基準電圧VREFに結合される。
【0033】
遅延時間Td(例えば、Td1及びTd2)は、充電電流ICHG、コンデンサC2、及び基準電圧VREFによって決まる。入力信号Inが低であるとき、スイッチSはオンであり、コンデンサ電圧VCを接地に短絡させ、従って、コンパレータ472の出力Outは低である。入力信号Inが高になると、スイッチS7が解除されて、ICHGがVCを充電することが可能となる。VCが、あらかじめ設定された基準電圧VREFを超えて上昇すると、コンパレータ472の出力Outは高になる。高に向かう入力信号Inと、高に向かうコンパレータ472の出力Outとの間の遅延は、遅延時間Tdを設定する。一例において、製造の間コンデンサC2はトリミングされるため、Tdのプロセス変動は減少する。
【0034】
図6は、図2のデバイス200からの種々の信号の例を図示する。特に、PWM_CLK信号、PWM信号、DRVL信号、スイッチS1〜S4のための第1及び第2のタイミング信号、CS_HI信号、CS_AVG信号、CS_LO信号、電力コンバータ205によって生成されるインダクタ電流、及びCS_FE信号が、図6の上から下に向かって順に図示されている。CS_FE信号は、サイクル1、2、及び7の間は定常状態として、サイクル3、4、5、及び6の間は過渡状態として示されている。
【0035】
遅延Td1は、所与のサイクルの間の所与の時点でCS_FEをサンプリングするために第1のスイッチS1を活性化するための第1のタイミング信号を提供するために、DRVL信号の立ち上がりエッジに付加される所定量の遅延に対応する。同様に、遅延Td2は、所与のサイクルの間の別の時点でCS_FEをサンプリングするためにスイッチS3を活性化するためにPWM_CLK信号の立ち上がりエッジに付加される所定の遅延に対応する。サンプリングは、第1及び第2のタイミング信号の立ち上がりエッジの間に生じるものとして、それぞれ、第1及び第2のスイッチS1及びS2、並びに第3及び第4のスイッチS3及びS4について図示されている。図3の例では、CS_FE信号は鋸波パターンを有するものとして示されている。他のAC波形を他の例において用いてもよい。CS_FE信号の立ち下がりエッジ上のサンプリングは680で行われ、これはS1に対する第1のタイミング信号の立ち上がりエッジと一致する。CS_FE信号の立ち下がりエッジ上のサンプリングは、S3に対する第2のタイミング信号の立ち上がりエッジと一致する690で行われる。CS_AVG信号は、CS_HI信号及びCS_LO信号の平均である。図示されているように、CS_AVG信号は、そのようなピークからの遅延でサンプリングが行われるので、CS_FE信号のピークの変動に影響されない。
【0036】
上記の構造的及び機能的特徴を考慮すると、或る方法が、図7に関連してより良く理解され得る。説明を簡潔にするため、図7の方法は順次行われるものとして示され、説明されるが、この方法は、他の例において、いくつかの態様が本明細書で示され説明されるものとは異なった順序で及び/又は同時に起こり得るので、示される順序によって限定されない。また、図7の方法を実施するために、図示された特徴のすべてが必要とされるわけではない。また、図7の方法は、図1〜4に従って上述したような追加の特徴を含み得る。方法700は、例えば、1つ又は複数の集積回路、コントローラ、又はプロセッサを含む、種々のハードウェア回路要素及び構成要素によって実装され得る。
【0037】
図7は、例えば電力コンバータ105/205に対する、平均電流を感知する例示の方法700を図示する。710において、方法700は、フロントエンドAC感知信号の各サイクルの少なくとも2つのサンプリングポイントをサンプリングすることを含み、少なくとも2つのサンプリングポイントは、フロントエンドAC感知信号の各それぞれのサイクルの中間点に対して実質的に対称である。一例において、サンプリング回路130/230は、フロントエンドAC感知信号を受信し、フロントエンドAC感知信号の各サイクルの少なくとも2つのサンプリングポイントをサンプルする。一例において、サンプリング回路230は、4つのスイッチS1〜S4及び4つのコンデンサC1〜C4を含み、4つのスイッチS1〜S4のタイミングは、フロントエンドAC感知信号の各サイクルの少なくとも2つのサンプリングポイントをサンプルアンドホールドするように制御される。
【0038】
720において、方法700は、少なくとも2つのサンプリングポイントがフロントエンドAC感知信号の各それぞれのサイクルの中間点に対して実質的に対称であるように、フロントエンドAC感知信号のサンプリングのタイミングを制御することを更に含む。一例において、タイミング回路120が、フロントエンドAC感知信号の各サイクルについて少なくとも2つのサンプリングポイント上でフロントエンドAC感知信号をサンプルするために、サンプリング回路130のタイミングを制御する。一例において、第1及び第2のタイミング回路222及び224はそれぞれ、フロントエンドAC感知信号の各サイクルの隣接する連続したピークに関して所定の時間にCS_FE信号のサンプリングが成されるように、DRVL及びPWM_CLK信号に、それぞれ、遅延Td1及びTd2を加算する、第1及び第2のタイミング信号を生成する。第1のタイミング回路222は、第1のタイミング信号を生成するためのベースとして、第2のタイミング回路224によって生成された第2のタイミング信号を受け取る。
【0039】
730において、方法700は更に、平均感知電流を生成するために、少なくとも2つのサンプリングポイントをサイクル毎に平均することを含む。一例において、平均回路140は、少なくとも2つのサンプリングポイントについてフロントエンドAC感知信号を平均し、平均回路140は、複数のサイクルにわたってフロントエンドAC感知信号を平均して、CR_AVG信号を生成する。一例において、第1及び第2の増幅器242及び244は、それぞれ、第2及び第4のコンデンサCH1及びCH2に結合されて、第2及び第4のコンデンサCH1及びCH2からの転送された電荷を増幅し、それぞれの第1及び第2の増幅された出力信号を提供する。これらの第1及び第2の出力信号CS_LO及びCS_HIは、CS_AVG信号を生成するために平均される。
【0040】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【国際調査報告】