(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公表特許公報(A)
(11)【公表番号】2021518050
(43)【公表日】20210729
(54)【発明の名称】集積トランジスタデバイスのシリサイド構造、および当該シリサイド構造を提供する方法
(51)【国際特許分類】
   H01L 21/336 20060101AFI20210702BHJP
   H01L 29/78 20060101ALI20210702BHJP
   H01L 21/28 20060101ALI20210702BHJP
   H01L 29/41 20060101ALI20210702BHJP
   H01L 29/423 20060101ALI20210702BHJP
   H01L 29/49 20060101ALI20210702BHJP
【FI】
   !H01L29/78 301G
   !H01L21/28 301S
   !H01L29/44 S
   !H01L21/28 301R
   !H01L29/78 301X
   !H01L29/58 G
【審査請求】有
【予備審査請求】未請求
【全頁数】32
(21)【出願番号】2020532012
(86)(22)【出願日】20180208
(85)【翻訳文提出日】20200626
(86)【国際出願番号】US2018017411
(87)【国際公開番号】WO2019156673
(87)【国際公開日】20190815
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,ST,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DJ,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JO,JP,KE,KG,KH,KN,KP,KR,KW,KZ,LA,LC,LK,LR,LS,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT
(71)【出願人】
【識別番号】591003943
【氏名又は名称】インテル・コーポレーション
【住所又は居所】アメリカ合衆国 95054 カリフォルニア州・サンタクララ・ミッション カレッジ ブーレバード・2200
(74)【代理人】
【識別番号】110000877
【氏名又は名称】龍華国際特許業務法人
(72)【発明者】
【氏名】アクトン、オーブ
【住所又は居所】アメリカ合衆国 95054 カリフォルニア州・サンタクララ・ミッション カレッジ ブーレバード・2200 インテル・コーポレーション内
(72)【発明者】
【氏名】シュタイガーヴァルト、ジョセフ
【住所又は居所】アメリカ合衆国 95054 カリフォルニア州・サンタクララ・ミッション カレッジ ブーレバード・2200 インテル・コーポレーション内
(72)【発明者】
【氏名】マーシー、アナンド
【住所又は居所】アメリカ合衆国 95054 カリフォルニア州・サンタクララ・ミッション カレッジ ブーレバード・2200 インテル・コーポレーション内
(72)【発明者】
【氏名】マドックス、スコット
【住所又は居所】アメリカ合衆国 95054 カリフォルニア州・サンタクララ・ミッション カレッジ ブーレバード・2200 インテル・コーポレーション内
(72)【発明者】
【氏名】フ、ジェニー
【住所又は居所】アメリカ合衆国 95054 カリフォルニア州・サンタクララ・ミッション カレッジ ブーレバード・2200 インテル・コーポレーション内
【テーマコード(参考)】
4M104
5F140
【Fターム(参考)】
4M104AA01
4M104AA02
4M104AA03
4M104AA04
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5F140BG08
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5F140BG14
5F140BG28
5F140BG30
(57)【要約】
ゲート仕事関数シリサイドのコンフォーマル層を備えるトランジスタの機能を提供するための技術およびメカニズム。実施形態において、トランジスタは、チャネル領域と、チャネル領域に沿って延在し、チャネル領域に隣接するゲート誘電体とを備える。ゲート誘電体もトランジスタの層構造に隣接し、層構造はシリサイドを有する。シリサイドは、シリコンおよび成分Dを含む。成分Dは、IIIa族、IVa族またはVa族のうちの1つからのものである非金属元素を含む。別の実施形態において、シリサイドは、成分Mをさらに含む。成分Mは、IVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちの1つからのものである遷移金属元素を含み、および/または、IIIa族、IVa族またはVa族のうちの1つからのものである金属元素を含む。
【特許請求の範囲】
【請求項1】
トランジスタ構造を備え、
前記トランジスタ構造は、
半導体を含むチャネル領域と、
誘電体材料を含む、前記チャネル領域の側面に沿った第1の層と、
シリサイドを含む、前記第1の層の側面に沿った第2の層であって、前記第2の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルであり、前記第2の層の平均最小厚さは、20ナノメートル(nm)と等しいかまたはそれよりも小さく、前記湾曲したまたは傾斜した面の高さに沿った前記第2の層のスパンは、前記第2の層の前記平均最小厚さの3倍と等しい距離よりも大きいかまたはそれと等しい、第2の層と
を有する、
集積回路デバイス(ICデバイス)。
【請求項2】
前記シリサイドは、
シリコンと、
各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素と、
少なくとも2つの金属であって、前記少なくとも2つの金属のうちの1番目は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族からのものである、少なくとも2つの金属と
を含む、
請求項1に記載のICデバイス。
【請求項3】
前記少なくとも2つの金属は、アルミニウム(Al)、ガリウム(Ga)、ハフニウム(Hf)、インジウム(In)、ニオビウム(Nb)、オスミウム(Os)、ルテニウム(Ru)、タンタル(Ta)、チタン(Ti)、タングステン(W)、イットリウム(Y)またはジルコニウム(Zr)を含む、請求項2に記載のICデバイス。
【請求項4】
前記少なくとも2つの金属のうちの2番目は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族からのものである、請求項2に記載のICデバイス。
【請求項5】
前記シリサイドは、シリコンおよび成分Mを含み、前記成分Mは、
各々がIVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちのそれぞれからのものである1または複数の遷移金属元素、または、
各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の金属元素
を含む、
請求項1に記載のICデバイス。
【請求項6】
前記成分Mは、各々が異なるそれぞれの金属タイプである金属M1および金属M2を含む、請求項5に記載のICデバイス。
【請求項7】
前記成分Mは、アルミニウム(Al)、ハフニウム(Hf)、タンタル(Ta)、チタン(Ti)またはタングステン(W)を含む、請求項5に記載のICデバイス。
【請求項8】
前記ICデバイスは、フィン構造を備え、前記フィン構造は、前記トランジスタ構造のソース領域と前記トランジスタ構造のドレイン領域との間を前記フィン構造の長さに沿って延在する前記チャネル領域を有し、前記第2の層の外周部は、前記フィン構造の前記長さと平行に延在する縁部構造を形成する、請求項1、2および5のいずれか一項に記載のICデバイス。
【請求項9】
半導体を含むチャネル領域を形成する段階と、
誘電体材料を含む第1の層を前記チャネル領域よりも上に堆積させる段階と、
シリサイドを含む第2の層を前記第1の層上に形成する段階であって、前記第2の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルであり、前記第2の層の平均最小厚さは、20ナノメートル(nm)と等しいかまたはそれよりも小さく、前記湾曲したまたは傾斜した面の高さに沿った前記第2の層のスパンは、前記第2の層の前記平均最小厚さの3倍と等しい距離よりも大きいかまたはそれと等しい、段階と
を備える、トランジスタ構造を製造する方法。
【請求項10】
前記第2の層を形成する段階は、
第1の材料を前記第1の層上に堆積させる段階と、
前記第1の材料を堆積させた後に、第2の材料を前記第1の材料の部分上に堆積させる段階と、
前記第1の材料の前記部分を前記第2の材料の部分と反応させて、前記シリサイドを形成する段階と
を有する、
請求項9に記載の方法。
【請求項11】
前記第2の層を形成する段階は、前記第2の材料を堆積させる段階の前に、前記第1の材料の別の部分をエッチング除去する段階を有する、請求項10に記載の方法。
【請求項12】
前記第1の材料および前記第2の材料のうちの一方は、1または複数の金属元素を含む成分Mを含み、前記第1の材料および前記第2の材料のうちのうちの他方は、シリコンおよび成分Dの両方を含み、前記成分Dは、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素を含む、請求項10に記載の方法。
【請求項13】
前記シリサイドは、
シリコンと、
各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素と、
少なくとも2つの金属であって、前記少なくとも2つの金属のうちの1番目は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族からのものである、少なくとも2つの金属と
を含む、
請求項9に記載の方法。
【請求項14】
前記少なくとも2つの金属は、アルミニウム(Al)、ガリウム(Ga)、ハフニウム(Hf)、インジウム(In)、ニオビウム(Nb)、オスミウム(Os)、ルテニウム(Ru)、タンタル(Ta)、チタン(Ti)、タングステン(W)、イットリウム(Y)またはジルコニウム(Zr)を含む、請求項13に記載の方法。
【請求項15】
前記少なくとも2つの金属のうちの2番目は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族からのものである、請求項13に記載の方法。
【請求項16】
前記シリサイドは、シリコンおよび成分Dを含み、前記成分Dは、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素を含む、請求項9に記載の方法。
【請求項17】
前記シリサイドは、成分Mをさらに含み、前記成分Mは、
各々がIVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちのそれぞれからのものである1または複数の遷移金属元素、または、
各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の金属元素
を含む、
請求項16に記載の方法。
【請求項18】
前記シリサイドは、シリコンおよび成分Mを含み、前記成分Mは、
各々がIVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちのそれぞれからのものである1または複数の遷移金属元素、または、
各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の金属元素
を含む、
請求項9に記載の方法。
【請求項19】
前記成分Mは、各々が異なるそれぞれの金属タイプである金属M1および金属M2を含む、請求項18に記載の方法。
【請求項20】
前記チャネル領域を形成する段階は、フィン構造を形成する段階を有し、前記チャネル領域は、前記トランジスタ構造のソース領域と前記トランジスタ構造のドレイン領域との間を前記フィン構造の長さに沿って延在し、前記第2の層を形成する段階の後に、前記第2の層の外周部は、前記フィン構造の前記長さと平行に延在する縁部構造を形成する、請求項9、10、13、16および18のいずれか一項に記載の方法。
【請求項21】
集積回路デバイス(ICデバイス)と、
前記ICデバイスに結合され、信号に基づいて画像を表示するディスプレイデバイスと
を備え、
前記ICデバイスは、
トランジスタ構造を有し、
前記トランジスタ構造は、
半導体を含むチャネル領域と、
誘電体材料を含む、前記チャネル領域の側面に沿った第1の層と、
シリサイドを含む、前記第1の層の側面に沿った第2の層であって、前記第2の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルであり、前記第2の層の平均最小厚さは、20ナノメートル(nm)と等しいかまたはそれよりも小さく、前記湾曲したまたは傾斜した面の高さに沿った前記第2の層のスパンは、前記第2の層の前記平均最小厚さの3倍と等しい距離よりも大きいかまたはそれと等しい、第2の層と
を含む、
システム。
【請求項22】
前記シリサイドは、
シリコンと、
各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素と、
少なくとも2つの金属であって、前記少なくとも2つの金属のうちの1番目は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族からのものである、少なくとも2つの金属と
を含む、
請求項21に記載のシステム。
【請求項23】
前記少なくとも2つの金属は、アルミニウム(Al)、ガリウム(Ga)、ハフニウム(Hf)、インジウム(In)、ニオビウム(Nb)、オスミウム(Os)、ルテニウム(Ru)、タンタル(Ta)、チタン(Ti)、タングステン(W)、イットリウム(Y)またはジルコニウム(Zr)を含む、請求項22に記載のシステム。
【請求項24】
前記シリサイドは、シリコンおよび成分Mを含み、前記成分Mは、
各々がIVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちのそれぞれからのものである1または複数の遷移金属元素、または、
各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の金属元素
を含む、
請求項21に記載のシステム。
【請求項25】
前記成分Mは、各々が異なるそれぞれの金属タイプである金属M1および金属M2を含む、請求項24に記載のシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は概して、半導体技術に関し、排他的にではないがより具体的には、トランジスタのシリサイド構造に関する。
【背景技術】
【0002】
半導体処理において、トランジスタは典型的には、半導体ウェハ上に形成される。CMOS(相補型金属酸化物半導体)技術において、トランジスタは通常、NMOS(負チャネル金属酸化物半導体)トランジスタまたはPMOS(正チャネル金属酸化物半導体)トランジスタという2つの種類のうちの一方に属する。トランジスタおよび他のデバイスが相互接続されることで、多数の有用な機能を実行する集積回路(IC)が形成され得る。
【0003】
そのようなICのオペレーションは、少なくとも部分的にトランジスタの性能に依存し、結果として、処理のバリエーションの影響を受けやすくなる。そのような処理のバリエーションは、閾値電圧、抵抗率および/または他の性能特性に関する厳格な要件の順守に影響を及ぼし得る次世代半導体製造技術のさらなるスケーリングをより一層制約するものと予想されている。
【0004】
FinFETは、半導体材料の薄いストリップの周りに構築されたトランジスタ(概して、フィンと称される)である。このトランジスタは、ゲートと、ゲート誘電体と、ソース領域と、ドレイン領域とを含む標準電界効果トランジスタ(FET)ノードを含む。そのようなデバイスの導電性チャネルは、ゲート誘電体の下にあるフィンの外側面上に存在する。具体的には、フィンの両方の側壁(基板表面に垂直な側面)に沿って/の内部に、かつ、フィンの上部(基板表面に平行な側面)に沿って電流が流れる。そのような構成の導電性チャネルは本質的に、フィンのこれら3つの異なる外側プレーナ領域に沿って存在しているので、そのようなFinFET設計は、トライゲートFinFETと称されることがある。導電性チャネルが主に(フィンの上部に沿ってではなく)フィンの2つの側壁のみに沿って存在する、いわゆるダブルゲートFinFETなど、他の種類のFinFET構成も利用可能である。そのようなフィンベースのトランジスタの製造に関連する複数の重大な課題が存在する。
【図面の簡単な説明】
【0005】
本発明の様々な実施形態は、添付図面の図において、例として示されており、限定としてのものではない。
【0006】
【図1】実施形態によるシリサイドゲート構造を含むトランジスタ構造の要素を示す様々な図を示す。
【0007】
【図2】実施形態によるトランジスタ構造の機能を提供するための方法の要素を示すフロー図である。
【0008】
【図3A】実施形態によるトランジスタ構造に仕事関数特性を提供するための処理のそれぞれのステージにおける構造を各々が示す様々な図を示す。
【図3B】実施形態によるトランジスタ構造に仕事関数特性を提供するための処理のそれぞれのステージにおける構造を各々が示す様々な図を示す。
【図3C】実施形態によるトランジスタ構造に仕事関数特性を提供するための処理のそれぞれのステージにおける構造を各々が示す様々な図を示す。
【図3D】実施形態によるトランジスタ構造に仕事関数特性を提供するための処理のそれぞれのステージにおける構造を各々が示す様々な図を示す。
【0009】
【図4】実施形態によるトランジスタ構造を介して結合された回路の要素を示す様々な斜視を示す。
【0010】
【図5】実施形態によるシリサイド構造を含む集積回路デバイスの断面図である。
【0011】
【図6】一実施形態によるコンピューティングデバイスを示す機能ブロック図である。
【0012】
【図7】一実施形態による例示的なコンピュータシステムを示す機能ブロック図である。
【発明を実施するための形態】
【0013】
本明細書において議論する実施形態は、1または複数の仕事関数特性に寄与するシリサイド構造をトランジスタ構造(簡潔さのために、本明細書において単に「トランジスタ」とも称される)が含む技術およびメカニズムを様々に提供する。例えば、トランジスタは、ドープソース領域とドープドレイン領域との間に配置されたチャネル領域と、チャネル領域の側面の少なくとも一部分に沿って延在し、当該少なくとも一部分に隣接するゲート誘電体構造とを含み得る。ゲート誘電体構造は、チャネル領域をトランジスタの1または複数のゲート構造から絶縁するための誘電体材料を含む層を含み得る。そのような実施形態において、1または複数のゲート構造は、シリサイドを含む第2の層を含み得る。この第2の層の少なくとも一部分が、ゲート誘電体構造の少なくとも一部分に隣接し得ると共に、実質的に合致し得る。例えば、第2の層およびチャネル領域は、ゲート誘電体構造の対向する側面上にある。
【0014】
トランジスタの所望のバンドギャップおよび/または他の性能特性を少なくとも部分的に促進するために、現在、様々な金属(ゲート仕事関数金属と称される)が用いられている。例えば様々なチタン−アルミニウム−カーバイド(TiAlC)複合金属が、そのようなゲート仕事関数金属として用いられる。これらのゲート仕事関数金属の多くは、少なくともスケーリングがより小さい、および/または電力効率がより高い次世代技術における使用のためにはいく分高い閾値電圧(Vth)をもたらす傾向がある。例えば、TiAlC金属の薄膜の厚さが数ナノメートル(nm)を下回っている場合、閾値電圧が、許容不可能な程度高くなり得る。様々なゲート仕事関数金属に関連する他の問題は、後のより高い温度での製造処理に起因する劣化、膜の厚さが減少したことによる伝導特性の低下、(例えば、所与の薄膜にわたる、および/または異なる薄膜間での)金属組成に対する感度の不均一性を含む。結果として、いくつかの一般的なゲート仕事関数金属は、様々な現在または次代のsub−10nm技術における使用が実現不可能である。
【0015】
いくつかの実施形態は、従来のゲート仕事関数金属(金属化合物を含む)と比較して、例えば、シリサイド薄膜の厚さが数ナノメートルを下回っている場合でも、様々なシリサイド化合物により下限閾値電圧が可能になるということを発明者が実現していることに基づく。さらに、これらのシリサイド化合物は、後の製造処理中に起きることが多い大きな熱的変化についての耐性を相対的により多く有し得る。さらになお、様々な実施形態におけるシリサイド化合物は、相対的に高い導電性および低いRC遅延を追加的または代替的に提供し得る。
【0016】
第1の層と、第2の層と、フィン構造とを備える、FinFETデバイスなどのトランジスタであって、第1の層は第2の層とフィン構造との間に配置され、第1の層と第2の層とは誘電体材料とシリサイドとをそれぞれ有する、トランジスタに関連して、様々な実施形態の特定の特徴を本明細書において説明する。N型金属酸化物(NMOS)トランジスタの構造をより具体的に参照して、いくつかの実施形態を本明細書において説明する。しかしながら、そのような説明は、チャネル領域、および、チャネル領域とシリサイドを含むゲート仕事関数層との間に(例えば、それらの各々に隣接して)配置されたゲート誘電体構造を含む様々な他のトランジスタのいずれにも追加的または代替的に関連するよう拡張され得る。
【0017】
本明細書において説明する技術は、1または複数の電子デバイスにおいて実装され得る。本明細書において説明する技術を利用し得る電子デバイスの非限定的な例は、例えば、カメラ、携帯電話、コンピュータ端末、デスクトップコンピュータ、電子リーダ、ファクシミリ機、キオスク、ラップトップコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、インターネットデバイス、決済端末、パーソナルデジタルアシスタント、メディアプレーヤおよび/またはレコーダ、サーバ(例えば、ブレードサーバ、ラックマウントサーバ、それらの組み合わせ等)、セットトップボックス、スマートフォン、タブレットパーソナルコンピュータ、ウルトラモバイルパーソナルコンピュータ、有線電話、それらの組み合わせ等、任意の種類のモバイルデバイスおよび/または据え置き型デバイスを含む。より一般的には、本明細書において説明する技術は、仕事関数シリサイド構造を有するトランジスタを備える集積回路を含む様々な電子デバイスのいずれにおいても使用され得る。
【0018】
図1は、実施形態によるトランジスタの閾値電圧、導電性および/または他の性能特性を促進するためのシリサイド構造を含む集積回路(IC)デバイス100のいくつかのフィーチャを斜視で示す。図1は、示されているxyz座標系のy−z面およびx−z面(のそれぞれ)における、ICデバイス100の側断面視102、104も示す。
【0019】
ICデバイス100は、トランジスタ(例えば、NMOSトランジスタ)がチャネル領域の対向するそれぞれの側面上のドープソース領域およびドープドレイン領域を含む実施形態の一例である。ゲート誘電体が、チャネル領域の表面部分よりも上に延在し得る。シリサイドを含む別の層が、ゲート誘電体の少なくとも一部分に沿って延在する。そのようなトランジスタは、フィン構造のドープソースまたはドレイン領域を含み得る。例えば、ゲート誘電体と、シリサイドと、ゲート電極とを含む当該構造は、フィン構造よりも上に延在する。フィン構造は、例えば、NMOSトランジスタに対する引張応力の付加を促進し得る第2の半導体本体(本明細書において、「バッファ層」と称される)上に配置された第1の半導体本体により形成され得る。いくつかの実施形態において、フィン構造の材料は、バッファ層の少なくとも頂部のものと同じであり、少なくとも当該頂部と連続している。他の実施形態において、チャネル構造は、あらゆるフィンタイプのトランジスタ以外のプレーナトランジスタのものである。
【0020】
示される例示的な実施形態において、ICデバイス100は、側面112を有するバッファ層110を含む。バッファ層110は、例えば、異なるバルク半導体基板(示される例示的なシリコン基板116など)上で成長し得る1または複数のエピタキシャル単結晶半導体層(例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、ガリウムヒ素、リン化インジウム、インジウムガリウムヒ素、アルミニウムガリウムヒ素等)を含み得る。
【0021】
いくつかの実施形態がこれに関して限定されないが、バッファ層110は、例えば異なる格子定数を有する様々なエピタキシャルに成長した半導体サブ層を含み得る。そのような半導体サブ層は、示されるxyz座標系のz軸に沿って格子定数のグレードを決めるように機能し得る。例えば、SiGeバッファ層110のゲルマニウム濃度は、最も下のバッファ層における30%ゲルマニウムから、最も上のバッファ層における70%ゲルマニウムまで上がり得る。これにより、格子定数が徐々に上がる。
【0022】
ICデバイス100は、フィン構造(示される例示的なフィン構造120など)を形成する第1の半導体本体をバッファ層110上にさらに含み得る。例えば、第1の半導体本体は部分的に、限定されるものではないが、Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaPおよびInPなどである、エピタキシャルに成長した単結晶半導体から形成され得る。フィン構造120は、いくつかの実施形態において、側面112に対して延在し得る。他の実施形態において、第1の半導体本体は、下にあるサブ層部分をさらに含み得て、当該サブ層部分からフィン構造120が延在する(例えば、下にあるサブ層部分は、側面112とフィン構造120との間に配置され、それらの各々と隣接する)。
【0023】
本明細書において用いられるように、「ソースまたはドレイン領域」(あるいは代替的に「ソース/ドレイン領域」)は、トランジスタのソースまたはトランジスタのドレインのうちの一方として機能するように構成された構造を指す。フィン構造120のドープ部分は、NMOSトランジスタのソースおよびNMOSトランジスタのドレイン(示される例示的なソース/ドレイン領域124、126など)を提供し得る。NMOSトランジスタのチャネル領域128が、ソース/ドレイン領域124、126の間に配置され得る。ゲート誘電体130が少なくとも部分的にフィン構造120の1または複数の側面に沿って延在し、当該側面に隣接する。示される例示的な実施形態において、ゲート誘電体130は、フィン構造120の頂面122よりも上に延在する、誘電体材料の層を含む。誘電体材料のそのような層はさらに、フィン構造120の2つの対向する垂直な側壁のいずれかまたは両方に沿って延在し得る。例えば、ゲート誘電体130は、側面112に対して延在する。
【0024】
トランジスタゲートの仕事関数特性を提供するために、ICデバイス100は、少なくとも部分的にゲート誘電体130の部分に沿って延在する、シリサイドを有する層140をさらに備え得る。チャネル領域128は、例えば、従来のNMOS(または他の)トランジスタ設計から適合された様々な半導体材料のいずれかを含み得る。そのような半導体材料のいくつかの例は、限定されるものではないが、シリコン(Si)と、ゲルマニウム(Ge)と、シリコン−ゲルマニウム(SiGe)と、例えば様々なInAs材料、InGaAs材料、GaAs材料、InP材料等である様々な適切なIII−V半導体材料のいずれかとを含む。いくつかの実施形態による層140に含まれる特定のシリサイドは、チャネル領域128の特定の半導体材料でのオペレーションに適応し得る。例えば、当該シリサイドにより提供される仕事関数によって、所望の閾値電圧が、チャネル領域128の半導体材料で促進される。そのようなチャネル材料とシリサイドとの特定の組み合わせは、実装固有の詳細に依存し得ると共に、いくつかの実施形態に対する限定的なものにはなり得ない。
【0025】
いくつかの実施形態において、層140は、例えばMSiとして表され得るシリサイドを有する。シリサイドは、化学量論的割合x、yおよびzで、シリコン(Si)、成分Dおよび別の成分Mを含む。MSiシリサイド調合物は、有利なことに、シリコンチャネルを有するNMOSトランジスタの実施形態について低閾値電圧(Vt)を提供し得る。本明細書において用いられるように、シリサイドの組成に関連して、「成分」は、シリサイドの一部として、いくつかの形態で、既に含まれているか、または含まれることになる化合物の元素を指す。「x」、「x1」、「x2」、「y」および/または「z」という符号は、所与のシリサイドの化学量論的割合を表すために、本明細書において様々に用いられることに留意されたい。しかしながら、本明細書において説明する1つのシリサイドに関するそのような符号の意味は、本明細書において説明する別のシリサイドに関するそのような符号の意味とは区別され、当該意味に対する限定とはなり得ない。
【0026】
成分Dは、シリコンで化学的に固体を形成できる様々な元素または化合物のいずれかを含み得る。例示としてであって、限定ではないが、成分Dは、各々がIIIa族、IVa族、またはVa族のうちのそれぞれからのものである1または複数の元素を含み得る(例えば、当該1または複数の元素は、非金属元素である)。いくつかの実施形態において、第1の材料(例えば、Si)を形成するための堆積が、シラン、ジシラン、トリシラン、テトラシランおよびジクロロシランなど、1または複数のSi前駆体を用いて実行される。成分Mは、シリコンと成分Dとを含む材料(例えば、Si)で化学的に固体を形成できる様々な金属元素を含み得る。例示としてであって、限定ではないが、成分Mは、各々がIVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちのそれぞれからのものである1または複数の遷移金属元素を含み得る。代替的にまたは追加的に、成分Mは、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の金属元素を含み得る。いくつかの実施形態において、成分Mは、金属M1と、金属M1のものとは異なる金属タイプの別の金属M2との両方を含む化合物である。例えば、金属M1は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちの1つからの元素であり得る。例えば、金属M2は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族もしくはVIIIb族のうちの別の1つからの(または、代替的に、それらのうちの同じ1つからの)異なる元素である。いくつかの実施形態において、(例えば、2つの異なる金属M1、M2の一方または各々を含む)成分Mの1または複数の金属は各々、Al、Ga、Hf、In、Nb、Os、Ru、Ta、Ti、W、YまたはZrのうちのそれぞれであり得る。例えば、成分Dは、Ga、Ge、N、PまたはSbのうちの1つを含む。他の実施形態において、成分Dは、いかなる金属元素も含まない。シリコンと、成分Mと、成分Dとを含むゲート仕事関数シリサイドのいくつかの特定の例は、TaSi、TiSiGe、Tax1Alx2Si、Tax1Tix2Si、Hfx1Gax2SiSb、Tix1Alx2SiGeまたはWx1x2SiAsである。他の実施形態において、ゲート仕事関数シリサイドは、シリコンおよび成分Mを含むが、例えばアルミニウム(Al)ハフニウム(Hf)、タンタル(Ta)、チタン(Ti)またはタングステン(W)などのいかなる成分Dも含まない。例えば、そのようなシリサイドは、AlSi、HfSi、TaSi、TiSiまたはWSiを含み得る。
【0027】
層140のシリサイドは、湾曲したまたは傾斜した面に実質的に合致し得る。当該面よりも上に層140が延在(および例えば隣接)する。本明細書において用いられるように、「実質的に合致」、「実質的にコンフォーマル」等は、層のコンフォマリティを様々に指す。層の少なくとも第1の部分が、表面の湾曲したおよび/または傾斜した部分よりも上に延在し、第1の部分は、最小厚さを有し、当該最小厚さからの、第1の部分の厚さのあらゆるバリエーションは、当該最小厚さの半分よりも小さい。例えば、当該厚さのあらゆるそのようなバリエーションは、最小厚さの4分の1(25%)よりも小さくてよく、いくつかの実施形態では、最小厚さの5分の1(20%)よりも小さくてよい。
【0028】
シリサイド層(層140など)の最小厚さは、20nmと等しいかまたはそれよりも小さくてよい。例えば、最小厚さは、10nmと等しいかまたはそれよりも小さく、いくつかの実施形態では、7nmと等しいかまたはそれよりも小さい。代替的にまたは追加的に、表面の湾曲したおよび/または傾斜した部分は、層の第1の部分の最小厚さの少なくとも3倍である距離(例えば、z軸距離または「垂直」距離)に及び得る。そのようなコンフォマリティは、シリサイドを形成するためのオペレーションの結果であり得る。例えば、そのようなオペレーションは、本明細書において説明するセルフアライメント処理および/または二部式の堆積および反応処理を含む。示される例示的な実施形態において、層140は、ゲート誘電体130の表面132の少なくとも一部分に沿って延在する。例えば、層140は、側面122上のゲート誘電体130よりも上に配置され、また、層140は、(いくつかの実施形態では)フィン構造120の対向する側面上にある、ゲート誘電体130の垂直な側壁に沿って延在する。層140の頂面および層140の底面の両方が、層140が延在する表面132(またはいくつかの他の表面)の対応する湾曲または傾斜と同じ方向に湾曲または傾斜している限り、層140はコンフォーマルであり得る。表面132の特定の形状は、例示的なものに過ぎず、他の実施形態において、層140は、様々な1または複数の追加的または代替的な湾曲したおよび/または傾斜のいずれにも合致し得る。
【0029】
トランジスタの1または複数の追加のゲート構造(例えば、示される例示的なゲート電極150を含む)は、チャネル領域128を含むフィン構造120の部分よりも上に延在し得る。例えば、ソース/ドレイン領域124、126は、ゲート電極150の横方向に対向する側面へ、また、いくつかの実施形態ではそれよりも下に、延在し得る。他の実施形態において、トランジスタのゲート構造は、例えば、層140上、かつ、ゲート電極150のものなどのゲート電極材料よりも下に積層される1または複数の他の仕事関数金属を追加的または代替的に含む。
【0030】
ソース/ドレイン領域124、126ならびにチャネル領域128は、ICデバイス100のオペレーション中、例えば、ゲート電極150を用いて制御される電流などの電流を伝えるように構成され得る。例えば、ソース/ドレイン領域124、126は、フィン構造120と共に形成されるソース/ドレインウェル内に配置され得る。ソース/ドレイン領域124、126の一方または両方は、SiGe化合物を含み得る。例えば、フィン構造120の他の部分は、SiGe化合物とは異なる化合物を有する。ソース/ドレイン領域124、126は、リンまたはヒ素のうちの一方など、様々な適切なn型ドーパントのいずれかを含み得る。
【0031】
バッファ層110の構造および/またはフィン構造120の構造は、絶縁構造114により、(例えば)ICデバイス100の他の回路構造から、少なくとも部分的に電気的に分離され得る。絶縁構造114は、二酸化シリコン、または例えば従来の分離技術から適合された様々な他の誘電体材料のいずれかを含み得る。絶縁構造114のサイズ、形状、数および相対的構成は、例示的なものに過ぎず、他の実施形態において、ICデバイス100は、様々な追加的または代替的な絶縁構造のいずれかを含み得る。
【0032】
ゲート誘電体130は、ハフニウム酸化物などの高誘電体率のゲート誘電体を含み得る。様々な他の実施形態において、ゲート誘電体130は、ハフニウムシリコン酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタン、バリウムチタン酸化物、ストロンチウムチタン酸化物、バリウムストロンチウムチタン酸化物、イットリウム酸化物、酸化アルミニウム、鉛スカンジウムタンタル酸化物または鉛ニオブ酸亜鉛を含み得る。別の実施形態において、ゲート誘電体130は、二酸化シリコンを含む。
【0033】
ゲート電極150は、任意の適切なゲート電極材料で形成され得る。実施形態において、ゲート電極150は、ドープ多結晶シリコンを含む。代替的にまたは追加的に、ゲート電極150は、タングステン、タンタル、チタンおよびそれらの窒化物などであるがこれらに限定されない金属材料を含み得る。ゲート電極150は、必ずしも単一の材料である必要はなく、多結晶シリコン/金属電極または金属/多結晶シリコン電極などであるがこれらに限定されない薄膜の複合スタックであり得ることが理解されよう。
【0034】
トランジスタは、ゲート電極150のこれらの横方向に対向する側面のうちのそれぞれに沿って各々が延在する誘電体側壁スペーサ(不図示)をさらに含み得る。例えば、そのような側壁スペーサは、窒化シリコン、酸化シリコン、酸窒化シリコンまたはそれらの組み合わせを含む。そのような側壁スペーサのそれぞれの厚さにより、処理中に層140および/またはゲート電極150の分離が促進されて、ソース/ドレイン領域124、126が形成され得る。
【0035】
いくつかの実施形態がこれに関して限定されないが、NMOSトランジスタは、各々がソース/ドレイン領域124、126間にある複数の別個のチャネル領域を含み得る。例えば、これら複数のチャネル領域は、1または複数のナノワイヤ構造を含む。そのような1または複数のナノワイヤは、例えば、Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、InPおよびカーボンナノチューブなどであるがこれらに限定されない様々な適切な材料のいずれかで形成され得る。
【0036】
実施形態において、フィン構造120を形成する第1の半導体本体は、隣接するバッファ層110のもの以外の結晶構造を有し得る。フィン構造120と側面112との間の不整合(例えば、格子定数の不整合)は、ソース/ドレイン領域124、126間のチャネル領域128に引張応力が課される事態をもたらし得る。例えば、側面112の格子定数は、フィン構造120の格子定数とは異なり得る。そのような一実施形態において、側面112およびフィン構造120のうちの一方は、第1のシリコン対ゲルマニウム成分比を有するシリコンゲルマニウムを含む。側面112およびフィン構造120のうちの他方は、第1のシリコン対ゲルマニウム成分比以外の第2のシリコン対ゲルマニウム成分比を有する純粋なシリコンまたはシリコンゲルマニウムを含む。しかしながら、異なる実施形態では、様々な他の格子定数の不整合のいずれも、バッファ層110およびフィン構造120に提供され得る。
【0037】
図2は、仕事関数シリサイドを含むトランジスタ構造(すなわち、トランジスタ機能を提供するように構成された構造)の機能を提供するための、実施形態による方法200の特徴を示す。方法200は、例えば、相互接続部を製造するための処理および/またはICデバイス100のものなどの構造を動作させるための処理を含み得る。様々な実施形態の特定の特徴を示すために、本明細書では、図3A、図3B、図3Cおよび図3Dに示す構造に関連して方法200を説明する。しかしながら、異なる実施形態では、様々な追加的または代替的な構造のいずれも、方法200に従って製造され得る。
【0038】
図2に示すように、方法200は、トランジスタ構造を少なくとも部分的に製造するためのオペレーション205を備え得る。そのようなオペレーション205は、チャネル領域(すなわち、トランジスタ構造のオペレーション中にチャネルとして機能する領域)を形成することと、誘電体を含む第1の層を形成することと、シリサイドを含む第2の層を形成することとを含み得る。第1の層の部分が、チャネル領域と第2の層との間に配置され得ると共に、それらの各々と様々に隣接し得る。例えば、第1の層は、トランジスタ構造のゲート誘電体を提供し、第2の層は、トランジスタ構造のゲート仕事関数シリサイドを提供する。
【0039】
例示としてであって、限定ではないが、オペレーション205は、半導体を含むチャネル領域を形成することを(210において)含んでよく、誘電体材料を含む第1の層をフィン構造よりも上に堆積させることを(220において)含んでよい。第1の層の最小厚さは、3nmと等しいかまたはそれよりも小さくて(例えば、2nm以下で)よい。一実施形態において、第1の層の最小厚さは、5オングストローム(Å)から40Åの範囲内である。しかしながら、異なる実施形態では、そのような寸法は、実装固有の詳細に応じて変わり得る。
【0040】
第1の層は、トランジスタ構造のチャネル領域とトランジスタ構造の1または複数のゲート構造との間に少なくともいくつかの電気的絶縁を提供するためのゲート誘電体として機能し得る。例えば、オペレーション205はまた、フィン構造(またはプレーナトランジスタの場合には半導体基板領域)を後に処理して、2つのソースまたはドレイン領域を内部に提供し得る。少なくとも1つのチャネル領域がそれらの間に配置される。210におけるチャネル領域の形成および/または220における第1の層の堆積は、従来の半導体製造技術から適合された1または複数の処理を含み得る。そのような技術は、例えば、様々な付加的な処理(例えば、化学蒸着、原子層堆積等)および/または減色法(例えば、パターニングされたマスキング、フォトリソグラフィ、ウェットエッチング、プラズマエッチング等)のいずれかを含み得る。
【0041】
210において形成されたチャネル領域は、トランジスタ構造の一部になる第1のフィン構造内に配置され得る。例えば、方法は、やはりバッファ層上に配置される第2のフィン構造を(同じトランジスタ構造または異なるトランジスタ構造用に)形成する段階をさらに備える。ここで図3Aから図3Cを参照すると、実施形態によるトランジスタ構造を製造するための処理のそれぞれのステージ300〜305について、断面図が示される。図3Aから図3Cに示す断面図は、図1に示すy−z面106などの断面に対応する。ステージ300において示すように、1または複数のフィン構造(示される例示的なフィン構造320など)は、バッファ層310の側面312上に直接または間接的に配置され得る。例えば、フィン構造320とバッファ層310とはそれぞれ、フィン構造120とバッファ層110とに機能上対応する。絶縁構造314(絶縁構造114など)により、バッファ層310とフィン構造320との少なくともいくつかの電気的分離が可能になり得る。フィン構造320は直線断面プロファイルを有するものとして示されるが、他の実施形態では、所与のフィン構造の1または複数の側面、角部および/または縁部は、様々なテーパした形状、湾曲した形状および/またはそうでなければ非直線形状のいずれかを形成し得る。例示的な一実施形態において、フィン構造320の高さ(z軸寸法)は、10nmから200nmの範囲内である。しかしながら、異なる実施形態では、そのような寸法は、実装固有の詳細に応じて変わり得る。
【0042】
ステージ300の前に、またはステージ300において、誘電体材料を含む層330が、少なくとも部分的にフィン構造320の周りに延在するように(例えば、220において)形成され得る。いくつかの実施形態において、1または複数の他の絶縁体、パターニングされたマスクおよび/または他の構造が、ステージ300の前に、またはステージ300において形成され得る。そのような他の構造の例が、示される例示的な構造316により、ステージ300において表される。構造316のうちの1つまたは各々は、様々なそれぞれのサブ構造を含み得る。例えば、層330の部分が、構造316のうちの一方または両方へと延在し、構造316のうちの一方または両方を部分的に形成する。ステージ301〜305の後続の処理中、そのような構造316の少なくとも一部分上にシリサイドが形成されるのを防止するために、選択的エッチングが実行され得る。フィン構造320、誘電体層330、および/または構造316などの他の構造は、例えばマスク、リソグラフィ、堆積(例えば、化学蒸着)、エッチングおよび/または他の処理を含む従来の半導体製造技術から例えば適合された1または複数のオペレーションを用いて、ステージ300〜305中に形成され得る。様々な実施形態の特定の特徴を不明瞭にしてしまうことを回避するために、これらの従来技術のうちのいくつかについては、本明細書において詳細を示さない。
【0043】
方法200は、シリサイドを含む第2の層を第1の層上に形成する段階を(230において)さらに備え得る。第2の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルであり、当該面よりも上に第2の層が延在する。例示としてであって、限定ではないが、層140の第1の部分が少なくとも、表面132の垂直であるかまたはそうでなければ傾斜した側壁に沿って延在し得る(例えば、第1の部分は、フィン構造120の底部および/またはフィン構造120よりも上の表面132の局所極大部の近くの表面132の局所極小部に対しても延在する)。そのような実施形態において、第1の部分のz軸のスパンは、第1の部分の最小厚さの少なくとも3倍であり得る。例えば、z軸のスパンは、当該最小厚さの少なくとも5倍(かつ、いくつかの実施形態では少なくとも8倍)である。最小厚さからの第1の部分の厚さのあらゆるバリエーションは、最小厚さの半分よりも小さくてよい。例えば、最大厚さのバリエーションは、最小厚さの3分の1と等しいかまたはそれよりも小さい(かつ、いくつかの実施形態では、5分の1と等しいかまたはそれよりも小さい)。
【0044】
例えば、層140の第1の部分が、フィン構造120の垂直スパンの底部の10%と、フィン構造120の垂直スパンの上部の10%との両方に沿って延在し得る。そのような実施形態において、当該第1の部分の最小厚さからの最小厚さにおけるあらゆるバリエーションは、当該最小厚さの半分よりも小さくて(例えば、3分の1よりも小さくて)よい。例えば、あらゆるそのようなバリエーションは、当該最小厚さの5分の1よりも小さくて(かつ、いくつかの実施形態では8分の1よりも小さくて)よい。例示的な一実施形態において、第2の層の最小厚さは、20nmと等しいかまたはそれよりも小さい。そのような実施形態において、第1の部分の最小厚さのあらゆるバリエーションの最大値は、10nmよりも小さくてよい。
【0045】
第2の層のシリサイドは、シリコンと、(1または複数の金属元素を含む)成分Mと、いくつかの実施形態においては成分Dとを含み得る。成分Dは、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素を含み得る。代替的にまたは追加的に、成分Mは、IVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちの1つからの遷移金属元素を含み得て、および/または、IIIa族、IVa族またはVa族のうちの1つからの金属元素を含み得る。例えば、成分Mは、各々が異なるそれぞれの金属タイプである少なくとも2つの金属M1、M2を含み得る。一実施形態において、金属M1は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちの1つからの元素である。例えば、金属M2は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族もしくはVIIIb族のうちの別の1つからの(または、代替的に、それらのうちの同じ1つからの)異なる元素である。230における形成する段階の後に、第1の層の部分が、チャネル領域と第2の層との間に配置され得ると共に、それらの各々と隣接し得る。第2の層の最小厚さは、6ナノメートルと等しいかまたはそれよりも小さくてよい。例えば、第2の層の最小厚さは、3ナノメートルと等しいかまたはそれよりも小さい。しかしながら、異なる実施形態では、そのような厚さ寸法は、実装固有の詳細に応じて変わり得る。
【0046】
第2の層は、トランジスタ構造の閾値電圧、トランジスタ構造の伝導特性および/または同様のものに寄与する仕事関数材料として機能し得る。第2の層は、フィン構造の少なくとも第1の側面に沿って(例えば、それよりも上で)延在し得る。第1の層の部分が、第2の層の部分とフィン構造の表面部分との間に配置される。例えば、第1の層の当該部分は、フィン構造の表面部分と隣接し得ると共に、第2の層の当該部分とも隣接し得る。いくつかの実施形態において、第1の層はさらに、フィン構造の1または複数の他の側面よりも上に延在し得る。例えば、第1の層の部分が、フィン構造の第2の側面に沿って延在し得る。例えば、第1の層の別の部分が、フィン構造の第3の側面に沿って延在する。第3の側面は、第1の側面および第2の側面のうちの一方に対向する。
【0047】
ステージ301から304により示すように、230における第2の層を形成する段階は、後で互いに反応してシリサイドを形成する異なる材料を連続的に堆積させる段階を含み得る。例えば、230における形成する段階は、第1の材料を第1の層上に堆積させ、その後、第2の材料を第1の層の少なくとも一部分上に堆積させる段階を含み得る。第1の材料および第2の材料のうちの一方は、成分Mを含み得る。例えば、第1の材料および第2の材料のうちの他方は、シリコンおよび成分Dの両方を含む。そのような実施形態では、230において第2の層を形成する段階は、第1の材料および第2の材料のそれぞれの部分を反応させてシリサイドを形成する段階をさらに含み得る。第2の層を形成する段階は、いくつかの実施形態において、第2の材料を堆積させる段階の前に、第1の材料の部分をエッチング除去する段階をさらに含み得る。
【0048】
例示としてであって、限定ではないが、ステージ301において示すように、そのような第1の材料を含む層340が、例えば原子層堆積(ALD)、化学蒸着(CVD)、高速熱化学蒸着(RTCVD)等を用いて、層330の表面332上にコンフォーマルに堆積され得る。例示的な一実施形態において、層340は、シリコンと成分Dとを含む化合物Siを含む。例えば、層340は、例えば3nmと等しいかまたはそれよりも小さい厚さ(例えば、2nm以下)を有する均一な連続した膜を提供するようコンフォーマルに堆積される。層340の最小厚さは、例えば、5オングストローム(Å)から40Åの範囲内であり得る。
【0049】
いくつかの実施形態において、層340の1または複数の部分は、選択的にエッチングまたはそうでなければ除去され得る。例えば、構造316の少なくともいくつかの部分を例えば含む、フィン構造320以外の1または複数の構造が、層340の部分で覆われ得る。構造316のそのような表面部分のいくつかまたは全ては、いくつかの用途において、製造処理の少なくともいくつかの後のステージにおいて露出される必要があり得る。しかしながら、構造316のそのような表面部分を露出させるためのエッチングは、そのようなエッチングが、層340の隣接する部分が別の材料と化学的に反応してシリサイド構造を形成した後に起こるであろう場合には、実行不可能であり得る。いくつかの実施形態によって、フィン構造320の頂部よりも上にある層340の部分を除去するためのエッチング処理を提供することにより、そのような不要なシリサイド構造の形成が防止される。
【0050】
例えば、ステージ302において示すように、(例えばカーボンハードマスク材料を含む)エッチング停止構造380が、少なくとも、フィン構造320よりも上に、かつ、フィン構造320よりも上に延在する層340の当該部分よりも上に、堆積され得る。例えば、エッチング停止構造380は少なくとも、フィン構造320よりも上に延在する層340の部分の高さz1に対して垂直に(示されるz軸寸法に沿って)延在し得る。例えば、エッチング停止構造380はさらに、高さz1よりも上である高さz2へと延在する。そのような実施形態において、エッチングは、例えば、層340の残りの部分342をフィン構造320および誘電体層330上に残しつつ、構造316の1または複数の表面領域318を露出させることにより、層340の部分を除去するために後で実行され得る。
【0051】
ステージ303において、第2の材料を含む層350が、層340の残りの部分342のうちの少なくともいくつか上にコンフォーマルに堆積され得る。(例えば金属M1と金属M2との組み合わせを含む)層350が、例えば、ALD、プラズマ強化化学蒸着(PECVD)などのCVD、または他のそのような処理により堆積されて、フィン構造320よりも上に延在する均一でコンフォーマルな連続した膜が作られ得る。層350は、残りの部分342のうちのいくつかまたは全て上に配置され得る。例えば、層350の最小厚さは、3nmと等しいかまたはそれよりも小さい(例えば、2nm以下)。一実施形態において、層350の最小厚さは、5Åから40Åの範囲内である。例示的な一実施形態において、第2の材料は、層340の化合物Siと反応する成分Mを含む。成分Mの堆積により、1または複数のセルフアライメント構造の形成が促進され得る。例えば、部分342と層350の重複部分との間の後の反応により、部分342の化合物Siが位置する様々な箇所で、例えばバイメタルシリサイドM1x1M2x2SiといったシリサイドMSiの形成がもたらされ得る。
【0052】
例示としてであって、限定ではないが、ステージ304において示すように、シリサイドを含む構造360が、部分342と層350の隣接する部分との化学反応により形成され得る。構造360の最小厚さは、例えば、20nmと等しいかまたはそれよりも小さくて(いくつかの実施形態では10nm以下で)よい。いくつかの実施形態において、構造360の形成は、部分342と層350の隣接する部分とを反応させることにより実現される。例えば、そのような反応は、アニーリングなどのさらなる処理なしに、または当該処理で層350が部分342上へ堆積されると起きる。得られた構造360は、層350の堆積の前に部分342を形成する一連の処理に基づいて、セルフアライメントされ得る。例えば、構造360は、部分342と隣接していなかった層350の未反応の部分352を残すことにより、少なくとも部分的に区切られ得る。そのような実施形態において、構造360は、マルチフィントランジスタのゲート仕事関数シリサイド層の少なくとも一部として機能し得る。構造360は、例えば構造316の表面332およびそれぞれの表面のうちのいくつかまたは全てにより様々に形成される1または複数の湾曲および/または1または複数の傾斜に合致する。構造360は、例えば、構造316の間の凹んだ領域の下部に存在し得る。例えば、構造360は、当該下部の底面に合致し、高さz2よりも上から凹んだ領域の上縁部にかけては延在しない。得られた構造360のシリサイドは、従来のNMOS仕事関数金属(WFM)材料のものよりも優れた性能特性に寄与し得る。
【0053】
いくつかの実施形態がこれに関して限定されないが、オペレーション205は、第1の層および第2の層の少なくともそれぞれの部分を含むトランジスタ構造の他のフィーチャを製造する1または複数の他の処理を含み得る。ステージ305において示すように、そのような追加の処理は、例えば、ゲートスタック、ゲート電極等を製造するための従来技術から適合されたオペレーションを用いて、1または複数の他のゲート構造370を層360上に形成することを含み得る。そのような1または複数の他のゲート構造370の特定の形状およびサイズは、例示的なものに過ぎず、いくつかの実施形態に対する限定的なものではない。
【0054】
構造360は、実質的にコンフォーマル層を含み得る。例えば示される例示的な縁部構造362の一方または両方を含む1または複数の縁部構造が、実質的にコンフォーマル層の外周部により形成される。図3Dは、ステージ305における構造の断面斜視を示し、少なくとも1つの縁部構造362が、例えば側壁構造に沿って、フィン構造320の長さ(x軸寸法)と平行に延在し得ることを示す。そのような縁部構造362は、フィン構造320の側壁に沿って延在するか、またはフィン構造320の幅よりも上に延在する構造360の任意の部分から、y軸およびz軸の両方に沿ってずらされ得る。例えば、そのような縁部構造362の高さz3は、フィン構造320上にあるか、またはフィン構造320の側壁に沿って延在する構造360の任意の部分の高さよりも大きくてよい。この特定の状況において、「高さ」は、例えばフィン構造320の上部と同じかまたはそれよりも下にあるいくつかの基準高さ(例えば、側面312のもの)からのz軸に沿った距離を指す。ゲート電極370のうちの少なくともいくつかは、フィン構造320の側壁に合致する構造360の一部分と、構造316のうちの1つの側壁に合致する構造360の別の部分との両方により少なくとも部分的に画定される凹領域内に配置され得る(かつ、いくつかの実施形態では当該凹領域を充填し得る)。示される例示的な実施形態において、ゲート電極370は、フィン構造320の対向するそれぞれの側面上に各々がある2つのそのような凹領域へと延在する。他の実施形態において、構造360の外周部は、より多い、より少ない、および/または異なる縁部構造を形成し得る。当該縁部構造の各々は、フィン構造320に沿って延在するか、またはフィン構造320にわたって延在する、任意のシリサイドよりも上のそれぞれの高さにおいて、フィン構造320の長さと平行に延在する。
【0055】
代替的にまたは追加的に、そのような追加の処理により、各々がフィン構造のそれぞれの領域にあるソース/ドレイン領域が形成され得る。トランジスタ構造のチャネル領域が、上記ソース/ドレイン領域間に配置される。例示としてであって、限定ではないが、1または複数の凹構造が、フィン構造320においてウェットエッチングまたはそうでなければ形成され得る。そのような1または複数の凹部により、ソース/ドレイン領域の少なくとも一部を提供するドープSiGe材料を後でその内部に堆積させることが可能になり得る。例えば、SiGe化合物が、例えば、化学蒸着(CVD)または少なくとも1つのSiGe本体を形成するための他のそのような付加的な処理により、エピタキシャルに成長し得る。SiGe化合物は、それらの堆積中にドーパントを含み得るか、または代替的に、イオン注入、プラズマ注入または他のそのようなドープ処理を用いた後に、後でドープされ得る。いくつかの実施形態において、オペレーション205の追加の処理は、同じICチップ(またはウェハ)の他の集積回路との、および/またはトランジスタ構造を含むICチップに結合された回路とのトランジスタ構造の相互接続を促進する1または複数の金属被覆層をトランジスタ構造よりも上にパターニングすることを含む。
【0056】
いくつかの実施形態において、方法200は、追加的または代替的に、オペレーション205により製造されるものなどの集積回路を接続するための、および/または当該集積回路を動作させるためのオペレーションを含み得る。例えば、方法200は、第1の層と第2の層とを含むトランジスタ構造を介して、第1の回路を第2の回路に結合する段階を(240において)備え得る。代替的にまたは追加的に、方法200は、トランジスタ構造を介して、第1の回路と第2の回路との間で信号を伝達する段階を(250において)備え得る。
【0057】
例示としてであって、限定ではないが、図4におけるシステム500は、ゲート仕事関数シリサイド構造を含むトランジスタを介してICチップが結合されることで第1の回路と第2の回路(示される例示的なソース回路480およびシンク回路482など)との間の通信が促進される例示的な一実施形態を示す。システム400は、例えば、ICデバイス100のフィーチャのうちのいくつかまたは全てを含み得ると共に、方法200のいくつかのまたは全てのオペレーションに従って製造され、結合され、および/または動作させられ得る。
【0058】
示される例示的な実施形態において、システム400のICチップが、例えばバッファ層、シリコン基板、分離構造および/または同様のものを含む基板410を含む。ICチップのフィン構造420が、基板410により形成される側面(例えば、側面112、312のうちの一方)から延在し得る。1または複数のトランジスタのそれぞれの構造が、フィン構造420内またはフィン構造420上に様々に配置される。例えば、ICチップの第1のトランジスタは、2つのドープソースまたはドレイン領域424a、426aをチャネル領域の対向するそれぞれの側面上に含み得る。ソースまたはドレイン領域424a、426aとチャネル領域とは各々、フィン構造320の表面へと延在する。ソースまたはドレイン電極425a、427aが、ドープソースまたはドレイン領域424a、426a上にそれぞれ配置され得る。第1のトランジスタは、チャネル領域の表面と隣接するゲート誘電体430aと、ゲート誘電体430aの表面に沿って延在すると共に当該表面と隣接するゲート仕事関数層440aとをさらに含み得る。ゲート仕事関数層440aは、例えば、ステージ301から304により示されるものなどの二部式の堆積処理により形成され得るシリサイドを含む。実施形態において、第1のトランジスタの1または複数の他のゲート構造(示される例示的なゲート電極450aなど)は、ゲート仕事関数層440a上に積層またはそうでなければ配置され得る。例えば、側壁スペーサ452aが、製造処理の1または複数のステージ中、ゲート電極450aの電気的絶縁および/またはゲート電極450aの保護を提供する。
【0059】
第1のトランジスタとの信号の伝達を促進するために、ICダイは、絶縁誘電体材料と、それを通じて様々に延在するパターニングされた導体(配線、ビア等を含む)とを含む金属被覆スタック460をさらに含み得る。例示としてであって、限定ではないが、金属被覆スタック460は、ソースまたはドレイン電極425aと、ゲート電極450aと、ソースまたはドレイン電極427aとに(それぞれ)結合するように様々に延在するビア462a、464a、466aを含み得る。ビア462a、464a、466aにより、ソース回路480およびシンク回路482との結合が様々に可能になり得る。例えば、ソース回路480は、第1のトランジスタへ入力信号を提供し、シンク回路482は、当該入力信号に基づく出力信号を受信する。ソース回路480およびシンク回路482の一方または両方は、第1のトランジスタを含むICチップと統合され得る。いくつかの実施形態において、ソース回路480およびシンク回路482の一方または各々は、例えば第1のトランジスタを含むICチップとパッケージングされ得る別のそれぞれのICチップと統合される。他の実施形態において、ソース回路480およびシンク回路482の一方または各々は、第1のトランジスタを含むパッケージングされたデバイスの外部にある。例示としてであって、限定ではないが、シンク回路482は、例えばアンテナ、タッチスクリーン、ディスプレイ等の入力/出力(I/O)デバイスを含み得るか、または当該I/Oデバイスに結合し得る。当該I/Oデバイスは、第1のトランジスタを介して伝達される信号に基づいて、信号を出力し、画像を表示し、またはそうでなければいくつかの出力を提供する。しかしながら、いくつかの実施形態は、ソース回路480およびシンク回路482の一方または両方により提供され得る特定の機能に限定されない。
【0060】
ICチップのフィン構造420(および/または1または複数の他のフィン構造)はさらに、その内部に、またはその上に、1または複数の他のトランジスタのそれぞれの構造を既に配置していてよい。当該構造のいくつかまたは全ては各々、それぞれのゲート仕事関数シリサイド構造を含み得る。例えば、ICダイの第2のトランジスタは、ドープソースまたはドレイン領域424b、426b、ゲート誘電体430b、ゲート仕事関数層440b、ソースまたはドレイン電極425b、427b、ゲート電極450bおよび側壁スペーサ452bを含み得る。これらは、ドープソースまたはドレイン領域424b、426b、ゲート誘電体430b、ゲート仕事関数層440b、ソースまたはドレイン電極425b、427b、ゲート電極450bおよび側壁スペーサ452bに(それぞれ)機能上対応する。そのような実施形態において、フィン構造420は、その内部に、第1のトランジスタと第2のトランジスタとの間の少なくとも部分的な電気的絶縁を提供する誘電体構造470を既に配置していてよい。代替的にまたは追加的に、金属被覆スタック460は、ソースまたはドレイン電極425b、ゲート電極450bおよびソースまたはドレイン電極427bに(それぞれ)結合するように様々に延在するビア462b、464b、466bをさらに含み得る。そのような結合により、第2のトランジスタと他の回路との間の信号の伝達が促進され得る。
【0061】
図5は、実施形態によるコンフォーマルな仕事関数シリサイド構造を含むICデバイス500の断面図を示す。ICデバイス500は、例えば、デバイス100の1または複数の構造を含み得る。ICデバイス500を製造するための処理は、方法200の一部または全部を含み得る。例えば、そのような処理により、ステージ300−305において示される1または複数のフィーチャが形成される。図5に示す断面図は、図1に示すy−z面106などの断面に対応する。
【0062】
図5に示すように、ICデバイス500は、示される例示的なフィン構造520、522などの1または複数のフィン構造と、1または複数のフィン構造が様々に延在する1または複数のトレンチを形成する絶縁構造514とを含む。フィン構造520、522と絶縁構造514とは、バッファ層、半導体基板および/または他の構造(不図示)よりも上に様々に配置され得る。例えば、フィン構造520、522の一方または各々は、フィン構造120に機能上対応し、絶縁構造514は、絶縁構造114に機能上対応する。
【0063】
示される例示的な実施形態において、ICデバイス500は、マルチフィンNMOSトランジスタ構造を備える。(例えば、ゲート電極、およびいくつかの実施形態ではゲートスタックの追加の層を含む)ゲート構造545が、フィン構造520、522よりも上に、かつ、それらの間に延在する。しかしながら、いくつかの実施形態がこれに関して限定されず、ICデバイス500は、様々な他のシングルフィンNMOSトランジスタ構造またはマルチフィンNMOSトランジスタ構造のいずれかを追加的または代替的に含み得る。ゲート誘電体構造530が、絶縁構造514の下層部分から、かつ、フィン構造520よりも上に延在する。例えば、ゲート誘電体構造530は、フィン構造520とゲート構造545との間の電気的絶縁を提供する。代替的にまたは追加的に、ゲート誘電体構造535は、絶縁構造514の下層部分から、かつ、フィン構造522よりも上に延在し得る。ゲート誘電体構造530、535は、例えば、ゲート誘電体130の1または複数のフィーチャを様々に有し得る。
【0064】
そのような実施形態において、本明細書において説明する様々なシリサイド材料のいずれかを含む層540が少なくとも部分的に、ゲート誘電体構造530、535と絶縁構造514とのうちの1または複数よりも上に延在し得る。層540の少なくとも一部分は、ゲート誘電体構造530、535と絶縁構造514とのうちの1または複数により形成される表面532の少なくともいくつかの湾曲したおよび/または傾斜した部分よりも上に延在し得ると共に、当該部分に実質的に合致し得る。例示としてであって、限定ではないが、層540のいくつかの部分は、局所極小高さZbから局所極大高さZtまでのスパンz0を有し得る。スパンz0(またはz0の部分であるいくつかの小さいスパン)は、ZbとZtとの間に延在する層540の当該部分の最小厚さの少なくとも3倍であり得る。例えば、スパンz0は、当該最小厚さの少なくとも5倍(かつ、いくつかの実施形態では少なくとも8倍)である。図5は、各々が表面532上の異なるそれぞれの箇所でのものである層540の様々な厚さt0からt5を示す。
【0065】
一実施形態において、ZbとZtとの間に延在する層540の部分は、20nmと等しいかまたはそれよりも小さい最小厚さを有する。例えば、当該最小厚さは、10nmよりも小さいかまたはそれと等しい(かつ、いくつかの実施形態では、7nmよりも小さいかまたはそれと等しい)。追加的または代替的に、当該最小厚さからの層540の最小厚さのあらゆるバリエーションは、当該最小厚さの半分と等しいかまたはそれよりも小さくてよい。例えば、フィン構造520、522よりも上に延在する層540の部分の最小厚さは、最小厚さtminを有し得る。例えば、示される厚さt0、t1、t2、t3、t4、t5のいずれかを含む、当該部分に沿った層540の任意の厚さtxの絶対値(tmin〜tx)は、積(0.5)(tmin)よりも小さいかまたはそれと等しい。
【0066】
図6は、一実施形態によるコンピューティングデバイス600を示す。コンピューティングデバイス600は、ボード602を収容する。ボード602は、限定されるものではないが、プロセッサ604および少なくとも1つの通信チップ606を含む複数のコンポーネントを含み得る。プロセッサ604は、ボード602に物理的かつ電気的に結合される。いくつかの実装において、少なくとも1つの通信チップ606も、ボード602に物理的かつ電気的に結合される。さらなる実装において、通信チップ606は、プロセッサ604の一部である。
【0067】
その用途に応じて、コンピューティングデバイス600は、ボード602に物理的かつ電気的に結合されてもされなくてもよい他のコンポーネントを含んでよい。これらの他のコンポーネントは、限定されるものではないが、揮発性メモリ(例えば、DRAM)、不揮発性メモリ(例えば、ROM)、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、パワーアンプ、全地球測位システム(GPS)デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および(例えば、ハードディスクドライブ、コンパクトディスク(CD)、デジタル多用途ディスク(DVD)等の)大容量ストレージデバイスを含む。
【0068】
通信チップ606は、コンピューティングデバイス600との間でのデータ転送のための無線通信を可能にする。「無線」という用語およびその派生語は、非固体媒体を介した変調電磁放射の使用を介してデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられてよい。この用語は、関連するデバイスがいかなるワイヤも含まないことを示唆するものではないが、いくつかの実施形態においては含まないことがある。通信チップ606は、Wi−Fi(登録商標)(IEEE802.11ファミリ)、WiMAX(登録商標)(IEEE802.16ファミリ)、IEEE802.20、ロングタームエボリューション(LTE)、Ev−DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM(登録商標)、GPRS、CDMA、TDMA、DECT、Bluetooth(登録商標)、それらの派生物、ならびに3G、4G、5Gおよびそれ以降のものとして指定される任意の他の無線プロトコルを含むがこれらに限定されない複数の無線標準またはプロトコルのいずれかを実装してよい。コンピューティングデバイス600は、複数の通信チップ606を含んでよい。例えば、第1の通信チップ606は、Wi−Fi(登録商標)およびBluetooth(登録商標)などの近距離無線通信専用であってよく、第2の通信チップ606は、例えばGPS、EDGE、GPRS、CDMA、WiMAX(登録商標)、LTE、Ev−DO等の長距離無線通信専用であってよい。
【0069】
コンピューティングデバイス600のプロセッサ604は、プロセッサ604内にパッケージングされた集積回路ダイを含む。「プロセッサ」という用語は、レジスタおよび/またはメモリからの電子データを処理して、当該電子データをレジスタおよび/またはメモリに格納され得る他の電子データに変換する任意のデバイスまたはデバイスの部分を指してよい。通信チップ606も、通信チップ606内にパッケージングされた集積回路ダイを含む。
【0070】
様々な実装例において、コンピューティングデバイス600は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント(PDA)、ウルトラモバイルPC、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤまたはデジタルビデオレコーダであってよい。さらなる実装において、コンピューティングデバイス600は、データを処理する任意の他の電子デバイスあってよい。
【0071】
いくつかの実施形態が、コンピュータシステム(または他の電子デバイス)をプログラムして実施形態による処理を実行するために用いられ得る命令を格納した機械可読媒体を含み得るコンピュータプログラム製品またはソフトウェアとして提供されてよい。機械可読媒体は、機械(例えばコンピュータ)により可読な形式で情報を格納または送信するための任意のメカニズムを含む。例えば、機械可読(例えばコンピュータ可読)媒体は、機械(例えばコンピュータ)可読記憶媒体(例えば、リードオンリメモリ(「ROM」)、ランダムアクセスメモリ(「RAM」)、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等)、機械(例えばコンピュータ)可読送信媒体(電気、光、音波または他の形式の伝搬信号(例えば、赤外線信号、デジタル信号等))等を含む。
【0072】
図7は、コンピュータシステム700という例示的な形態の機械の概略図を示す。この内部で、本明細書において説明する手法のうちのいずれか1つまたは複数を機械に実行させるための命令のセットが実行されてよい。代替的な実施形態において、機械は、ローカルエリアネットワーク(LAN)、イントラネット、エクストラネットまたはインターネットにおける他の機械に接続(例えばネットワーク接続)されてよい。機械は、クライアントサーバネットワーク環境において、サーバもしくはクライアントマシンとして動作してよく、または、ピアツーピア(もしくは分散)ネットワーク環境においてピアマシンとして動作してよい。機械は、パーソナルコンピュータ(PC)、タブレットPC、セットトップボックス(STB)、パーソナルデジタルアシスタント(PDA)、携帯電話、ウェブアプライアンス、サーバ、ネットワークルータ、スイッチもしくはブリッジ、または当該機械によって取られるべきアクションを指定する命令セットを(順次または別途)実行できる任意の機械であってよい。さらに、単一の機械のみが示されるが、「機械」という用語は、本明細書で説明する手法のうちのいずれか1つまたは複数を実行するための命令セット(または複数の命令セット)を個別にまたは共同で実行する機械(例えばコンピュータ)の任意の集合体を含むとも解釈されるものとする。
【0073】
例示的なコンピュータシステム700は、プロセッサ702と、メインメモリ704(例えば、リードオンリメモリ(ROM)、フラッシュメモリ、シンクロナスDRAM(SDRAM)またはRambus DRAM(RDRAM)などのダイナミックランダムアクセスメモリ(DRAM)等)と、スタティックメモリ706(例えば、フラッシュメモリ、スタティックランダムアクセスメモリ(SRAM)等)と、二次メモリ718(例えば、データストレージデバイス)とを含み、これらは、バス730を介して互いに通信する。
【0074】
プロセッサ702は、例えばマイクロプロセッサ、中央処理装置等の1または複数の汎用処理デバイスを表す。より具体的には、プロセッサ702は、複合命令セットコンピューティング(CISC)マイクロプロセッサ、縮小命令セットコンピューティング(RISC)マイクロプロセッサ、超長命令語(VLIW)マイクロプロセッサ、他の命令セットを実装するプロセッサ、または命令セットの組み合わせを実装するプロセッサであってよい。プロセッサ702は、例えば特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)、デジタル信号プロセッサ(DSP)、ネットワークプロセッサ等の1または複数の専用処理デバイスであってもよい。プロセッサ702は、本明細書において説明するオペレーションを実行するための処理ロジック726を実行するように構成される。
【0075】
コンピュータシステム700は、ネットワークインタフェースデバイス708をさらに含んでよい。コンピュータシステム700は、ビデオディスプレイユニット710(例えば、液晶ディスプレイ(LCD)、発光ダイオードディスプレイ(LED)または陰極線管(CRT)、英数字入力デバイス712(例えばキーボード)、カーソル制御デバイス714(例えばマウス)および信号生成デバイス716(例えばスピーカ)も含んでよい。
【0076】
二次メモリ718は、機械アクセス可能記憶媒体(またはより具体的には、コンピュータ可読記憶媒体)732を含んでよく、ここには、本明細書において説明する手法または機能のうちのいずれか1つまたは複数を具現化する1または複数の命令セット(例えば、ソフトウェア722)が格納される。ソフトウェア722は、やはり機械可読記憶媒体を構成するコンピュータシステム700、メインメモリ704およびプロセッサ702によるその実行中、メインメモリ704内および/またはプロセッサ702内に、完全にまたは少なくとも部分的に存在してもよい。ソフトウェア722はさらに、ネットワークインタフェースデバイス708を介してネットワーク720で送信または受信されてよい。
【0077】
機械アクセス可能記憶媒体732は、例示的な実施形態において、単一の媒体として示されるが、「機械可読記憶媒体」という用語は、1または複数の命令セットを格納する単一の媒体または複数の媒体(例えば、集中もしくは分散データベースおよび/または関連キャッシュおよびサーバ)を含むと解釈されるべきである。また、「機械可読記憶媒体」という用語は、機械による実行のための命令のセットを格納またはエンコードでき、かつ、1または複数の実施形態のいずれかを機械に実行させる任意の媒体を含むと解釈されるものとする。従って、「機械可読記憶媒体」という用語は、限定されるものではないが、ソリッドステートメモリならびに光媒体および磁気媒体を含むと解釈されるものとする。
【0078】
例1は、半導体を含むチャネル領域と、誘電体材料を含む、チャネル領域の側面に沿った第1の層と、第1の層の側面に沿った第2の層とを有するトランジスタ構造を備える集積回路(IC)デバイスである。第2の層は、シリサイドを含み、第2の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルであり、第2の層の平均最小厚さは、20ナノメートル(nm)と等しいかまたはそれよりも小さく、湾曲したまたは傾斜した面の高さに沿った第2の層のスパンは、第2の層の平均最小厚さの3倍と等しい距離よりも大きいかまたはそれと等しい。
【0079】
例2において、例1のうちのいずれか1つまたは複数の主題は、シリサイドが、シリコンと、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素と、少なくとも2つの金属であって、少なくとも2つの金属のうちの1番目は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族からのものである、少なくとも2つの金属とを含む、ということを任意で含む。
【0080】
例3において、例2のうちのいずれか1つまたは複数の主題は、少なくとも2つの金属が、アルミニウム(Al)、ガリウム(Ga)、ハフニウム(Hf)、インジウム(In)、ニオビウム(Nb)、オスミウム(Os)、ルテニウム(Ru)、タンタル(Ta)、チタン(Ti)、タングステン(W)、イットリウム(Y)またはジルコニウム(Zr)を含む、ということを任意で含む。
【0081】
例4において、例2のうちのいずれか1つまたは複数の主題は、少なくとも2つの金属のうちの2番目が、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族からのものである、ということを任意で含む。
【0082】
例5において、例1のうちのいずれか1つまたは複数の主題は、シリサイドが、シリコンおよび成分Dを含み、成分Dは、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素を含む、ということを任意で含む。
【0083】
例6において、例5のうちのいずれか1つまたは複数の主題は、成分Dが、ヒ素(As)、ガリウム(Ga)、ゲルマニウム(Ge)、窒素(N)、リン(P)またはアンチモン(Sb)のうちの1つを含む、ということを任意で含む。
【0084】
例7において、例5のうちのいずれか1つまたは複数の主題は、シリサイドが、成分Mをさらに含み、成分Mは、各々がIVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちのそれぞれからのものである1または複数の遷移金属元素、または、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の金属元素を含む、ということを任意で含む。
【0085】
例8において、例7のうちのいずれか1つまたは複数の主題は、成分Mが、アルミニウム(Al)、ガリウム(Ga)、ハフニウム(Hf)、インジウム(In)、ニオビウム(Nb)、オスミウム(Os)、ルテニウム(Ru)、タンタル(Ta)、チタン(Ti)、タングステン(W)、イットリウム(Y)またはジルコニウム(Zr)を含む、ということを任意で含む。
【0086】
例9において、例1のうちのいずれか1つまたは複数の主題は、シリサイドが、シリコンおよび成分Mを含み、成分Mは、各々がIVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちのそれぞれからのものである1または複数の遷移金属元素、または、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の金属元素
を含む、ということを任意で含む。
【0087】
例10において、例9のうちのいずれか1つまたは複数の主題は、成分Mが、各々が異なるそれぞれの金属タイプである金属M1、M2を含む、ということを任意で含む。
【0088】
例11において、例9のうちのいずれか1つまたは複数の主題は、成分Mが、アルミニウム(Al)、ハフニウム(Hf)、タンタル(Ta)、チタン(Ti)またはタングステン(W)を含む、ということを任意で含む。
【0089】
例12において、例1、2、5および9のうちのいずれか1つまたは複数の主題は、ICデバイスが、フィン構造を備え、フィン構造は、トランジスタ構造のソース領域とトランジスタ構造のドレイン領域との間をフィン構造の長さに沿って延在するチャネル領域を有し、第2の層の外周部は、フィン構造の長さと平行に延在する縁部構造を形成する、ということを任意で含む。
【0090】
例13において、例12のうちのいずれか1つまたは複数の主題は、縁部構造の高さが、フィン構造上の、またはフィン構造の側壁に沿った第2の層の任意の部分の高さよりも大きい、ということを任意で含む。
【0091】
例14は、半導体を含むチャネル領域を形成する段階と、誘電体材料を含む第1の層をチャネル領域よりも上に堆積させる段階と、シリサイドを含む第2の層を第1の層上に形成する段階であって、第2の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルである、段階とを備える、トランジスタ構造を製造する方法である。第2の層の平均最小厚さは、20ナノメートル(nm)と等しいかまたはそれよりも小さく、湾曲したまたは傾斜した面の高さに沿った第2の層のスパンは、第2の層の平均最小厚さの3倍と等しい距離よりも大きいかまたはそれと等しい。
【0092】
例15において、例14のうちのいずれか1つまたは複数の主題は、第2の層を形成する段階が、第1の材料を第1の層上に堆積させる段階と、第1の材料を堆積させた後に、第2の材料を第1の材料の部分上に堆積させる段階と、第1の材料の部分を第2の材料の部分と反応させて、シリサイドを形成する段階とを有する、ということを任意で含む。
【0093】
例16において、例15のうちのいずれか1つまたは複数の主題は、第2の層を形成する段階が、第2の材料を堆積させる段階の前に、第1の材料の別の部分をエッチング除去する段階を有する、ということを任意で含む。
【0094】
例17において、例15のうちのいずれか1つまたは複数の主題は、第1の材料および第2の材料のうちの一方が、1または複数の金属元素を含む成分Mを含み、第1の材料および第2の材料のうちのうちの他方は、シリコンおよび成分Dの両方を含み、成分Dは、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素を含む、ということを任意で含む。
【0095】
例18において、例14のうちのいずれか1つまたは複数の主題は、シリサイドが、シリコンと、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素と、少なくとも2つの金属であって、少なくとも2つの金属のうちの1番目は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族からのものである、少なくとも2つの金属とを含む、ということを任意で含む。
【0096】
例19において、例18のうちのいずれか1つまたは複数の主題は、少なくとも2つの金属が、アルミニウム(Al)、ガリウム(Ga)、ハフニウム(Hf)、インジウム(In)、ニオビウム(Nb)、オスミウム(Os)、ルテニウム(Ru)、タンタル(Ta)、チタン(Ti)、タングステン(W)、イットリウム(Y)またはジルコニウム(Zr)を含む、ということを任意で含む。
【0097】
例20において、例18のうちのいずれか1つまたは複数の主題は、少なくとも2つの金属のうちの2番目が、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族からのものである、ということを任意で含む。
【0098】
例21において、例14のうちのいずれか1つまたは複数の主題は、シリサイドが、シリコンおよび成分Dを含み、成分Dは、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素を含む、ということを任意で含む。
【0099】
例22において、例21のうちのいずれか1つまたは複数の主題は、成分Dが、ヒ素(As)、ガリウム(Ga)、ゲルマニウム(Ge)、窒素(N)、リン(P)またはアンチモン(Sb)のうちの1つを含む、ということを任意で含む。
【0100】
例23において、例21のうちのいずれか1つまたは複数の主題は、シリサイドが、成分Mをさらに含み、成分Mは、各々がIVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちのそれぞれからのものである1または複数の遷移金属元素、または、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の金属元素を含む、ということを任意で含む。
【0101】
例24において、例23のうちのいずれか1つまたは複数の主題は、成分Mが、アルミニウム(Al)、ガリウム(Ga)、ハフニウム(Hf)、インジウム(In)、ニオビウム(Nb)、オスミウム(Os)、ルテニウム(Ru)、タンタル(Ta)、チタン(Ti)、タングステン(W)、イットリウム(Y)またはジルコニウム(Zr)を含む、ということを任意で含む。
【0102】
例25において、例14のうちのいずれか1つまたは複数の主題は、シリサイドが、シリコンおよび成分Mを含み、成分Mは、各々がIVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちのそれぞれからのものである1または複数の遷移金属元素、または、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の金属元素を含む、ということを任意で含む。
【0103】
例26において、例25のうちのいずれか1つまたは複数の主題は、成分Mが、各々が異なるそれぞれの金属タイプである金属M1、M2を含む、ということを任意で含む。
【0104】
例27において、例25のうちのいずれか1つまたは複数の主題は、成分Mが、アルミニウム(Al)、ハフニウム(Hf)、タンタル(Ta)、チタン(Ti)またはタングステン(W)を含む、ということを任意で含む。
【0105】
例28において、例14、15、18、21および25のうちのいずれか1つまたは複数の主題は、チャネル領域を形成する段階が、フィン構造を形成する段階を有し、チャネル領域は、トランジスタ構造のソース領域とトランジスタ構造のドレイン領域との間をフィン構造の長さに沿って延在し、第2の層を形成する段階の後に、第2の層の外周部は、フィン構造の長さと平行に延在する縁部構造を形成する、ということを任意で含む。
【0106】
例29において、例28のうちのいずれか1つまたは複数の主題は、縁部構造の高さが、フィン構造上の、またはフィン構造の側壁に沿った第2の層の任意の部分の高さよりも大きい、ということを任意で含む。
【0107】
例30は、半導体を含むチャネル領域と、誘電体材料を含む、チャネル領域の側面に沿った第1の層と、第1の層の側面に沿った第2の層とを含むトランジスタ構造を有する集積回路(IC)デバイスを備えるシステムである。第2の層は、シリサイドを含み、第2の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルである。第2の層の平均最小厚さは、20ナノメートル(nm)と等しいかまたはそれよりも小さく、湾曲したまたは傾斜した面の高さに沿った第2の層のスパンは、第2の層の平均最小厚さの3倍と等しい距離よりも大きいかまたはそれと等しい。システムは、ICデバイスに結合されたディスプレイデバイスをさらに備える。ディスプレイデバイスは、信号に基づく画像を表示する。
【0108】
例31において、例30のうちのいずれか1つまたは複数の主題は、シリサイドが、シリコンと、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素と、少なくとも2つの金属であって、少なくとも2つの金属のうちの1番目は、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族からのものである、少なくとも2つの金属とを含む、ということを任意で含む。
【0109】
例32において、例31のうちのいずれか1つまたは複数の主題は、少なくとも2つの金属が、アルミニウム(Al)、ガリウム(Ga)、ハフニウム(Hf)、インジウム(In)、ニオビウム(Nb)、オスミウム(Os)、ルテニウム(Ru)、タンタル(Ta)、チタン(Ti)、タングステン(W)、イットリウム(Y)またはジルコニウム(Zr)を含む、ということを任意で含む。
【0110】
例33において、例31のうちのいずれか1つまたは複数の主題は、少なくとも2つの金属のうちの2番目が、IIIa族、IVa族、Va族、IVb族、Vb族、VIb族、VIIB族またはVIIIb族からのものである、ということを任意で含む。
【0111】
例34において、例30のうちのいずれか1つまたは複数の主題は、シリサイドが、シリコンおよび成分Dを含み、成分Dは、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の元素を含む、ということを任意で含む。
【0112】
例35において、例34のうちのいずれか1つまたは複数の主題は、成分Dが、ヒ素(As)、ガリウム(Ga)、ゲルマニウム(Ge)、窒素(N)、リン(P)またはアンチモン(Sb)のうちの1つを含む、ということを任意で含む。
【0113】
例36において、例34のうちのいずれか1つまたは複数の主題は、シリサイドが、成分Mをさらに含み、成分Mは、各々がIVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちのそれぞれからのものである1または複数の遷移金属元素、または、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の金属元素を含む、ということを任意で含む。
【0114】
例37において、例36のうちのいずれか1つまたは複数の主題は、成分Mが、アルミニウム(Al)、ガリウム(Ga)、ハフニウム(Hf)、インジウム(In)、ニオビウム(Nb)、オスミウム(Os)、ルテニウム(Ru)、タンタル(Ta)、チタン(Ti)、タングステン(W)、イットリウム(Y)またはジルコニウム(Zr)を含む、ということを任意で含む。
【0115】
例38において、例30のうちのいずれか1つまたは複数の主題は、シリサイドが、シリコンおよび成分Mを含み、成分Mは、各々がIVb族、Vb族、VIb族、VIIB族またはVIIIb族のうちのそれぞれからのものである1または複数の遷移金属元素、または、各々がIIIa族、IVa族またはVa族のうちのそれぞれからのものである1または複数の金属元素を含む、ということを任意で含む。
【0116】
例39において、例38のうちのいずれか1つまたは複数の主題は、成分Mが、各々が異なるそれぞれの金属タイプである金属M1、M2を含む、ということを任意で含む。
【0117】
例40において、例38のうちのいずれか1つまたは複数の主題は、成分Mが、アルミニウム(Al)、ハフニウム(Hf)、タンタル(Ta)、チタン(Ti)またはタングステン(W)を含む、ということを任意で含む。
【0118】
例41において、例30、31、34および38のうちのいずれか1つまたは複数の主題は、ICデバイスが、フィン構造を備え、フィン構造は、トランジスタ構造のソース領域とトランジスタ構造のドレイン領域との間をフィン構造の長さに沿って延在するチャネル領域を有し、第2の層の外周部は、フィン構造の長さと平行に延在する縁部構造を形成する、ということを任意で含む。
【0119】
例42において、例41のうちのいずれか1つまたは複数の主題は、縁部構造の高さが、フィン構造上の、またはフィン構造の側壁に沿った第2の層の任意の部分の高さよりも大きい、ということを任意で含む。
【0120】
集積回路のトランジスタ機能を提供するための技術およびアーキテクチャを本明細書において説明した。特定の実施形態についての十分な理解を提供すべく、上記説明では、説明の目的で、多数の特定の詳細を記載した。しかしながら、当業者には、特定の実施形態がこれらの特定の詳細なしに実施され得ることが明らかとなろう。他の事例では、説明を不明瞭にしてしまうことを回避すべく、構造およびデバイスが、ブロック図形式で示される。
【0121】
本明細書における「一実施形態」または「実施形態」についての言及は、当該実施形態に関連して説明する特定の特徴、構造または特性が本発明の少なくとも1つの実施形態に含まれることを意味する。本明細書における様々な箇所に現れる「一実施形態において」という語句は、必ずしも全てが同じ実施形態について言及しているわけではない。
【0122】
本明細書における詳細な説明のいくつかの部分は、コンピュータメモリ内のデータビットに対するオペレーションのアルゴリズムおよび記号表現に関して提示される。これらのアルゴリズムの説明および表現は、自らの成果の本質を他の当業者へ最も効果的に伝えるためにコンピューティングにおける当業者により用いられる意味のものである。アルゴリズムが本明細書に記載されるが、概して、所望の結果につながる自己矛盾のない一連の段階であると考えられる。これらの段階は、物理量の物理的な操作を必要とするものである。だが、通常、これらの量は、格納、転送、組み合わせ、比較およびそうでなければ操作することができる電気信号または磁気信号の形態を必ずしも取らない。主に、一般的に用いられているという理由で、ビット、値、要素、記号、文字、用語または番号等としてこれらの信号に言及するのが場合によっては好都合であることが分かっている。
【0123】
しかしながら、これらの用語および同様の用語の全ては、適切な物理量に関連付けられることになり、これらの量に適用される便宜的な符号に過ぎないことに留意すべきである。本明細書における議論から明らかであるとの別段の記載がない限り、説明の全体を通じて、例えば、「処理」または「計算」または「算出」または「決定」または「表示」等の用語を利用した議論は、コンピュータシステムのレジスタおよびメモリの内部で物理(電子)量として表されるデータをコンピュータシステムのメモリもしくはレジスタまたは他のそのような情報記憶デバイス、情報送信デバイスまたは情報ディスプレイデバイスの内部で物理量として同様に表される他のデータへと操作および変換するコンピュータシステムまたは同様の電子コンピューティングデバイスの動作および処理を指すことが理解される。
【0124】
また、特定の実施形態が、本明細書におけるオペレーションを実行するための装置に関する。この装置は、必要とされる目的で特別に構築され得るか、または、内部に格納されたコンピュータプログラムにより選択的に起動または再構成される汎用コンピュータを備え得る。そのようなコンピュータプログラムは、フロッピーディスク、光ディスク、CD−ROMおよび磁気光ディスクを含む任意のタイプのディスク、リードオンリメモリ(ROM)、ダイナミックRAM(DRAM)などのランダムアクセスメモリ(RAM)、EPROM、EEPROM、磁気カードもしくは光カード、または電子命令を格納するのに適切であり、コンピュータシステムバスに結合された任意のタイプの媒体などであるがこれらに限定されないコンピュータ可読記憶媒体に格納され得る。
【0125】
本明細書において提示するアルゴリズムおよびディスプレイは、本来的には、任意の特定のコンピュータまたは他の装置に関するものではない。様々な汎用システムが、本明細書における教示に従ってプログラムと共に用いられ得るか、または、より特殊な装置を構築して必要な方法の段階を実行するのが好都合であることが分かり得る。様々なこれらのシステム必要な構造は、本明細書における説明から明らかになろう。追加的に、特定の実施形態については、任意の特定のプログラミング言語に関連して説明しない。本明細書において説明したような実施形態の教示を実装するために様々なプログラミング言語が用いられ得ることが理解されよう。
【0126】
本明細書において説明したものに加え、様々な修正が、開示された実施形態およびそれらの実装に対して、その範囲から逸脱することなく、行われ得る。従って、本明細書における図および例は、例示的なものとして解釈されるべきであり、限定的な意味として解釈されるべきではない。本発明の範囲は、以下の特許請求の範囲のみを参照して判断されるべきである。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図4】
【図5】
【図6】
【図7】
【国際調査報告】